JP2000235520A - キャッシュ・データ管理方法 - Google Patents

Abstract

(57)【要約】 【課題】キャッシュ・メモリへのデータの事前取り出し
の最適化を図る。 【解決手段】ＰＣＩバスに沿って配置される装置へシス
テム・メモリからデータを読み取る時、ＰＣＩバスとキ
ャッシュ・メモリの間のバス・トラフィックを監視し
て、当該装置の特性を判断し、それに応じてキャッシュ
・メモリの範囲内でデータを管理する方法を変更する。
例えば、該装置が、ＡＴＭ装置であれば、１データ・バ
イト読み取り要求に対して、当該行に加えて１または２
キャッシュ行を追加してキャッシュに読み込む。これに
よって、後続のデータ要求に対してキャッシュ・メモリ
から迅速にデータを読み取ることができる。このよう
に、装置またはトランザクションの特性に応じて、必要
な量のデータ・キャッシュ行だけがシステム・メモリか
らキャッシュ・メモリへ事前取り出しされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、ＰＣＩ
バス(すなわち周辺コンポーネント接続バス)を経由し
て、システム・メモリから装置へデータを取り出すシス
テムおよび方法に関するもので、特に、ＰＣＩバス・ト
ランザクションから観察されるヒントに基づいてシステ
ム・メモリからＰＣＩバス上で通信している装置へデー
タを効率的に取り出すシステムおよび方法に関するもの
である。

【０００２】

【従来の技術】コンピュータ・システム設計において、
主要な目標は、一層迅速で一層効率的なコンピュータ・
システムを継続的に設計することである。このような観
点から、従来技術の高性能コンピュータ・システムの大
部分はキャッシュ・メモリを含む。周知のように、キャ
ッシュ・メモリは、システム性能を改善するためコンピ
ュータ・システムにおいてマイクロプロセッサとメイン
・メモリの間に配置されている高速のメモリである。典
型的に、キャッシュ・メモリ(またはキャッシュ)は、プ
ログラムが実行している間、中央処理装置(ＣＰＵ)によ
って活発に使用されているメイン・メモリ・データ部分
のコピーを記憶する。キャッシュのアクセス・タイムが
メイン・メモリのそれより速いので、全般的アクセス・
タイムを減少させることができる。

【０００３】たとえキャッシュ・メモリが典型的にはシ
ステム性能を向上させるとしても、更なる改良が望まれ
ている。例えば、(マイクロプロセッサのような)中央処
理装置のメモリと(ＩＳＡバスやＰＣＩバスのような)Ｉ
／Ｏバスを相互接続するシステム・バスのような独立し
たバスを持つコンピュータ・システムを考察してみる
と、過去においてパソコンの性能を制限したボトルネッ
クのうちの１つは、ＩＳＡバスの最大指定速度であっ
た。ＩＢＭ社によって製作されたＩＢＭ ＰＣ ＡＴコン
ピュータにおいては、Ｉ／Ｏバスは、８MHzというデー
タ・レート(すなわちBCLK=8 MHz)で動作した。このデー
タ・レートは、その時代のＣＰＵがホスト・バス上で動
作できる最高データ・レートにほぼ等しかったので、当
時は適切なデータ・レートであった。しかしながら、今
日のＣＰＵデータ・レートは数倍も速くなっているの
で、Ｉ／Ｏバスの遅い速度は今日ではシステムのスルー
プットを厳しく制限する。この問題の１つの解決策はロ
ーカル・バス規格の開発であった。この規格によって、
Ｉ／Ｏバス上に伝統的に配置されていた特定の装置が、
今や、ＶＥＳＡＶＬ−バス・ローカル・バス規格のよう
なホスト・バス配置されることができるようになった。

【０００４】別の１つ解決策は、ＰＣＩ規格と呼ばれる
別の規格の開発であった。周知のように、ＰＣＩは、Pe
ripheral Component Interconnect(周辺コンポーネント
相互接続)の頭文字である。ＰＣＩ規格は、外部装置を
コンピュータに接続する方式を定義するガイドライン・
セットであり、１９９０年代の初めに開発されていた互
換性のないバス・アーキテクチャの急速な増加を防止す
るローカル・バス規格を提供するため本来は開発され
た。このような点から、ＰＣＩバスは、コンピュータ・
システムにおける好ましい主要ローカル・バスとして、
ＩＳＡ(ＥＩＳＡ)、ＶＬ−ローカル・バス、マイクロチ
ャネル、ＮＵＢｕｓなどのローカル・バス・アーキテク
チャを置き換えるものである。

【０００５】ＰＣＩバスは、その基礎的なデータ転送モ
ードがバーストであるので、非常に高い性能を達成す
る。すなわち、アドレス空間における既知のシーケンス
のデータ単位アドレスによって定義される既知のシーケ
ンスのデータ単位でＰＣＩ装置の間でデータが転送され
る。"線形の"バースト・モードにおいては、始動元また
は宛先のいずれかがトランザクションを終了させるま
で、(１を含める)任意の数の転送が線形に連続したアド
レスの間で行われる。両者が、後に続くアドレスのシー
ケンスを知っているので、始動元は開始アドレスを指定
するだけでよい。ＰＣＩバスの実施形態は当業界におい
て周知であり、その仕様は公に入手可能である。

【０００６】

【発明が解決しようとする課題】高速の業界標準共通バ
スの間で転送する際、バスがバンド幅全体を維持すこと
を可能にするためにはデータに関する中間的ローカル・
キャッシュ・バッファを備えることが望ましいことがし
ばしばある。すなわち、システム・バスに負荷をかける
ことなく、ＰＣＩバスをキャッシュに結びつけるＩ／Ｏ
バスの最大限の利用を維持することが望ましい。例え
ば、データがメモリからキャッシュへ取り出される時、
一度に１つのキャッシュ行が取り出される。データがＰ
ＣＩバス上の装置によって最初に要求される時、データ
の最初のキャッシュ行がメモリからキャッシュへ取り出
される間初期的待ち時間(アイドルＩ／Ｏクロック・サ
イクル)が存在する。ＰＣＩ転送が１つ以上のキャッシ
ュ行データを要求すれば、次のキャッシュ行データがシ
ステム・メモリからキャッシュへ取り出される間更に１
つの待ち時間が発生する。データの新しい行がメモリか
らキャッシュへ読み取られるたびに断続的な待ち時間が
発生する。従って、このような待ち時間を除去または減
少することが望ましい。この目標を達成する１つの方法
はデータの追加キャッシュ行を常に事前取り出しするこ
とである。例えば、初めからデータの２つのキャッシュ
行がメモリからキャッシュへ取り出されることができる
ようにする。データの最初の行がキャッシュからＰＣＩ
バスへ転送された後第２の行がＰＣＩバスへ転送され。
従って、データの追加キャッシュ行がメモリからキャッ
シュへ取り出される。

【０００７】この手法は、Ｉ／Ｏバス上で経験されるア
イドル・サイクルを減少させるが、システム資源の非効
率な利用を伴う。この手法にかかわ問題は、(１つのキ
ャッシュ行によって)メモリからキャッシュへのデータ
取り出しが過多になる点である。従って、この手法はシ
ステム・バスのバンド幅を不必要に消費するとともに、
キャッシュ・メモリ部分を浪費する。キャッシュ・メモ
リ空間の貧弱な利用は全般的システム効率を悪化させ
る。従って、上記のように認識されたものを含む欠点を
克服するような、キャッシュとＰＣＩバスをインタフェ
ースさせる方法を提供することが求められている。

【０００８】

【課題を解決するための手段】発明の課題を解決するた
め、本発明は、システム・メモリと要求元装置の間に配
置されるキャッシュ・メモリを有するコンピュータ・シ
ステムにおいて該キャッシュ・メモリの内部のデータを
管理する方法を提供する。該方法は、システム・メモリ
からデータを取り出す要求を受け取るステップ、上記要
求に関連する事前取り出しヒント・セットを評価するス
テップ、および、上記事前取り出しヒントに基づいて上
記キャッシュ・メモリ内部におけるデータの取り出しお
よび管理を制御するステップを含む。

【０００９】本発明は、ＰＣＩバスを経由してシステム
と通信する装置へＩ／Ｏキャッシュを介してシステム・
メモリからデータを取り出すシステムおよび方法を提供
する。本発明は、広範囲には、一定の取り出しヒントを
伝える新機軸の方法とみなすことができる。すなわち、
ヒントは、システム・メモリから取り出されるべきデー
タに関する一定の品質を指定する。動作においては、Ｉ
／Ｏキャッシュは、そこを通過するデータを効率的に管
理するためそのようなヒントを使用することができる。
１つの単純な例をあげれば、ヒントに基づいて、Ｉ／Ｏ
キャッシュに関するコントローラが、取り出されつつあ
るデータがＡＴＭデータであるということをヒントに基
づいて認識(または仮定)するとすれば、コントローラ
は、(ＡＴＭデータの性質に基づいて)、正確に４８バイ
トのデータ・ペイロードが要求元装置へ送信されるべき
ものであり、Ｉ／Ｏキャッシュは、また、正確にその量
(典型的には１または２キャッシュ行)を事前取り出しす
ることができることを認識することができる。

【００１０】本発明の１つの側面に従えば、そのような
システムは、システム・メモリとＰＣＩバスの間に配置
される入出力キャッシュ・メモリを含み、キャッシュ・
メモリは、その内部に複数のデータ行の形態の内部メモ
リ空間を持つ。該システムは、取り出し基準を定義する
ように構成される各ＰＣＩマスタに関する複数のレジス
タを含む。更に、該システムは、上記複数レジスタの中
の活動的レジスタを選択するように構成されるレジスタ
・セレクタを含む。装置に関する取り出し基準は活動的
レジスタによって指定される。

【００１１】具体的には、本発明の好ましい実施形態に
従って構築されるシステムにおいて、レジスタは、デー
タ取り出しに関する特定のヒントを指定する内容を含
む。例えば、そのようなヒントの１つは、事前取り出し
の深さであり、この場合、レジスタが事前取り出し深さ
の種種の異なる値を含む。例えば、第１のレジスタが２
キャッシュ行という事前取り出し深さを指定し、第２の
レジスタが３キャッシュ行という事前取り出し深さを指
定する。しかしながら、理解されるべき点であるが、こ
れらレジスタの内容は異なるソースによって動的に変え
られることが可能である。例えば、システム・ファーム
ウェアがレジスタの内容をセットすることが可能であ
る。代替的には、レジスタ内容は要求元装置上のドライ
バの制御の下で設定または変更される。次に、レジスタ
・セレクタが、活動的レジスタとしてどのレジスタを選
択すべきかを決定する。活動的レジスタは、当該キャッ
シュのデータを制御するためにＩ／Ｏキャッシュに関す
るコントローラによって使用されるレジスタである。こ
のセレクタは、データに対する要求を識別するためＰＣ
Ｉバスを監視するように構成され、要求の形態、要求元
装置の識別情報またはその他の因子に基づいて、セレク
タが活動的レジスタを選択する。

【００１２】

【発明の実施の形態】本発明は、添付図面を参照して以
下に記述されるが、記述される実施形態に本発明を制約
する意図はなく、むしろ、本発明の理念に含まれる代替
的形態および修正をすべて包含するように意図されてい
る。

【００１３】図１は、本発明の環境の１例である環境を
定義するコンピュータ・システム１００を示す。コンピ
ュータ・システム１００は、コンピュータ１０２および
モニタ１０４を持つハイエンド・デスクトップ・コンピ
ュータ・システムのような、高性能コンピュータ・シス
テムのいかなるタイプのものでもよい。コンピュータ１
０２の形態には種種のものがあるが、典型的なコンピュ
ータ１０２はマザーボード１１０を含む。周知のよう
に、マザーボード１１０は典型的には種々のオンボード
ＩＣコンポーネント１２０を含む。これらオンボードＩ
Ｃコンポーネント１２０には、ＣＰＵ１２２(例えばマ
イクロプロセッサ)、メモリ１２８、および、コンピュ
ータ・アーキテクチャに含まれるその他周知のＩＣ装置
が含まれる。

【００１４】マザーボード上またはプラグイン・カード
上に配置される別のＩＣ装置はキャッシュ・メモリ１２
６である。キャッシュ・メモリ１２６は、ＰＣＩバス１
３０と通信するように配置される。本発明の概念および
教示と整合する形態で、その他のＩＣコンポーネントを
コンピュータ・システム１００の範囲内に含めることが
できる。実際、その他種々のサポート回路および付加的
機能回路が大部分の高性能コンピュータ・システムに典
型的に含まれる。そのようなその他の回路コンポーネン
トの付加および実施形態は当業者に十分理解されるもの
であるので、本明細書において説明を行う必要はない。
図１のコンピュータ・システム１０は、本発明の概念お
よび教示を例示するため選択されたいくつかのコンポー
ネントだけを示している。

【００１５】更に、周知のように、種々のオンボード回
路コンポーネントに加えて、コンピュータ・システム
は、通常、拡張機能を含む。このため、大部分のコンピ
ュータ・システム１００は、ＩＣカードをコンピュータ
・システム１００のマザーボード１１０にプラグインす
ることを可能にする複数の拡張スロット１４２、１４
４、１４６を含む。拡張カード１４０は、典型的には、
コンピュータ・システムのすべての用途にとって必要と
されるというわけではなく、むしろ特定のユーザ・グル
ープの特定用途に求められる専用の機能性を提供する。
例えば、モデム・カード(図示されていない)は、コンピ
ュータ・システム１００が音声、データおよびその他の
情報を通信リンクを経由して遠隔のコンピュータ・シス
テムまたはユーザと通信することを可能にする。ＣＰＵ
１２２、メモリ１２８およびとキャッシュ１２６のよう
な品目は、図ではマザーボード１１０上に配置されるよ
うに示されているが、拡張カード上に配置することもで
きる点は理解されることであろう。また、図１に示され
ている特定の実施形態は、例示の目的のためにのみ示さ
れていて、本発明をそれに制約するものとみなされるべ
きでない点も理解されることであろう。

【００１６】種々の拡張カードが本発明の目的のためコ
ンピュータ・システム１００と関連して利用される可能
性はあるが、それらは単なる例示に過ぎない。更に、図
１には、システム・バス１５０およびＰＣＩバス１３０
が示されている。一般的に言えば、システム・バス１５
０は、高速のバスであり、コンピュータ・システム１０
０の範囲内に含まれるメモリ１２８、ＣＰＵ１２２、キ
ャッシュ１２６およびその他の装置(図示されていない)
を相互接続する。拡張カード１４０はＰＣＩバス１３０
を経由してコンピュータ・システム１００の他の部分と
通信する。詳細は後述されるが、本発明は、拡張カード
１４０を介する通信のためシステム・メモリ１２８から
ＰＣＩバス１３０へデータを取り出す場合のコンピュー
タ・システム１００の全般的性能、動作および効率を強
化するシステムおよび方法を対象とする。

【００１７】しかしながら、本発明の詳細を記述する前
に、キャッシュ・メモリ装置に関するいくつかの基本的
な情報をまず記述する。この情報は、本発明の教示に従
って構築されるシステムを完全に記述することを目的と
して提示されるに過ぎないが、以下に記述されるキャッ
シュ・メモリ装置の概念および動作は当業者によって理
解されることであろう。

【００１８】キャッシュの基本 前述のように、キャッシュ・メモリは、システム効率を
改善するためコンピュータ・システムにおいてマイクロ
プロセッサとメイン・メモリの間に配置される高速のメ
モリである。キャッシュ・メモリ(またはキャッシュ)
は、プログラムが実行している間中央処理装置(ＣＰＵ)
によって活発に使用されるメイン・メモリ・データの一
部分のコピーを記憶する。キャッシュのアクセス・タイ
ムがメイン・メモリのそれより速いので、全般的アクセ
ス・タイムを減少することができる。

【００１９】多くのマイクロプロセッサに基づくシステ
ム実施形態は、"直接マップ型"キャッシュ・メモリを実
施する。一般に、"直接マップ型"キャッシュ・メモリ
は、高速のデータＲＡＭおよび並列高速タグＲＡＭを含
む。データ・キャッシュにおける各行のＲＡＭアドレス
は、各行のエントリに対応するメイン・メモリ行アドレ
スの下位部分と同じものであり、メイン・メモリ・アド
レスの高位部分はタグＲＡＭに記憶される。このよう
に、メイン・メモリが各々１または複数バイトの２ ⁿ"
行"の２^mブロックであるとみなされるとすれば、キャッ
シュ・データＲＡＭの中のｉ番目の行は、メイン・メモ
リの２^mブロックのうちの１つのｉ番目の行のコピーで
ある。その行が対応するメイン・メモリ・ブロックの識
別情報はタグＲＡＭのｉ番目の位置に記憶されている。

【００２０】ＣＰＵがメモリからデータを要求する時、
行アドレスの下位部分はキャッシュ・データおよびキャ
ッシュ・タグＲＡＭ両方に対するアドレスとして供給さ
れる。選択されたキャッシュ・エントリに関するタグ
は、ＣＰＵのアドレスの上位部分と比較され、一致すれ
ば、"キャッシュ・ヒット"が標示され、キャッシュ・デ
ータＲＡＭからのデータがシステムのデータ・バス上に
送られることができる状態となる。タグがＣＰＵのアド
レスの上位部分と一致しない場合、またはデータが無効
であるとすれば、"キャッシュ・ミス"が標示され、デー
タはメイン・メモリから取り出される。メイン・メモリ
から取り出されたデータは潜在的な将来の使用のためキ
ャッシュに置かれ、前のエントリを上書きする。典型的
には、キャッシュ・ミスの場合、たとえ１バイトだけが
要求されたとしても、１行全体がメイン・メモリから読
み取られ、キャッシュに記憶される。ＣＰＵからのデー
タ書込みの際、キャッシュＲＡＭおよびメイン・メモリ
のいずれかまたは両方が更新されるが、その場合、他方
に書込みが発生したことを一方に通知するためフラグが
必要である点は理解されることであろう。

【００２１】従って、直接マップ型キャッシュでは、２
次メモリの各"行"は、キャッシュの１つの行にだけマッ
プされる。"完全連想"キャッシュにおいては、２次メモ
リの特定の１行は、キャッシュの行のいずれにでもマッ
プされる。この場合、キャッシュ可能なアクセスにおい
て、キャッシュ・ヒットまたはキャッシュ・ミスが起き
たか否かを判断するためすべてのタグが比較されなけれ
ばならない。また、直接マップ型キャッシュと完全連想
キャッシュの間の妥協を表す"マップ先ｋ行連想"キャッ
シュ・アーキテクチャが存在する。マップ先ｋ行連想キ
ャッシュ・アーキテクチャにおいては、２次メモリの各
行はキャッシュのｋ行のいずれかにマップされる。この
場合、キャッシュ・ヒットまたはキャッシュ・ミスが起
きたか否かを判断するため、キャッシュ可能２次メモリ
・アクセスの間ｋ個のタグがアドレスと比較される。キ
ャッシュは、また、"セクター・バッファ""か"サブ・ブ
ロック"タイプである。この場合、各々それ自体の有効
ビットを持ついくつかのキャッシュ・データ行が単一キ
ャッシュ・タグＲＡＭに対応する。

【００２２】ＣＰＵがキャッシュの内容を修正する命令
を実行する時、メイン・メモリにおいてもその修正が行
われなければならず、さもなければメイン・メモリのデ
ータは"陳腐化"する。メイン・メモリとキャッシュの内
容の整合性を保つ２つの従来技術の手法がある。すなわ
ち、(1)書き込み続行(write-through)方法、および、
(2)書き戻し(write-back)またはコピー戻し(copy-back)
方法である。書き込み続行方法においては、キャッシュ
書込みヒットがあれば、データのキャッシュへの書き込
みの直後またはその間データがメイン・メモリに書き込
まれる。これは、メイン・メモリの内容が常に有効でキ
ャッシュの内容と一致していることを可能にする。書き
戻し方法においては、キャッシュ書込みヒットがあれ
ば、システムはキャッシュにデータを書き込み、データ
・ワードがキャッシュに書き込まれたがメイン・メモリ
には書き込まれていないことを標示する"ダーティ・ビ
ット(dirty bit)をセットする。キャッシュ・コントロ
ーラは、キャッシュにデータのいかなる行を上書きする
前にダーティ・ビットを検査して、セットされていれ
ば、新しいデータをそのキャッシュ行に記憶する前にそ
のデータ行をメイン・メモリへ書き出す。

【００２３】コンピュータ・システムは、所与のアドレ
ス空間に関して１レベル以上のキャッシュ・メモリを持
つことができる。例えば、２レベル・キャッシュ・シス
テムにおいては、"レベル１"(Ｌ１)キャッシュは、ホス
ト・プロセッサに論理的に隣接している。"レベル２"
(Ｌ２)キャッシュは、論理的にレベル１の後にあり、
(３次メモリと呼ぶことができる)ＤＲＡＭメモリが論理
的にＬ２キャッシュの背後に位置する。ホスト・プロセ
ッサがメモリ・アドレス空間におけるアドレスへのアク
セスを実行する時、可能であればＬ１キャッシュが応答
する。Ｌ１キャッシュが(例えばＬ１キャッシュ・ミス
のため)応答することができないとすれば、可能であれ
ばＬ２キャッシュが応答する。Ｌ２キャッシュが応答す
ることができないとすれば、ＤＲＡＭ自体に対してアク
セスが行われる。ホスト・プロセッサは、システムにど
れだけのキャッシュ・レベルが存在するか、あるいはキ
ャッシュ機能が存在することさえ知っている必要はな
い。同じように、Ｌ１キャッシュは、ＤＲＡＭに先行し
てＬ２キャッッシュが存在するかどうかについて知って
いる必要はない。このように、ホスト処理装置にとっ
て、２つのキャッシュとＤＲＡＭの組み合せは単一メイ
ン・メモリ構造としてみなされる。同じように、Ｌ１キ
ャッシュにとって、Ｌ２キャッシュとＤＲＡＭの組み合
せは単一メイン・メモリ構造としてみなされる。実際、
レベル３キャッシュ機能をＬ２キャッシュとＤＲＡＭの
間に含むことができ、Ｌ２キャッシュはＬ３キャッシュ
とＤＲＡＭの組み合せを単一メイン・メモリ構造とみな
すであろう。

【００２４】キャッシュ行が状態Ｅにあれば(Ｅは"excl
usive"の頭文字で、排他的の意味を表す)、その行は"修
正"されない(すなわちメモリ・サブシステムのそれ以降
のレベルと同じデータを含む)。共有キャッシュ・シス
テムにおいては、状態Ｅは、そのキャッシュ行がキャッ
シュのうちのただ１つだけにおいて使用可能であること
を標示する。ホスト・プロセッサ装置は、メモリ・サブ
システムのより高いレベルに、バス・サイクルを生成す
ることなく、Ｅ状態の行にアクセス(読み取りまたは書
き込み)することができるが、ホスト・プロセッサがＥ
状態行に書込みアクセスをする時、その行は"修正され
た"状態(状態Ｍ)となる(Ｍは"modified"の頭文字で、"
修正された"を意味する)。

【００２５】状態Ｓの行が(Ｓは"shared"の頭文字で"共
有されている"ことを表す)、１つ以上のキャッシュに存
在することができる。ホスト・プロセッサによるＳ状態
行への読み取りアクセスはバス活動を引き起こさない
が、Ｓ状態行への書き込みアクセスは、共有キャッシュ
がそれ自身の対応する行を潜在的に無効にすることを可
能にするため、メモリ・サブシステムのそれより高いレ
ベルへの"書き込み続行"サイクルを引き起こす。書き込
みは、また、データ・キャッシュ行の中のデータを更新
する。

【００２６】状態Ｉの行は無効である(Ｉは"invalid"の
頭文字で無効を意味する)。状態Ｉの行はキャッシュに
は存在しない。ホスト・プロセッサ装置によるＩ状態行
への読み取りアクセスは"キャッシュ・ミス"を生成し、
その結果キャッシュは行充当を実行する(メモリ・サブ
システムのより高いレベルから行全体を取り出す)。ホ
スト・プロセッサ装置によるＩ状態行への書き込みアク
セスによって、キャッシュは、メモリ・サブシステムの
より高いレベルへの書き込み続行サイクルを実行する。

【００２７】コンピュータ・システム・キャッシュ・メ
モリは、典型的には、ＣＰＵに関するメイン・メモリ・
データをキャッシュ記憶する。キャッシュが書き戻しプ
ロトコルを使用するとすれば、キャッシュ・メモリがメ
イン・メモリの中の対応する行よりも一層多くの現在時
データを含む場合が多い。これは、メイン・メモリ・バ
ージョンがデータの最新のバージョンであるか否かはわ
からないので、メイン・メモリの行へのアクセスを望ん
でいる他のバス・マスター(およびマルチプロセッサ・
システムにおける他のＣＰＵ)にとって問題を起こす。
従って、書き戻しキャッシュ・コントローラが、典型的
には、(詮索サイクルとしても知られている)問合せサイ
クルをサポートする。問い合わせサイクルにおいて、バ
ス・マスターは、キャッシュ・メモリがデータの一層最
新のコピーを持っているか否かキャッシュ・メモリに問
い合わせする。

【００２８】図２は、キャッシュ・メモリ１２６の特定
の基本コンポーネントを示すブロック図である。この基
本コンポーネントには、複数のタグ２３２、対応する複
数のデータ行２３４およびディレクトリ／インデックス
２３６が含まれる。周知の通り、キャッシュ・タグ２３
２は、典型的には、目標データのメモリ位置のブロック
(複数行)を定義するアドレス・ビットの一部(最上位ビ
ット)を含む。最下位ビットは、対応するデータ行２３
４における目標データ値に対する(ブロックの範囲内の)
特定の位置を識別する。従来技術の好ましい実施形態に
従えば、キャッシュ・メモリ１２６は６４バイトのデー
タ行２３４を利用する。従って、アドレス・ビットの最
下位６ビットが、所与のデータ行２３４の範囲内におけ
る目標データ値の特定の位置を指定する。

【００２９】図２には、また、ディレクトリ/インデッ
クス２３６が示されている。周知の通り、ディレクトリ
２３６は種々のタグ２３２のログまたはデータベースを
維持する。開始または初期化の時点では、キャッシュ・
メモリ１２６の範囲内にデータはなく、従って、タグは
ディレクトリ２３６に記憶されていない。従って、装置
がデータをシステム・メモリ１２８から読み取ることを
要求すると、システム・メモリ１２８からキャッシュ・
メモリ１２６のデータ行２３４へ行全体が読み込まれ
る。アドレス・バスの最上位ビットが対応するタグ２３
２に含められ、このタグがディレクトリ２３６に保存さ
れる。指定されたメモリ位置からの次のデータ要求があ
ると、キャッシュ・メモリ１２６は、ディレクトリ２３
６を調べて、そのデータ値がキャッシュの範囲内に現在
あるか否か判断する。そのデータ値がキャッシュ・メモ
リ１２６の範囲内にあれば、それがアクセスされ、高速
で読み出される。一方、そのデータ値がキャッシュ・メ
モリ１２６の範囲内になければ、データ値はシステム・
メモリから取り出され、キャッシュ・メモリ１２６の利
用可能データ行２３４に読み込まれる。前述と同様に、
アドレス・バスの最上位ビットが対応するタグに含めら
れ、ディレクトリ２３６に記録される。

【００３０】上記プロセスは、システム・メモリ１２８
からの後続のデータ要求に関して繰り返される。しかし
ながら、どこかの時点で、キャッシュ・メモリ１２６の
すべてのデータ行２３４が占有される。この時点で、新
しいデータをキャッシュ１２６に読み込むことができる
空間を準備するため、キャッシュ・メモリ１２６は、少
なくとも１つのデータ行２３４を破棄しなければならな
い。前述のように、キャッシュ１２６のどのデータ行２
３４を破棄すべきかを決定する多種多様なアルゴリズム
および方法が存在する。好ましくは、近い将来再度使用
される可能性が最も少ないデータ行２３４を破棄するア
ルゴリズムが選択される。データがキャッシュ１２６か
ら破棄されると、それに応じて対応するタグ２３２をデ
ィレクトリ空間から削除するようにディレクトリ２３６
が修正される。

【００３１】本発明の動作 キャッシュ・メモリ装置に関する特定の基本的事項と共
に、本発明のシステムの環境を以上記述したが、以下、
本発明の特徴に焦点をあてて記述を進める。前述した
が、本発明は、拡張カード１４０を介する通信のためシ
ステム・メモリ１２８からＰＣＩバス１３０へデータを
取り出す場合のコンピュータ・システム１００の全般的
性能、動作および効率を強化するシステムおよび方法を
対象とする。広義には、本発明は、特定のヒントを伝え
る新機軸の方法とみなすことができる。ヒントは、シス
テム・メモリから取り出されるべきデータに関する特定
の品質を指定する。動作の観点から、Ｉ／Ｏキャッシュ
はそれを通過するデータを一層効果的に管理するためそ
のようなヒントを使用する。１つの単純な例をあげれ
ば、Ｉ／Ｏキャッシュに関するコントローラが、取り出
されつつあるデータがＡＴＭデータであるということを
ヒントに基づいて認識(または仮定)するとすれば、コン
トローラは、(ＡＴＭデータの性質に基づいて)、正確に
４８バイトのデータ・ペイロードが要求元装置へ送信さ
れるべきものであり、Ｉ／Ｏキャッシュは、また、正確
にその量(典型的には１または２キャッシュ行)を事前取
り出しすることができることを認識する。

【００３２】本発明の１つの側面に従えば、そのような
システムは、システム・メモリとＰＣＩバスの間に配置
される入出力キャッシュ・メモリを含み、キャッシュ・
メモリは、その内部に複数のデータ行の形態の内部メモ
リ空間を持つ。該システムは、取り出し基準を定義する
ように構成される各ＰＣＩマスタに関する複数のレジス
タを含む。更に、該システムは、上記複数レジスタの中
の活動的レジスタを選択するように構成されるレジスタ
・セレクタを含む。装置に関する取り出し基準は活動的
レジスタによって指定される。

【００３３】更に具体的に述べれば、本発明の好ましい
実施形態に従って構築されるシステムにおいて、レジス
タは、データ取り出しに関する特定のヒントを指定する
内容を含む。例えば、そのようなヒントの１つは、事前
取り出しの深さであり、この場合、レジスタが事前取り
出し深さの種種の異なる値を含む。例えば、第１のレジ
スタが２キャッシュ行という事前取り出し深さを指定
し、第２のレジスタが３キャッシュ行という事前取り出
し深さを指定する。しかしながら、理解されるべきこと
ではあるが、これらレジスタの内容は異なるソースによ
って動的に変えられることが可能である。例えば、シス
テム・ファームウェアがレジスタの内容をセットするか
もしれない。代替的には、レジスタ内容は要求元装置上
のドライバの制御の下で設定または変更される。次に、
レジスタ・セレクタが、活動的レジスタとしてどのレジ
スタを選択すべきかを決定する。活動的レジスタは、当
該キャッシュのデータを制御するためにＩ／Ｏキャッシ
ュに関するコントローラによって使用されるレジスタで
ある。このセレクタは、データに対する要求を識別する
ためＰＣＩバスを監視するように構成され、要求の形
態、要求元装置の識別情報またはその他の因子に基づい
て、セレクタが活動的レジスタを選択する。

【００３４】更に具体的な例として、ＰＣＩバス・マス
ターの各々ごとに専用の２つのレジスタを持つシステム
を考察する。レジスタの各々は、要求されるデータ転送
のタイプに基づいて、すなわち、データ要求がＭＲコマ
ンド、ＭＲＬコマンドまたはＭＲＭコマンドあるか否か
に基づいて、異なる事前取り出し深さを指定するように
構成される。例えば、(各レジスタ・セットにおける)第
１のレジスタは、ＭＲコマンドに対して１キャッシュ行
だけの事前取り出し深さを指定し、ＭＲＬコマンドに対
して２キャッシュ行の事前取り出し深さを指定し、ＭＲ
Ｍコマンドに対して３キャッシュ行の事前取り出し深さ
を指定するように構成される。(各レジスタ・セットに
おける)第２のレジスタは、ＭＲコマンドに対して２キ
ャッシュ行だけの事前取り出し深さを指定し、ＭＲＬコ
マンドに対して３キャッシュ行の事前取り出し深さを指
定し、ＭＲＭコマンドに対して４キャッシュ行の事前取
り出し深さを指定するように構成される。

【００３５】上記の仮定を継続すれば、レジスタ・セレ
クタは、例えば取り出されるデータが制御型データであ
ると見なされるならば各レジスタ・セットの第１のレジ
スタを選択し、例えば取り出されるデータがペイロード
・データであると見なされるならば各レジスタ・セット
の第２のレジスタを選択するように構成される。１つの
実施形態に従えば、要求側装置は、アドレス・ビットの
使用を通してレジスタ・セレクタの動作を制御すること
ができる。具体的には、さもなければ特定のデータを識
別する際に使用されることのないアドレス・ビットを使
用して、所与のレジスタ・セットの活動的レジスタが指
定される。

【００３６】しかしながら、理解されるべき点である
が、本発明の概念は、広義であり、本明細書の特定の使
用または実施形態に限定されるものではない。このよう
な意味から、本発明は、取り出しヒントをＰＣＩバスを
経由して要求元装置から伝える方法として広義に特徴づ
けることができる。

【００３７】本発明の１つの応用に従えば、Ｉ／Ｏキャ
ッシュ・メモリの範囲内でデータを管理する方法が提供
される。より具体的に述べれば、システム・メモリとＩ
／Ｏバスの間に配置されるキャッシュ・メモリを持つシ
ステムにおいてキャッシュメモリの範囲内でデータを管
理する方法が提供される。該方法は、システム・メモリ
からのデータ要求を受け取り、その要求に関連する事前
取り出しヒント・セットを評価する。所与の取り出しに
関連する事前取り出しヒントに基づいて、該方法は、キ
ャッシュ・メモリの範囲内のデータの取り出しおよび管
理を制御する。

【００３８】そのような実施形態に従えば、該方法はＩ
／Ｏバス上のトランザクションを監視するように動作す
る。監視されたトランザクションに基づいて、該方法
は、バス１１０と通信している所与の装置に関する特定
の側面を決定する。決定された装置の側面に基づいて、
該方法は、全般的システム効率を最適化するためキャッ
シュ・メモリによって使用される特定のヒントを生成す
る。好ましくは、これらのヒントはレジスタ・セットに
記憶され、取り出し要求に応じてキャッシュ・メモリが
このレジスタにアクセスする。これらヒントに基づい
て、キャッシュ・メモリは、一定量のデータの事前取り
出し、データの事前取り出しブロック・サイズの制限、
データの積極的消去、または、キャッシュ・メモリの範
囲内におけるデータの一層効率的管理を可能にするその
他のタスクを実行する。

【００３９】本発明の１つの側面に従えば、事前取り出
しヒントは、キャッシュ・メモリに事前取り出しすべき
キャッシュ行数の識別情報を含む。例えば、要求元装置
がＡＴＭ装置であることを事前取り出しヒントが明らか
にするとすれば、該方法は４８バイトのデータを事前取
り出しするように動作する。これは、第１のキャッシュ
行の範囲内の最初のデータ・バイトの配列に従って、１
または２データ行の事前取り出しを伴う。本発明の別の
１つの側面に従えば、事前取り出しヒントは、システム
・メモリ境界限界の識別情報を含む。この限界を超えた
データはキャッシュ・メモリへ事前取り出しされない。
本発明の更に別の１つの側面に従えば、キャッシュ・メ
モリから取り出されたデータを消去するための条件の識
別を含む。

【００４０】本発明の好ましい実施形態に従えば、Ｍ
Ｒ、ＭＲＬおよびＭＲＭコマンドを含む種々のＰＣＩコ
マンドの監視に基づいて、事前取り出しヒントが生成さ
れる(ＭＲはMemory Readの略称でメモリ読み取りを意味
し、ＭＲＬはMemory Read Lineの略称でメモリ行読み取
りを意味し、ＭＲＭはMemory Read Multipleの略称でメ
モリ複数行読み取りを意味する)。

【００４１】本発明の更に別の１つの実施形態に従え
ば、本発明は、Ｉ／Ｏキャッシュ・メモリの範囲内でデ
ータを管理するシステムと見なすことができる。キャッ
シュは複数のデータ行を含むメモリ空間を含む。該シス
テムは、キャッシュ・メモリとＩ／Ｏバス(好ましくは
ＰＣＩバス)の間での通信を評価し、評価された通信に
基づいて少なくとも１つの事前取り出しヒント・セット
を生成するように構成される装置を含む。最後に、該シ
ステムは、メモリ空間におけるデータを管理するように
構成されるメモリ管理機構を含む。メモリ管理機構は、
更に、事前取り出しヒントを評価してメモリ空間におけ
るデータの管理を制御するように構成される論理機構を
含む。

【００４２】好ましくは、メモリ管理機構は、更に、取
り出し要求を評価する第１の手段、取り出し要求に基づ
いて事前取り出しヒントを評価する第２の手段、およ
び、事前取り出しヒントの値に基づいてあらかじめ定め
られたデータ・キャッシュ行数の事前取り出しを制御す
る第３の手段を含む。当業者に理解されることであろう
が、上記第１、第２および第３の手段は、それぞれの手
段の上記機能を実行するように構成される回路、また
は、回路とマイクロコードの組み合わせで形成される。
該システムは、更に、事前取り出しヒントを記憶する照
合テーブルを含む。

【００４３】図３は、本発明に従って構築されるシステ
ムの特定のコンポーネントを示している。前述の通り、
本現在のシステムは、広義には、１つの装置からホスト
・システムへＰＣＩバス１３０経由で"ヒント"の通信を
実施するシステムを対象とする。"ヒント"は、種々の事
柄であり、多くの目的のために使用されることができ
る。本発明の１つの実施形態に従えば、ヒントは、要求
装置に関する特定の情報やそのような装置が使用するデ
ータに関する特性を指定する。これらのヒントは、例え
ばＩ／Ｏキャッシュの範囲内のデータの管理に役立てる
ためシステムによって使用される(例えばヒントは事前
取り出し深さを定義する)。

【００４４】本発明の好ましい実施形態に従えば、該シ
ステムは、"ヒント"を定義する情報を記憶する複数のレ
ジスタ３２４を使用する。特に、好ましい実施形態はレ
ジスタのグループ化を利用する。図３に示されているよ
うに、本発明の１つの実施形態は、(ＰＣＩバスを駆動
する装置である)ＰＣＩマスタの各々ごとに複数のレジ
スタを使用する。この実施形態において、各ＰＣＩマス
タ装置に対して２つのレジスタが専用に配置される。し
かしながら、本発明の概念と教示と整合性を保ちなが
ら、各ＰＣＩマスタに関連するレジスタを必要に応じて
追加することは可能である。

【００４５】本発明に従えば、各レジスタは１つのヒン
トまたはヒント・セットを記憶することができる。本発
明の好ましい実施形態に従って、詳細は後述されるが、
各レジスタはヒント・セットを記憶する。従って、この
場合、２つのヒント・セットが各ＰＣＩマスタ装置に関
連して記憶される。例えば、第１のＰＣＩマスタに関連
して２つのレジスタ３２５および３２６が例示されてい
る。ＰＣＩバス１３０を経由するデータ転送に関して一
層広く一般化するため、データを制御データまたはペイ
ロード・データとして一般的に分類することができる。
制御データは典型的には比較的短いデータ・ブロックを
含むが、一方、ペイロード・データは一般に一層大きい
データ・ブロックを含む。従って、第１のレジスタ３２
５は制御型データの通信に関するヒントを記憶するため
使用され、第２のレジスタ３２６はペイロード型データ
の通信に関するヒントを記憶するため使用される。動作
の間、該システムは、(所与のＰＣＩマスタに関する転
送のため)"活動的"レジスタとしてこれらのレジスタの
うちの１つを選択する。

【００４６】ヒント生成回路３２２は、種々のレジスタ
３２４に記憶される値を生成するため何らかのメカニズ
ムが提供される概念を表現している。これらの値は実際
に多数の異なる方法で導出されることができる。最適の
場合として、所与の回路カード／ＰＣＩマスタはこれら
の値を具体的に生成する。当然のことながら、この手法
は、回路カードが本発明のシステムのため特に設計され
ているか、あるいはそのようなシステムのためのソフト
ウェア・ドライバを備えていると仮定される。しかしな
がら、そのような回路カードが多くの異なるシステムに
関して動作するように一般的に設計されていると認識し
て、該システムは、これらのレジスタ値を特に生成する
ための回路またはその他のメカニズムを含むことができ
る。この場合、システムは初期化の際デフォルト値を記
憶することができる。しかし、ヒント生成回路３２２
は、個々のＰＣＩマスタの間のＰＣＩバス・トランザク
ションを監視するように構成されることもできる。所与
の装置に対するバス・トラフィックの性質を時間の経過
とともに観察することによって、ヒント生成回路３２２
は種々のレジスタ３２５の範囲に記憶される値を更新す
るように構成される。このようにして、一般的なＰＣＩ
カードでさえその性能は、本発明に従って構築されるシ
ステムによって大幅に改善される。

【００４７】加えて、所与のレジスタ・セットのうち
の"活動的"レジスタを選択するためレジスタ・セレクタ
回路３２８が提供される。本発明の好ましい実施形態に
従えば、さもなければ使用されないアドレス・ビットを
使用することによって活動的レジスタが指定される。図
３は、更に、ＰＣＩバス上のトランザクションを監視す
るように構成されるＰＣＩインタフェース３２９を示し
ている。集合的にＰＣＩインタフェース３２９およびレ
ジスタ・セレクタ３２８は、所与のレジスタ・セットか
ら活動的レジスタを指定する。前述の通り、活動的レジ
スタは、(ＰＣＩマスタが本発明のシステムに関する特
定の知識を持つ特別のカードであるとすれば)、ＰＣＩ
マスタによって指定されることができるし、あるいは、
本発明のシステムによって指定されることもできる。

【００４８】本発明の概念の例示に役立つように、以下
の記述は、Ｉ／Ｏキャッシュにおけるデータ管理を実施
するための本発明の使用を説明する。この環境において
は、システム・メモリ１２８に対して読み書きされるべ
きデータはキャッシュ・メモリ装置１２６によって読み
取られる。このように、ＰＣＩバス１３０に沿って配置
される装置へシステム・メモリ１２８からデータを読み
取る時、データは、先ず、システム・メモリ１２８から
キャッシュ・メモリ装置１２６のメモリ空間３０４に読
み込まれなければならない(図４参照)。この実施形態の
キャッシュ・メモリ装置１２６が、キャッシュ・メモリ
管理においてよく知られている多くのデータ管理方法ま
たは技法を利用することができるが、いくつかの新しい
機能も同様に利用される。本発明の実施形態の１つの側
面に従えば、該システムは、ＰＣＩバス１３０とキャッ
シュ・メモリ１２６の間のバス・トラフィックを監視し
て、ＰＣＩバス１３０に沿って配置される装置に対する
特定の洞察を取得する。具体的に述べれば、該システム
は、ＰＣＩバス１３０と通信中のユニークな装置を指定
する特定の装置位置との間のバス・トラフィックを監視
して追跡する。例えば、(図１の)拡張カード１４０は、
特別なアドレス１１０またはアドレス範囲を持つように
定義されることができる。このＩ／Ｏアドレスまたはア
ドレス範囲との間のいかなる読み取りまたは書き取りも
システムによって監視されることができる。このカード
との間のデータ・トランザクションの特徴に基づいて、
システムは、カードの性質に関する特定の決定を行い、
それに応じてキャッシュ・メモリの範囲内でデータを管
理する方法を変更する。好ましくは、データは全般的シ
ステム効率を最適化するように管理される。第１および
第２という２つの拡張カードがある場合、システム・メ
モリ１２８から第１の拡張カードへのデータ取り出し要
求は、２つのそれぞれのカードに関して本発明によって
収集される情報に基づいて、メモリから第２の拡張カー
ドへのデータ取り出し要求に関するものとは異なる形態
で取り扱われる点は理解されることであろう。

【００４９】例として、拡張カードの１つが非同期転送
モード(すなわちＡＴＭ)通信装置であると仮定する。そ
のカードとの間のデータ・トランザクションを監視する
ことによってカードが実際にＡＴＭカードであるとシス
テムが判断すれば、本発明はそのカードとの間のデータ
・トラフィックに関して特定の仮定を行うことができ
る。具体的に述べれば、周知の通り、単純なＡＴＭ装置
においては、ＡＴＭデータは、５つのオクテット・ヘッ
ダ部分と４８バイトのデータ・ペイロードからなるパケ
ットで伝送される。従って、ＡＴＭ装置がシステム・メ
モリ１２８からのデータを要求する時、システムは、最
終的には装置によってメモリから連続する４８バイトが
要求されると仮定することができる。従って、システム
は、(データの最初のバイトに対する要求を受け取り次
第)直ちにシステム・メモリ１２８からキャッシュ・メ
モリ１２６のメモリ空間３０４に４８バイトのデータを
取り出すように動作する。次に、このデータは、ＰＣＩ
バス１３０の装置がメモリ１２８からデータを要求する
時典型的に派生する待ち時間(すなわち数サイクルの遅
延)を発生させることなく、(ＰＣＩバス１３０からの要
求があり次第)直ちにキャッシュ・メモリ１２６からＰ
ＣＩバス１３０へ書き込まれる。本実施形態に従って、
キャッシュ・メモリ１２６は、データ・バイトではなく
むしろキャッシュ行グループの形態でシステム・メモリ
１２８からデータを取り出す。従って、システムは、デ
ータ要求を受け取り次第直ちにキャッシュ・データ行全
体を取り出す。キャッシュ行の範囲内のデータの最初の
バイトの位置およびキャッシュ・メモリ１２６のキャッ
シュ行のサイズに基づいて、４８バイト・データを完全
に事前取り出しするため、システムの装置は、少なくと
も１データ・キャッシュ行を事前に取り出し、更に必要
に応じて潜在的に２または３データ・キャッシュ行を事
前に取り出す。

【００５０】しかしながら、本発明の概念と整合性を保
ちながら、上述のＡＴＭに関連する場合と同様の方法で
異なるタイプの拡張カードに関する種々の特徴を収集お
よび使用して、キャッシュ・メモリ１２６の動作の効率
を最適化または少なくとも改善することができる点は理
解されることであろう。

【００５１】図４に示されているように、キャッシュ・
メモリ装置１２６は、メモリ空間３０４、メモリ管理機
構３０２およびディレクトリ／インデックス２３６を内
包する。メモリ空間３０４は複数のキャッシュ行に区分
される。１つの実施形態に従えば、メモリ空間３０４
は、各行が６４バイト・データを含む１６キャッシュ行
を含む。しかしながら、本発明の概念と整合性を保ちな
がら、異なる行サイズを利用することができる。メモリ
管理記憶は、メモリ空間３０４の範囲内のデータ管理と
共にキャッシュ・メモリ１２６の動作の制御を行う種々
の機能を実行する回路から構成される。そのようなタス
クは当業者には周知のもので、従って、ここで記述する
必要はない。

【００５２】実際にここで記述が必要とされるものは、
本発明を活用するシステムによってなされる特定の基本
的進歩を例示する部分だけである。このような観点か
ら、メモリ管理機構３０２の回路は、離散的ハードウェ
アまたはハードウェア／マイクロコード部分３１０から
成る多数の機能ユニットを含む。１つ機能ユニットは、
取り出し命令３１４を評価するように構成される。ＰＣ
Ｉバス１３０に沿って配置される装置から受け取られる
命令がメモリ管理機構３０２によって評価され、具体的
にどのようなアクションが要求されているか決定され
る。

【００５３】別の機能ユニットは、ブロック３１４によ
って評価された取り出し命令に関連する事前取り出しヒ
ントのセット３１６を評価するように構成される。この
機能は更に詳細に後述される。本発明に従って構築され
るシステムによって提供される更に別の機能は、ブロッ
ク３１４によって識別される取り出しコマンドに部分的
に基づき、また、ブロック３１６によって識別される事
前取り出しヒントに部分的に基づいて、データ・キャッ
シュ行３１８の特定数"Ｘ"の事前取り出しを実行するこ
とを要求する機能である。前述のように、取り出し要求
が単に１バイト・データに関する要求であっても事前取
り出しヒントが要求元装置をＡＴＭカードであると識別
すれば、キャッシュ行の範囲内のデータの最初のバイト
の位置およびキャッシュ・メモリ１２６のキャッシュ行
のサイズに基づいて、ブロック３１８は、少なくとも１
データ・キャッシュ行を事前に取り出し、更に必要に応
じて潜在的に２または３データ・キャッシュ行を事前に
取り出すように動作するように構成される。(６４バイ
トのキャッシュ行を持つ)好ましい実施形態のキャッシ
ュ・メモリ装置１２６においては、ＡＴＭカードからの
データ取り出し要求は、１または２キャッシュ行の事前
取り出しを派生する。一層具体的に述べれば、要求され
るデータの最初のバイトのアドレスがキャッシュ行の最
後の４７バイト以内にあれば、２キャッシュ行全体がメ
モリ空間３０４に事前取り出しされる。

【００５４】本発明に従って構築されるシステムの別の
１つの機能ユニットは、あらかじめ定められた数"Ｘ"の
データ・キャッシュ行３２０を消去するように構成され
る機能ユニットである。前述の例を継続すれば、典型的
には、ＡＴＭ装置(またはそのような入出力装置のいず
れでも)が、システム・メモリ１２８からデータを取り
出す時、近い将来において再度同じデータ要求をおこな
わないであろう。従って、データがメモリ空間３０４か
らＰＣＩバス１３０へ書きかまれると、メモリ管理機構
３０２は、そのデータが近い将来再びアクセスされない
と仮定して、メモリ空間３０４からそれを消去すること
ができる。ＡＴＭからのデータ要求に応答して、本発明
が２データ・キャッシュ行を事前取り出しすべきであっ
たとすれば、４８バイト・データの最後のバイトがメモ
リ空間３０４からＰＣＩバス１３０へ書き込まれると、
本発明は、直ちにメモリ空間３０４からそれら２データ
行を消去する。キャッシュ１２６の比較的小さいメモリ
空間３０４を効率的に管理することによって、全般的シ
ステム性能および効率が改善される。

【００５５】本発明に従って、ＰＣＩバス１３０とキャ
ッシュ・メモリ１２６の間のバス・トラフィックおよび
データ・トランザクションが、ＰＣＩバス１３０上の装
置の性質を識別および判断するため監視される。この情
報は、ＰＣＩバス１３０上の所与の装置と関連するヒン
ト・セットを生成するように構成されるヒント生成回路
３２２によって利用される。これらのヒントは、上述の
ような種々の機能ブロック３１０によって利用される種
々の事前取り出しヒントを保存する照合テーブル３２４
に保存される。好ましい実施形態に従えば、ヒント生成
回路３２２は、メモリ読み取りのようなバス・トランザ
クションを監視する。

【００５６】周知の通り、システム・メモリ１２８から
ＰＣＩバス１３０上の装置へデータを読み取るために使
用される命令は一般的に３つある。それらは、Memory R
eadの略称でメモリ読み取りを意味するＭＲコマンド、M
emory Read Lineの略称でメモリ行読み取りを意味する
ＭＲＬコマンド、およびMemory Read Multipleの略称で
メモリ複数行読み取りを意味するＭＲＭコマンドであ
る。これらのコマンドは、標準ＰＣＩバスによって定義
されているが、実施の度合いは厳密ではない。ＭＲコマ
ンドは、典型的には、メモリからデータの単一ワードを
取り出す時に典型的に使用される。ＭＲＬコマンドは、
メモリからデータの数ワードを取り出す時通典型的に使
用されるが、通常キャッシュ行境界を越えた取り出しは
行われない。ＭＲＭは、バイトまたはデータ・ブロック
の比較的大きい数をメモリから取り出す時使用され、キ
ャッシュ行境界を越えた取り出しが行われる。これらコ
マンドだけに基づいて、メモリ管理機構３０２は、ＭＲ
ＬまたはＭＲＭコマンドを受け取る時にのみデータを事
前取り出しするように構成される。すなわち、メモリ管
理機構３０２は、ＭＲＬコマンドに応答して１データ・
キャッシュ行を必ず事前取り出しを行い、ＭＲＭコマン
ドに応答して２または３データ・キャッシュ行を必ず事
前取り出しを行うように構成される。

【００５７】しかしながら、周知の通り、標準ＰＣＩは
これらコマンドをゆるく定義しているに過ぎず、これら
を厳密に守る強制力はない。従って、別々の拡張カード
の別々の製造業者が、異なる方法でそれぞれのカードに
対するデバイス・ドライバをプログラムする可能性があ
る。例えば、ＡＴＭ装置の例を更に続ければ、ＡＴＭカ
ードに関するデバイス・ドライバは、ＭＲコマンドだけ
を活用するプログラマによって開発されるかもしれな
い。従って、従来技術のシステムは、(たとえ４８バイ
トが連続的に取り出されなければならないとしても)シ
ステム・メモリ１２８からデータを事前に取り出さない
であろう。すなわち、(本発明の利点を持たない場合)メ
モリ管理機構３０２は、ＭＲコマンドを受け取ると、シ
ステム・メモリ１２８から単に１バイト・データだけを
取り出すべきものであり、追加の事前取り出しを実行す
る必要はないと仮定する。

【００５８】しかしながら、本発明の利点を適用すれ
ば、特定の拡張カードが例えば常に４８連続ＭＲコマン
ドを実行して連続的な４８データ・バイトを取り出すこ
とをヒント生成回路３２２が決定することができる。こ
の情報から、ヒント生成回路３２２は、ＰＣＩバス１３
０に沿った所与のアドレスにおける装置または拡張カー
ドがＡＴＭカードであると仮定することができる。ヒン
ト生成回路３２２は、このカードに関連する事前取り出
しに関する特定のヒントを照合テーブル３２４に記憶す
る。従って、ＭＲ要求がその装置から受け取られると、
本発明のメモリ管理機構３０２は、直ちに４８データ・
バイト(１または２キャッシュ行のいずれ)を事前取り出
しするように動作する。従って、ＰＣＩバス１３０に沿
ったＡＴＭ装置から実行される後続のメモリ読み込みは
キャッシュ・メモリ１２６のメモリ空間３０４から直ち
に取り出されることができるので、システム・メモリ１
２８から取り出す場合の待ち時間遅延に苦しむことがな
い。

【００５９】当然のことではあるが、この仮定が間違っ
ているとしても、メモリ１２８からメモリ空間へ事前取
り出しされたデータが単にＰＣＩバス１３０から要求さ
れないだけであるので、特に大きな損失はなく、当然の
成り行きとしてメモリ管理機構３０４によってメモリ空
間３０４からそのデータが消去される。更に、理解され
ることであろうが、ヒント生成回路３２２は、多種多様
な拡張カードに関して同様なヒントを生成するように構
成することができる。すなわち、本発明は、ＡＴＭタイ
プの拡張カードに関連するヒントの生成のみに限定され
ているのではなく、本発明の広範囲な側面を例示するた
めにＡＴＭカードを取り上げたに過ぎない。

【００６０】本発明の実施形態を更に具体的に説明する
ため、図５を参照する。図５において、ヒント生成回路
３２２は、キャッシュ・メモリ１２６とＰＣＩバス１３
０の間に配置されるインタフェース４０２において実施
されている。拡張カード４０６および４０８(その他は
図示されていない)がＰＣＩバス１３０と通信するよう
に配置されている。キャッシュ・メモリ装置１２６は、
事前取り出しヒントを評価し、キャッシュ・メモリ管理
を制御する回路４１０を含む。この回路４１０は、図３
に図示されているメモリ管理機構３０２に部分的に対応
する。同じように、インタフェース４０２は、図３と関
連して記述されたヒント生成機能論理を提供するよう集
合的に構成される種々の回路コンポーネントを含む。例
えば、回路または論理は、事前取り出しヒント４１２を
生成するように提供される。独立した回路が、特定の事
前取り出しヒント４１４を定義するレジスタ・セットを
含む。好ましい実施形態のシステムに従って、インタフ
ェース４０２は、特定の事前取り出しヒントを定義する
レジスタ・セットを含む。所与の取り出し要求に応答し
て、これらのレジスタ値４１４は、キャッシュ・メモリ
１２６の範囲内の回路によって解釈され、キャッシュ・
メモリ１２６の範囲内におけるデータの管理に使用され
る。

【００６１】図６の流れ図は、本現在の１つの実施形態
に従って構築される方法の概略の機能的動作を示す。該
方法は、ＰＣＩバス(特にＰＣＩバスとシステム・メモ
リ１２８の間のトランザクション)を監視し(ステップ５
０２)、ステップ５０２において監視されるバス・トラ
ンザクションに基づいて事前取り出しヒントを生成する
(ステップ５０４)。種々の事前取り出しヒントが装置レ
ジスタ・セットに保存される(ステップ５０６)。これら
３つのステップ５０２、５０４および５０６は連続的に
実行され、ＰＣＩバス１３０と通信する拡張スロットま
たは装置における種々のカードに対して事前取り出しヒ
ントが連続的に更新される。動作において、取り出し要
求を受け取ると(ステップ５０８)、該方法は、取り出し
要求に基づいて、好ましくはアドレス・ビットを使用し
て、活動的レジスタを選択する(ステップ５１０)。レジ
スタから取り出した事前取り出しヒントまたは情報に基
づいて、種々の後続ステップがとられる。

【００６２】例えば、レジスタからの情報を使用して、
事前取り出しブロック・サイズまたはブロック境界を制
御する(ステップ５１２)。すなわち、この情報を使用し
て、システム・メモリ１２８からキャッシュ・メモリ３
０４へ(特定の境界によって制限されるが)どれだけのデ
ータを事前に取り出すか決定される。本発明の別の側面
に従えば、レジスタに含まれる情報を使用して、キャッ
シュ消去条件が制御される(ステップ５１４)。前述のよ
うに、(ＡＴＭデータのような)多くのタイプのデータ
が、メモリ空間３０４からＰＣＩバス１３０へ読み取ら
れると、データが近い将来再び使用される可能性がない
という仮定に基づいて、キャッシュ・メモリ空間３０４
から直ちに消去される。同じように、レジスタから取り
出したデータすなわち事前取り出しヒントを利用して、
事前取り出しの深さが制御される(ステップ５１６)。こ
のステップはステップ５１２に似ているが、事前取り出
しの深さは、キャッシュ・メモリ１２６のメモリ空間３
０４へ事前取り出しすべきデータの量を指定する。そこ
を越えてデータを事前取り出ししないアドレス境界を指
定するためステップ５１２のブロック・サイズは使用さ
れる。

【００６３】メモリ管理機構３０２の動作に影響を及ぼ
す種々の異なる機能が使用されることができる点は理解
されることであろう。しかしながら、本発明の好ましい
実施形態に従って、特定の事前取り出しヒントが上記定
義されているので、それらに関して以下に更に説明す
る。本発明の好ましい実施形態に従って、複数の"ヒン
ト"レジスタが提供される。それらの各々は次の表１の
通りである。

【００６４】

【表１】

【００６５】具体的に述べれば、このレジスタは、３２
ビット・レジスタで、書き込みヒントを指定する３ビッ
ト・フィールド(ビット２７−２９)、読み取りヒントを
指定する９ビット・フィールド(ビット１８−２６)、行
読み取りヒントを指定する９ビット・フィールド(ビッ
ト９−１７)、および、複数行読み取りヒントを指定す
る９ビット・フィールド(ビット０−８)を含む。この形
式のレジスタは、図３のブロック３２４または図４のブ
ロック４１４の一部を形成する。

【００６６】実際、本発明の好ましい実施形態に従っ
て、各々が表１の形式をした複数の"ヒント"レジスタが
提供される。所与のトランザクションに関して複数のヒ
ント・レジスタのうちのどれを使用すべきかあるいはど
れにアクセスすべきかを指定するためＰＣＩアドレス・
ビットが使用される。例えば、４つのヒント・レジスタ
・セットがあると仮定すれば、所与のレジスタを指定す
るため未使用の２ＰＣＩアドレス・ビットを使用するこ
とが可能である。４つのレジスタはゼロ、１、２および
３という番号がつけられているとすれば、00、01、10、
11というアドレス・ビット値を使用して、それぞれのヒ
ント・レジスタを指定することができる。次に、指定さ
れたヒント・レジスタはメモリ管理機構３０２内部の回
路によって解釈される。

【００６７】本発明の好ましい実施形態に従えば、メモ
リ書込み(Memory Write)コマンドまたはメモリ書き込み
無効(Memory Write Invalidate)コマンドがＰＣＩに対
して使用される時、書き込みヒントが選択される。ＰＣ
Ｉメモリ読み取り(Memory Read)コマンドの場合読み取
りヒントが選択される。ＰＣＩメモリ行読み取り(Memor
y Read Line)コマンドの場合、行読み取りヒントが選択
される。ＰＣＩメモリ複数行読み取り(Memory Read Mul
tiple)コマンドの場合、複数行読み取りヒントが選択さ
れる。メモリ管理機構３０２によって解釈される読み取
りコマンドの各々に関するアクションは次の表２の通り
である。

【００６８】

【表２】ビット ヒント名 ヒント記述 0 積極的消去 積極的消去を可能にする。転送後直ちに キャッシュ行を消去する。 1 PIOR/DMAR DMA読取の順序づけ実施を可能にする。 順序付け 2 現在値読取 現在値読取トランザクションとして キャッシュ行が取り出しされる。 5:3 ブロック 読取のブロック・サイズを指定する。 サイズ 7:6 事前取出 事前取り出しの深さを指定する。 深さ 8 事前取出 読取バースト続行中に事前取り出しヒントが ロック 調整されないように指定する。

【００６９】具体的には、読み取りヒント、読み取り行
ヒントおよび読み取り複数行ヒントの各々に関する９ビ
ッ・フィールドは同じヒント記述を持つように定義され
ている。当然のことながら、本発明の概念と整合性を保
ちながら、これらのフィールドを異なる機能または記述
を持つように構成することは可能である。同様に多様な
機能または記述を書き込みヒント・フィールドに用いる
ことも可能である。しかしながら、本発明の好ましい実
施形態に従えば、オプションはほとんど用意されていな
いので、書き込みヒント・フィールドは２、３ビットで
定義される。具体的には、本実施形態では、ビット０だ
けが利用され、このビットの状態は、積極的消去が実行
されるべきか否かを指定する。積極的な消去において
は、メモリ管理機構は、書き込み更新が完了すると直ち
にキャッシュ行を消去する。

【００７０】ＤＭＡ読み取りに関する合理的なスループ
ットを達成するため、事前取り出しが望ましい。事前取
り出しのレベルは、インタフェース４０２によって供給
される事前取り出しおよびブロック・サイズ・ヒント
(表３参照)によって制御される。事前取り出しヒント
は、当該バースト動作に関して事前取り出しすべきキャ
ッシュ行数を指定する２ビット値である。本発明の好ま
しい実施形態は、０、１、２および３キャッシュ行とい
う事前取り出し深さをサポートする。値ゼロは、事前取
り出しを全く行わない、すなわち要求された行だけを取
り出すことことを意味する。１、２および３という値
は、要求された行に加えて、それぞれ、１、２または３
の追加の連続行を取り出すことを意味する。ＤＡＭＡバ
ースト動作がキャッシュ行を消費するにつれて、追加の
キャッシュ行が事前取り出しされる。

【００７１】ブロック・サイズ・ヒントは３ビット・フ
ィールドである。ブロック・サイズは、読み取りバース
トの長さに関するヒントとして使用される。次の表３
は、ヒントの各値に関する意味を説明している。値０−
３はキャッシュ行の数に基づく限度を指定する。残りの
値はアドレスに基づく限度を指定する。ＤＭＡシーケン
サおよびキャッシュは、ヒント値に従って、キャッシュ
行カウントの使用とアドレス・ロールオーバー・テスト
(address rollover tests)の間を切り替える。

【００７２】

【表３】ヒント値 記述 0 ATMモード(アドレスに基づき、バスト・サイズを４８バイトと 仮定して、１または２キャッシュ行を取得する) 1 ２キャッシュ行(１２８Ｂ)を取得する 2 ３キャッシュ行(１９２Ｂ)を取得する 3 ４キャッシュ行(２５６Ｂ)を取得する 4 ５１２Ｂを越えて事前取り出ししない 5 １KＢを越えて事前取り出ししない 6 ２KＢを越えて事前取り出ししない 7 ４KＢを越えて事前取り出ししない

【００７３】好ましくは、ブロック・サイズ・ヒントは
事前取り出しヒントに優先する。ＤＭＡシーケンサは、
ブロック・サイズによってセットされた制約に従うため
キャッシュ・コントローラに対する実際の事前取り出し
信号を増減する。更に、ＤＭＡシーケンサは、読み取り
バーストがＰＣＩバスに転送中のキャッシュ行を(事前
取り出しヒント＋１)行に維持し続けるので、事前取り
出しヒントを調節する。これは、０または１という事前
取り出しヒントを使用する遅いカードに関して実行さ
れ、それ以外の場合には、ＤＭＡシーケンサは、単に読
み取りＦＩＦＯをいっぱいに維持しようとする。この結
果、カード切断の時事前取り出しが無駄となり、プロセ
ッサ・バス・バンド幅が不必要に浪費される。

【００７４】上述されたような方法で事前取り出しヒン
トを調節することは、非常に速いカードの場合性能へ悪
影響を及ぼすことがある。そのようなケースでは、事前
取り出しロック・ヒントをセットして、読み取りＦＩＦ
Ｏをいっぱいに維持しようとするＤＭＡシーケンサの行
動形態を変えることができる。事前取り出しロック・ヒ
ントは、その目的がＰＣＩバス１３０のパイプラインを
可能な限りいっぱいにすることを試みるものであるの
で、３という事前取り出し深さを使用することが好まし
い。

【００７５】以下は、事前取り出しヒントに関する若干
のガイドラインである。

【００７６】＊ＭＲコマンドの場合、ヒントはほとんど
常にゼロに設定される。他の値を使用する典型的な理由
は、そうしなければならない時にＭＲＬまたはＭＲＭの
使用に失敗するカードの性能を最適化することである。

【００７７】＊ＭＲＬコマンドの場合、０および１とい
うヒントが有意である(２または３という値は、ＭＲＭ
を使用すべき時にＭＲＬを使用したカードに対して使用
されることができる)。ＭＲＬ使用の理由は次の２つの
理由のうちの１つである。(1)カードが、例えば３２ま
たは６４バイトのようななんらかの制御情報を取り出
し、次のアドレスにおいてキャッシュ行から追加データ
を取り出す意図を持たない。(2)カードが、データの大
きいブロックのデータを取り出すが、インタフェースに
おいて１データ・キャッシュ行を収納できるだけのバッ
ファしか持っていないので、個々の読み取りごとに１キ
ャッシュ行だけを取得するだけである。最初のケースで
はヒントはゼロでなければならない。後者の場合、装置
が次の読み取りを試みる時次のキャッシュ行がすでにキ
ャッシュにあるようにするため、ヒントは１でなければ
ならない。しかしながら、このヒントはキャッシュにお
ける追加の行を使用する点に注意する必要がある。従っ
て、装置が多くのストリームを同時に活動的にさせよう
とすれば、たとえ大きいブロックが読まれようとヒント
をゼロにセットすることはより良い考えである。

【００７８】＊ＭＲＭコマンドの場合、２または３とい
う値が意味を持つ。正確な選択は、ＰＣＩに関するメモ
リ・システムの待ち時間および動作の頻度に依存する。
事前取り出しロック・ヒントがこの場合もセットされる
必要があるかもしれない。

【００７９】以上の記述は、本発明を記述した厳密な形
態に制限するように意図されたものではない。上記の教
示に照らして種々の修正またはバリエーションが可能で
ある。そのような観点から、本発明の原理およびその実
際的応用を最もよく例示し、それによって当業者がその
特定用途に適するような修正を加えた種々の実施形態に
おいて本発明を活用することができるように、上記実施
形態は選択されている。

【００８０】本発明には、例として次のような実施様態
が含まれる。 (1)システム・メモリと要求元装置の間に配置されるキ
ャッシュ・メモリを有するコンピュータ・システムにお
いて、該キャッシュ・メモリの内部のデータを管理する
方法であって、システム・メモリからデータを取り出す
要求を受け取るステップと、上記要求に関連する事前取
り出しヒント・セットを評価するステップと、上記事前
取り出しヒントに基づいて上記キャッシュ・メモリ内部
におけるデータの取り出しおよび管理を制御するステッ
プと、を含むキャッシュ・データ管理方法。 (2)上記事前取り出しヒントがキャッシュ・メモリに事
前に取り出すべきキャッシュ行数の識別情報を含む、上
記(1)に記載の方法。 (3)上記事前取り出しヒントが、そこを越えてデータが
キャッシュ・メモリに事前取り出しされることのないシ
ステム・メモリ境界限界の識別情報を含む、上記(1)に
記載の方法。 (4)上記事前取り出しヒントが、取り出されたデータを
キャッシュ・メモリから消去する条件の識別情報を含
む、上記(1)に記載の方法。 (5)上記条件が、取り出されたキャッシュ行が要求元装
置へ書き出され次第消去されるべきことを指定する、上
記(4)に記載の方法。

【００８１】(6)要求元装置とキャッシュ・メモリがＰ
ＣＩバスを介して相互通信する、上記(1)に記載の方
法。 (7)Memory Readの略称でメモリ読み取りを意味するＭＲ
コマンド、Memory ReadLineの略称でメモリ行読み取り
を意味するＭＲＬコマンド、およびMemory ReadMultipl
eの略称でメモリ複数行読み取りを意味するＭＲＭコマ
ンから事前取り出しヒントを導出するステップを更に含
む、上記(6)に記載の方法。 (8)ＭＲ取り出しコマンドが、追加事前取り出しを行わ
ないようにキャッシュ・メモリに関するメモリ・コント
ローラに指示する事前取り出しヒントを生成する、上記
(7)に記載の方法。 (9)ＭＲＬコマンドが、２未満の追加データ・キャッシ
ュ行を事前取り出しするようにキャッシュ・メモリに関
するメモリ・コントローラに指示する事前取り出しヒン
トを生成する、上記(7)に記載の方法。

【００８２】(10)ＰＣＩバスを経由して通信している装
置へシステム・メモリからデータを取り出すシステムで
あって、システム・メモリとＰＣＩバスの間に配置さ
れ、複数のデータ行の形態でその内部にメモリ空間を有
する入出力キャッシュ・メモリと、取り出し基準を定義
するように構成される複数のレジスタと、上記複数レジ
スタの中から活動的レジスタを選択するように構成され
るレジスタ・セレクタと、を備え、上記装置に関する取
り出し基準が上記活動的レジスタによって指定される、
システム。

【００８３】

【発明の効果】本発明によると、ＰＣＩバスに接続する
装置とシステム・メモリの間に位置するキャッシュ・メ
モリへのシステム・メモリからのデータの事前取り出し
量が装置やトランザクションなどの特性に基づいて決定
されるので、キャッシュ・メモリの性能および効率が向
上する。

【図面の簡単な説明】

【図１】ＰＣＩバスを経由してキャッシュ・メモリと通
信する高性能なコンピュータ・システムのブロック図で
ある。

【図２】キャッシュ・メモリの内部の基本的コンポーネ
ントを示すブロック図である。

【図３】本発明に従って構築されるシステムの特定のコ
ンポーネントを示すブロック図である。

【図４】本発明に従って構築されるシステムの特定のコ
ンポーネントを示すブロック図である。

【図５】本発明に従って構築されるシステムのその他の
コンポーネントを示すブロック図である。

【図６】本発明に従って構築されるシステムの機能的動
作の概要を示す流れ図である。

【符号の説明】

１００ コンピュータ・システム １２６ キャッシュ・メモリ １２８ システム・メモリ １３０ ＰＣＩバス ３２２ ヒント生成回路 ３２４ 事前取り出しヒント・レジスタ

フロントページの続き (72)発明者 ロバート・ジェイ・ホーニング アメリカ合衆国80525コロラド州フォー ト・コリンズ、ケープ・コッド・サークル 4242

Claims (1)

【特許請求の範囲】
1. 【請求項１】システム・メモリと要求元装置の間に配置
   されるキャッシュ・メモリを有するコンピュータ・シス
   テムにおいて該キャッシュ・メモリの内部のデータを管
   理する方法であって、 システム・メモリからデータを取り出す要求を受け取る
   ステップと、 上記要求に関連する事前取り出しヒント・セットを評価
   するステップと、 上記事前取り出しヒントに基づいて上記キャッシュ・メ
   モリ内部におけるデータの取り出しおよび管理を制御す
   るステップと、 を含むキャッシュ・データ管理方法。