CN103827776B - 通过pci高速组件减少功耗的活动状态功率管理（aspm） - Google Patents

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Abstract

描述了关于通过PCI高速组件减少功耗的活动状态功率管理(ASPM)的方法和装置。在一个实施例中，具有嵌入信息的专用分组触发进入较低功耗状态。嵌入信息还包括在两个代理之间的流控制信用信息以及目标功耗状态。还公开和要求保护其他实施例。

Description

通过PCI高速组件减少功耗的活动状态功率管理（ASPM）
技术领域
本公开一般涉及电子领域。更具体地，一些实施例涉及通过PCI高速组件减少功耗的活动状态功率管理(ASPM)。
背景
在计算机系统中使用的一种常用接口是外围组件互连(PCI)高速(根据2008年8月第0.5版本的PCI高速基础规范3.0的“PCIe”)。PCIe规范定义了诸如L0、L1、以及L2/L3之类的若干活动状态功率管理(ASPM)机制，以允许PCIe控制器在链路处于空闲时或者在平台处于空闲时节省功率。当PCIe控制器进入ASPM L1状态时，可触发功率门控以减少泄漏功率。然而，功率门控的效率直接取决于在该时间段期间功率门控的电路数量。
附图说明
参考附图提供详细描述。在附图中，附图标记的最左边数字标识附图标记首先出现在其中的附图。在不同的附图中使用相同的附图标记来指示相同或相似的项目。
图1-2以及6-7示出可用于实现本文中所讨论的各个实施例的计算系统的实施例的方框图。
图3A-3C示出根据一些实施例的关于用于功率管理的数据链路层分组(DLLP)的信息。
图4-5示出根据一些实施例的流程图。
详细描述
在以下描述中，为了提供对各个实施例的透彻理解，阐述了大量具体细节。然而，在没有这些具体细节的情况下，可实践一些实施例。在其他实例中，未详细地描述公知方法、过程、组件、以及电路，从而不混淆特定实施例。可使用诸如集成半导体电路(“硬件”)、组织成一个或多个程序(“软件”)的计算机可读指令、或者硬件和软件的一些组合之类的各种手段来执行本发明的实施例的各方面。出于本公开的目的，对“逻辑”的引用应当意味着硬件、软件、或者其一些组合。
随着处理技术在维度上改进，泄漏功率对平台中消散的总功率的影响增加。尽管动态功率可通过控制活动因素(例如，通过时钟门控)显著地减少，但是泄漏功率通常可只在整个电网被关闭(例如，通过功率门控)时显著地减少。这指示功率门控特征对PCIe控制器、PCIe端点、PCIe开关、和/或PCIe根端口的重要性。
为此，一些实施例提供用于通过创建命名为“L1_DL_RESET(L1_DL_重置)(L1数据链路重置)”的新ASPM L1来增强PCIe基础规范的功率管理的新颖和/或有效技术，这通过使更多逻辑电路能够例如在PCIe链路处于空闲时被功率门控来提高PCIe控制器的功率门控的效率。本申请包括关于新流的信息、细节、增强、以及新ASPM L1_DL_RESET和ASPM L1之间的差异。
在本文中参考诸如本文中参考例如图1-2以及6-7所讨论的组件之类的计算系统组件来讨论各个实施例。更具体地，图1示出根据本发明的一个实施例的计算系统100的方框图。系统100可包括一个或多个代理102-1至102-M(在本文中统称为“(诸)代理102”或者更一般地“代理102”)。在一个实施例中，代理102可以是诸如参考图2以及6-7所讨论的计算系统之类的计算系统的组件。
如图1所示，代理102可经由网络结构(fabric)104通信。在一个实施例中，网络结构104可包括经由串行(例如，点对点)链路和/或共享通信网络进行通信的一个或多个互连(或互连网络)。例如，一些实施例可便于链路上的组件调试或验证，这些链路允许与全缓冲双列直插式存储器 模块(FBD)通信，例如其中FBD链路是用于使存储器模块耦合到主机控制器设备(诸如处理器或存储器中枢)的串行链路。可从FBD信道主机传送调试信息，从而可通过信道交通轨迹捕获工具(诸如一个或多个逻辑分析仪)沿着该信道观察调试信息。
在一个实施例中，系统100可支持分层协议方案，该分层协议方案可包括物理层、链路层、路由层、传输层、和/或协议层。结构104还可便于数据(例如，以分组的形式)从一种协议(例如，高速缓存处理器或者高速缓存知晓的存储器控制器)传送到用于点对点网络的另一协议。同样，在一些实施例中，网络结构104可提供遵循一种或多种高速缓存相干协议的通信。
此外，如图1中的箭头方向所示，代理102可经由网络结构104传送和/或接收数据。因此，一些代理可利用单向链路，而其他代理可利用双向链路来通信。举例而言，一个或多个代理(诸如代理102-M)可传送数据(例如，经由单向链路106)，其他代理(诸如代理102-2)可接收数据(例如，经由单向链路108)，而一些代理(诸如代理102-1)可传送和接收数据(例如，经由双向链路110)。
同样，根据实施例，代理102中的一个或多个代理可包括一个或多个输入/输出中枢(IOH)120以便于代理(例如，所示的代理102-1)与一个或多个输入/输出(“I/O”或“IO”)设备124(诸如PCIe I/O设备)之间的通信。IOH 120可包括根联合体(Root Complex：RC)122(该RC 122包括一个或多个根端口)，以耦合代理102-1(诸如处理器、存储器子系统等)的组件和I/O设备124并且根据PCIe规范便于这些组件和I/O设备124之间的通信。在一些实施例中，多代理系统(诸如处理器内核、芯片组、输入/输出中枢、存储器控制器等)的一个或多个组件可包括RC 122和/或IOH 120，如将参考其余附图进一步讨论的。另外，代理102可包括PCIe控制器135，以管理PCIe接口的各种操作，包括例如代理102中的PCIe组件的功率管理特征/方面。此外，如图1所示，代理102-1可访问存储器140。如将参考图2-7进一步讨论的，存储器140可存储各种项目，包括例 如OS、设备驱动器等。
更具体地，图2是根据实施例的计算系统200的方框图。系统200可包括多个套接口(socket)202-208(示出四个，但是一些实施例可具有更多或更少的套接口)。每一套接口可包括处理器、以及IOH 120、RC 122和PCIe控制器135中的一个或多个。在一些实施例中，IOH120、RC 122、和/或PCIe控制器135可存在于系统200的一个或多个组件(诸如图2所示的那些组件)中。此外，取决于该实现，更多或更少的方框120、122、和/或135可存在于系统中。
另外，每一套接口可经由诸如快速通道互连(QPI)之类的点对点(PtP)链路耦合到其他套接口。如针对图1的网络结构104所讨论的，每一套接口可耦合到系统存储器的本地部分，其例如由可包括动态随机存取存储器(DRAM)的多个双列直插式存储器模块(DIMM)形成。
如图2所示，每一套接口可耦合到存储器控制器(MC)/归属(home)代理(HA)(诸如MC0/HA0至MC3/HA3)。存储器控制器可耦合到相应本地存储器(标记为MEM0至MEM3)，该本地存储器可以是系统存储器的一部分。在一些实施例中，存储器控制器(MC)/归属代理(HA)(诸如MC0/HA0至MC3/HA3)可与图1的代理102-1相同或相似，并且标记为MEM0至MEM3的存储器可与参考本文中的任一附图所讨论的存储器设备相同或相似。通常，处理/高速缓存代理可将请求发送到归属节点，以访问与相应“归属代理”相关联的存储器地址。同样，在一个实施例中，MEM0至MEM3可被配置成镜像数据，例如作为主控(master)和从属(slave)。同样，在一些实施例中，系统200的一个或多个组件可被包括在同一集成电路管芯上。
此外，一种实现(诸如图2所示的)可用于具有镜像的套接口无粘接配置。例如，可在PtP链路上将分派给存储器控制器(诸如MC0/HA0)的数据镜像到另一存储器控制器(诸如MC3/HA3)。
此外，在PCIe基础规范中，当PCIe控制器(例如，PCIe控制器135)退出ASPM L1以重新进入全功能L0状态时，PCIe链路的大部分上下文不 在上游组件和下游组件之间交换。因此，预期当PCIe控制器在ASPM L1期间触发功率门控时，PCIe控制器需要保持存储链路的上下文信息的逻辑上的功率，从而不丢失上下文信息。在一个实施例中，与ASPM L1相比，新L1_DL_RESET可需要由PCIe控制器存储的更少的链路上下文。在下文中进一步讨论与ASPML1相比，L1_DL_RESET的流和细节规范中的差异。
参考图3A，根据一个实施例，示出关于用于功率管理的数据链路层分组(DLLP)的信息。如所示的，该分组可包括在字节0处的DLLP类型部分。在一个实施例中，所示的编码可用于PM(功率管理)进入L1(PM进入L1)和PM进入L1_DL_RESET。此外，在一些实施例中，进入L1可由下游组件经由PM DLLP通信。新ASPM LI_DL_RESET可利用图3A所示的DLLP类型。
图3B示出根据一个实施例的关于ASPM进入准则的信息。与需要下游组件来等待一个最大有效载荷信用的最低值的ASPM L1相比，ASPM L1_DL_RESET不需要这种准则。在实施例中，例如当上游组件发送PM请求确认时，进入ASPM L1_DL_RESET将信用信息巧妙地嵌入DLLP，并且因此可缩短进入ASPM(因为在L1进入的情况下DLLP信用可能丢失)。
此外，如在PCIe基础规范中规定的，当PCIe控制器处于ASPM L1时，不是所有流控制信用都可完全“返回”(因为只有最低信用需要进入L1)。因此，当PCIe控制器从ASPM L1重新进入L0状态时，PCIe控制器可从其余信用恢复流控制更新以发送TLP(事务层分组)。另一方面，在实施例中，ASPM L1_DL_RESET需要所有流控制信用返回，且需要上游组件确保所有信用限值(limit)在发送PM请求确认DLLP之前已经被传送。在一些实施例中，一旦下游组件接收PM请求确认DLLP，它将间接地知道所有信用已经返回。使PCIe设备流控制信用完全返回的一个优点在于，在ASPM L1_DL_RESET期间，所有流控制跟踪相关逻辑现在可被功率门控。因此，上游组件和下游组件之间的流控制信用可以能够在PCIe链路从L1_DL_RESET唤醒以重新进入L0时被重新初始化(因为所有流控制信用在ASPM L1_DL_RESET之前被返回)。
此外，对于PCIe基础规范，由于到ASPM L1的进入流需要所有TLP首先得到确认，因此从该规范角度来看保持顺序ID(标识符)信息没有实际益处。在实施例中，在ASPM L1_DL-RESET中，将重置与跟踪TLP有关的所有上下文。这使ASPM L1_DL_RESET能够实现比ASPM L1高得多的功率节省，部分地因为所有TLP跟踪逻辑现在可被功率门控。如图3C所示，所存储的上下文信息在ASPM L1和ASPM L1_DL_RESET之间是不同的。
图4示出根据一个实施例的关于进入L1_DL_RESET的操作的流程图。根据一个实施例，在ASPM L1_DL_RESET流中，上游组件确保在向下发送PM请求确认DLLP之前所有信用(流控制DLLP)被返回下游组件。下游组件在接收PM请求确认DLLP之后可知道所有流控制信用已经返回，而无需如在PCIe基础规范中进行的那样累积最低信用。在与需要下游组件等待最低信用(其中流控制DLLP可能被破坏且需要后续30微秒用于每一流控制更新)的PCIe L1进入流相比时，这将流控制信用协议以稳健得多的方式嵌入PM_Request_Ack(PM_请求_确认)DLLP。
图5示出根据一个实施例的从L1_DL_RESET退出的流程图。ASPM L1_DL_RESET退出流部分地类似于ASPM L1退出流。然而，附加流控制初始化用于经由PCIe链路重新建立这些代理之间的信用。这在图5中示出。一旦退出ASPM L1_DL_RESET，PCIe链路就将是全功能PCIe L0状态。
在一些实施例中，参考图4和/或图5所讨论的操作中的一个或多个操作由PCIe控制器知晓。例如，本文中所讨论的新ASPM可在PCIe控制器135中实现。该新ASPM具有比ASPML1稳健得多的进入流，并且具有比ASPM L1更高的功率门控效率。
图6示出根据本发明的一个实施例的计算系统600的方框图。计算系统600可包括经由互联网络(或总线)604通信的一个或多个中央处理单元(CPU)602-1至602-N或处理器(在本文中统称为“(诸)处理器602”或者更一般地“处理器602”)。处理器602可包括通用处理器、网络处理器(该网络处理器处理在计算机网络603上通信的数据)、或者其他类型 的处理器(包括缩减的指令集计算机(RISC)处理器或复杂的指令集计算机(CISC))。此外，处理器602可具有单或多内核设计。具有多内核设计的处理器602可在同一集成电路(IC)管芯上集成不同类型的处理器核。同样，具有多核设计的处理器602可被实现为对称或非对称的多处理器。
同样，参考图1-5所讨论的操作可由系统600的一个或多个组件执行。在一些实施例中，处理器602可以与图2的处理器202-208相同或相似。此外，处理器602(或者系统600的其他组件)可包括IOH 120、RC122、以及PCIe控制器135中的一个或多个。此外，虽然图6示出项目120/122/135的一些位置，但是这些组件可位于系统600中的其他地方。例如，I/O设备124可经由总线622等通信。
芯片组606还可与互联网络604通信。芯片组606可包括图形和存储器控制器中枢(GMCH)608。GMCH 608可包括与存储器612通信的存储器控制器610。存储器612可存储由CPU602或者包括在计算系统600中的任何其他设备执行的数据，包括指令顺序。例如，存储器612可存储与参考先前附图所讨论的操作系统(OS)613和或设备驱动器611相对应的数据。在一个实施例中，存储器612和图1的存储器140可以是相同或相似的。在本发明的一个实施例中，存储器612可包括一个或多个易失性存储(或存储器)设备，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或者其他类型的存储设备。还可利用诸如硬盘之类的非易失性存储器。附加设备可经由诸如多CPU和/或多系统存储器之类的互联网络604通信。
另外，处理器602中的一个或多个处理器可对一个或多个高速缓存(在各个实施例中，这些高速缓存可包括私有和/或共享高速缓存)以及相关联的高速缓存控制器(未示出)进行访问。这些高速缓存可遵循一种或多种高速缓存相干协议。这些高速缓存可存储由系统600的一个或多个组件利用的数据(例如，包括指令)。例如，这些高速缓存可在本地高速缓存存储在存储器612中的数据，以供处理器602的组件更快速地访问。在一个实施例中，该高速缓存(该高速缓存可被共享)可包括中级高速缓存和/或 最后一级高速缓存(LLC)。同样，每一处理器602可包括第一级(L1)高速缓存。处理器602的各个组件可通过总线或互联网络、和/或存储器控制器或中枢直接与高速缓存通信。
GMCH 608还可包括例如经由图形加速器与显示设备616通信的图形接口614。在本发明的一个实施例中，图形接口614可经由加速图形端口(AGP)与图形加速器通信。在本发明的一个实施例中，显示器616(诸如平板显示器)可通过例如信号转换器与图形接口614通信，该信号转换器将存储在诸如视频存储器或系统存储器之类的存储设备中的图像的数字表示翻译成由显示器616解释和显示的显示信号。在由显示器616解释并且随后在显示器616上显示之前，显示设备所产生的显示信号可经过各种控制设备。
中枢接口618可允许GMCH 608和输入/或输出控制中枢(ICH)620通信。ICH 620可提供与计算系统600通信的到I/O设备的接口。ICH 620可通过诸如外围组件互连(PCI)桥、通用串行总线(USB)控制器、或者其他类型的外围桥或控制器之类的外围桥(或控制器)624与总线622通信。桥624可提供CPU 602和外围设备之间的数据通道。可利用其他类型的拓扑。同样，多条总线可通过例如多个桥或控制器与ICH 620通信。此外，在本发明的各个实施例中，与ICH 620通信的其他外围设备可包括集成驱动电子设备(IDE)或小计算机系统接口(SCSI)硬驱动、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动、数字输出支持件(例如，数字视频接口(DVI))、或者其他设备。
总线622可与音频设备626、一个或多个盘驱动628、以及网络接口设备630(该网络接口设备630与计算机网络603通信)通信。其他设备可经由总线622通信。同样，在本发明的一些实施例中，各个组件(诸如网络接口设备630)可与GMCH 608通信。另外，处理器602、以及GMCH 608和/或芯片组606中的一个或多个组件可组合以形成单一集成电路芯片(或者以其他方式存在于同一集成电路管芯上)。
此外，计算系统600可包括易失性和/或非易失性存储器(或存储)。 例如，非易失性存储器可包括以下存储器中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、盘驱动(例如，628)、软盘、压缩盘ROM(CD-ROM)、数字多功能盘(DVD)、闪存、磁电-光盘、或者能够存储电子数据(例如，包括指令)的其他类型的非易失性机器可读介质。
图7示出根据本发明的一个实施例的排列在点对点(PtP)配置的计算系统700。具体而言，图7示出其中处理器、存储器、以及输入/输出设备通过大量点对点接口互连的系统。参考图1-6所讨论的操作可由系统700的一个或多个组件执行。
如图7所示，系统700可包括若干处理器，其中为了清楚起见，只示出两个处理器702和704。处理器702和704各自可包括本地存储器控制器中枢(MCH)706和708，以实现与存储器710和712的通信。存储器710和/或712可存储各种数据，诸如参考图6的存储器612所讨论的那些数据。如图7所示，处理器702和704还可包括参考图6所讨论的高速缓存。
在一个实施例中，处理器702和704可以是参考图6所讨论的处理器602中的一个处理器。处理器702和704可分别经由点对点(PtP)接口714使用PtP接口电路716和718来交换数据。同样，处理器702和704各自可经由各个PtP接口722和724使用点对点接口电路726、728、730和732与芯片组720交换数据。芯片组720还可经由高性能图形接口736(例如，使用PtP接口电路737)与高性能图形电路734交换数据。
本发明的至少一个实施例可设置在处理器702和704或者芯片组720内。例如，处理器702和704、和/或芯片组720可包括IOH 120、RC 122、以及PCIe控制器135中的一个或多个。然而，本发明的其他实施例可存在于图7的系统700内的其他电路、逻辑单元、或设备中。此外，本发明的其他实施例可在图7所示的若干电路、逻辑单元、或设备之间分布。因此，图7所示的项目120/122/135的位置是示例性的，并且这些组件可以或者可以不设置在所示位置中。
芯片组720可使用PtP接口电路741与总线740通信。总线740可具 有与诸如总线桥742和I/O设备743通信的一个或多个设备。经由总线744，总线桥742可与诸如键盘/鼠标745、通信设备746(诸如调制解调器、网络接口设备、或者可与计算机网络603通信的其他通信设备)、音频I/O设备、和/或数据存储设备748之类的其他设备通信。数据存储设备748可存储可由处理器702和/或704执行的代码749。
在本发明的各个实施例中，本文中例如参考图1-7所讨论的操作可被实现为硬件(例如，电路)、软件、固件、微代码、或者其组合，其可被提供为计算机程序产品，例如包括其上存储有用于对计算机编程以执行本文中所讨论的过程的指令(或软件程序)的(例如，非瞬态)机器可读或(例如，非瞬态)计算机可读介质。同样，作为示例，术语“逻辑”可包括软件、硬件、或者软件和硬件的组合。机器可读介质可包括存储设备，诸如参考图1-7所讨论的那些存储设备。另外，这种计算机可读介质可被下载为计算机程序产品，其中可借助于经由载波或者其他传播介质传送的数据信号经由通信链路(例如，总线、调制解调器、或网络连接)将该程序从远程计算机(例如，服务器)传输到请求计算机(例如，客户机)。
在说明书中对“一个实施例”或“实施例”的引用意味着结合实施例所描述的特定特征、结构、或特性可被包括在至少一种实现中。在说明书中词组“在一个实施例中”出现在各个地方可以是或者可以不是全部引用同一实施例。
同样，在该描述和权利要求中，可使用术语“耦合”和/或“连接”、及其派生词。在本发明的一些实施例中，“连接”可用于指示两个或两个以上元件彼此直接物理或电接触。“耦合”可意味着两个或两个以上元件直接物理或电接触。然而，“耦合”还可意味着两个或两个以上元件可以彼此不直接接触，但是仍然可以彼此协同操作或交互。
由此，虽然本发明的实施例已经以结构特征和/或方法动作专用的语言进行了描述，但是应当理解要求保护的主题可以不限于所描述的特定特征或动作。相反，特定特征和动作被公开为实现要求保护的主题的样本形式。

Claims (18)

1.一种用于活动状态功率管理的装置，包括：
第一代理，所述第一代理经由链路耦合到第二代理；以及
所述第一代理包括控制器逻辑，以使所述链路响应于数据链路层分组DLLP进入新的较低功耗状态，
其中所述DLLP指示进入所述新的较低功耗状态的请求，并且其中所述DLLP包括在所述第一代理和所述第二代理之间共享的流控制信用信息，其中所述第一代理包括下游组件而所述第二代理包括上游组件，其中所述DLLP用于响应于确认信号自所述上游组件的发送而引起所述流控制信用信息的嵌入，其中所述上游组件用于确保所有的信用限值都在所述确认信号的发送之前被发送，其中所述链路用于响应于所述确认信号的发送而进入所述新的较低功耗状态，
其中，所述DLLP指示进入L1状态或L1_DL_RESET状态，所有流控制跟踪逻辑在所述L1_DL_RESET状态期间被功率门控。
2.如权利要求1所述的装置，其特征在于，所述新的较低功耗状态包括所述L1状态。
3.如权利要求2所述的装置，其特征在于，所述DLLP嵌入所述流控制信用信息。
4.如权利要求2所述的装置，其特征在于，在进入所述L1状态之前返回所述第一和第二代理之间的所有流控制信用。
5.如权利要求1所述的装置，其特征在于，所述控制器逻辑导致在退出所述新的较低功耗状态之后所述第一代理和所述第二代理之间的流控制信用的重新初始化。
6.如权利要求1所述的装置，其特征在于，所述第一代理包括根联合体，用以便于所述第一代理和所述第二代理之间通过所述链路的通信。
7.如权利要求1所述的装置，其特征在于，所述第一代理包括以下各项中的一个或多个：处理器核、芯片组、输入/输出中枢、或者存储器控制器。
8.如权利要求1所述的装置，其特征在于，所述第二代理包括输入/输出设备。
9.如权利要求1所述的装置，其特征在于，所述链路包括点对点相干互连。
10.如权利要求1所述的装置，其特征在于，所述第一代理包括多个处理器核以及一个或多个套接口。
11.如权利要求1所述的装置，其特征在于，所述第一代理、所述第二代理、以及存储器中的一个或多个位于同一集成电路芯片上。
12.一种用于活动状态功率管理的方法，包括：
接收数据链路层分组DLLP；以及
使耦合第一代理和第二代理的链路响应于所述DLLP进入新的较低功耗状态，其中所述第一代理包括下游组件而所述第二代理包括上游组件，
其中所述DLLP指示进入所述新的较低功耗状态的请求，并且其中所述DLLP包括在所述第一代理和所述第二代理之间共享的流控制信用信息，其中所述DLLP用于响应于确认信号自所述上游组件的发送而引起所述流控制信用信息的嵌入，其中所述上游组件用于确保所有的信用限值都在所述确认信号的发送之前被发送，其中所述链路用于响应于所述确认信号的发送而进入所述新的较低功耗状态，
其中，所述DLLP指示进入L1状态或L1_DL_RESET状态，所有流控制跟踪逻辑在所述L1_DL_RESET状态期间被功率门控。
13.如权利要求12所述的方法，还包括：在所述DLLP中嵌入所述流控制信用信息。
14.如权利要求12所述的方法，还包括：导致在退出所述新的较低功耗状态之后所述第一代理和所述第二代理之间的流控制信用的重新初始化。
15.一种用于活动状态功率管理的计算系统，包括：
第一处理器核和输入/输出设备；
输入/输出中枢，所述输入/输出中枢用于经由点对点链路耦合所述第一处理器核和所述输入/输出设备；并且
所述输入/输出中枢包括控制器逻辑，用以使所述链路响应于数据链路层分组DLLP进入新的较低功耗状态，
其中所述DLLP指示进入所述新的较低功耗状态的请求，并且其中所述DLLP包括在所述输入/输出中枢和所述第一处理器核之间共享的流控制信用信息，其中所述输入/输出中枢包括下游组件而所述第一处理器核包括上游组件，其中所述DLLP用于响应于确认信号自所述上游组件的发送而引起所述流控制信用信息的嵌入，其中所述上游组件用于确保所有的信用限值都在所述确认信号的发送之前被发送，其中所述链路用于响应于所述确认信号的发送而进入所述新的较低功耗状态，
其中，所述DLLP指示进入L1状态或L1_DL_RESET状态，所有流控制跟踪逻辑在所述L1_DL_RESET状态期间被功率门控。
16.如权利要求15所述的系统，其特征在于，所述新的较低功耗状态包括所述L1状态。
17.如权利要求15所述的系统，其特征在于，在进入所述L1状态之前返回所述输入/输出中枢和所述第一处理器核之间的所有流控制信用。
18.如权利要求15所述的系统，其特征在于，所述控制器逻辑导致在退出所述新的较低功耗状态之后所述输入/输出中枢和所述第一处理器核之间的流控制信用的重新初始化。
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