TWI782452B - 單晶片系統 - Google Patents

單晶片系統 Download PDF

Info

Publication number
TWI782452B
TWI782452B TW110110141A TW110110141A TWI782452B TW I782452 B TWI782452 B TW I782452B TW 110110141 A TW110110141 A TW 110110141A TW 110110141 A TW110110141 A TW 110110141A TW I782452 B TWI782452 B TW I782452B
Authority
TW
Taiwan
Prior art keywords
memory
memory interface
mailbox
interface
tightly coupled
Prior art date
Application number
TW110110141A
Other languages
English (en)
Other versions
TW202217587A (zh
Inventor
李安邦
Original Assignee
慧榮科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 慧榮科技股份有限公司 filed Critical 慧榮科技股份有限公司
Publication of TW202217587A publication Critical patent/TW202217587A/zh
Application granted granted Critical
Publication of TWI782452B publication Critical patent/TWI782452B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/7846—On-chip cache and off-chip main memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Photoreceptors In Electrophotography (AREA)
  • Bus Control (AREA)

Abstract

一種單晶片系統，包含第一、第二中央處理器與第一、第二緊密耦合記憶體。該第一中央處理器包含第一核心電路、第一一級記憶體介面及第一二級記憶體介面。該第一緊密耦合記憶體直接耦接於該第一一級記憶體介面且包含第一信箱。該第二中央處理器包含有第二核心電路、第二一級記憶體介面及第二二級記憶體介面。該第二緊密耦合記憶體直接耦接該第二一級記憶體介面且包含第二信箱。當該第一中央處理器向該第二緊密耦合記憶體中的第二信箱發送一命令時，該第二核心電路直接從該第二信箱中讀取該命令，而無需經過該第二二級記憶體介面。

Description

單晶片系統
本發明係有關於一種包含有多個中央處理器(central processing unit,CPU)的單晶片系統(system on chip,SoC)。
在包含有多個中央處理器的傳統單晶片系統中，每個中央處理器具有其自己的信箱，用於接收來自其他中央處理器的訊息或命令。以具有進階精簡指令集機器(Advanced RISC Machine,ARM)結構的單晶片系統為例，中央處理器可藉由一高級可擴展介面(advanced extensible interface,AXI)導線相互通訊，該中央處理器和其自己的信箱之間之一介面是一高級高性能匯流排(advanced high performance bus,AHB)，且該中央處理器需通過該高級高性能匯流排橋接器來與該信箱及/或其他周邊暫存器/記憶體進行通訊。在上述結構中，當第一中央處理器通過該高級可擴展介面互連電路來向第二中央處理器的信箱發送一訊息，且該信箱向該第二中央處理器發送中斷信號以通知該第二中央處理器讀取該訊息時，該第二中央處理器需通過需要介面轉換的高級高性能匯流排橋接器來向該信箱發送讀取命令，並且該高級高性能匯流排橋接器中的介面轉換便意味著更長的信號延遲，也就是說，在多個中央處理器之間頻繁通訊的情況下，單晶片系統的低效率可能會十分明顯。
因此，本發明的目的之一在於提供一種單晶片系統，其在一級記憶體系統中設計信箱，以解決上述提到之問題。
根據本發明的一實施例，揭露了一種單晶片系統，其包含有一第一中央處理器、一第一緊密耦合記憶體、一第二中央處理器以及一第二緊密耦合記憶體。該第一中央處理器包含有一第一核心電路、一第一一級記憶體介面以及一第一二級記憶體介面。該第一緊密耦合記憶體係直接耦合於該第一一級記憶體介面，且該第一緊密耦合記憶體包含有一第一信箱。該第二中央處理器包含有一第二核心電路、一第二一級記憶體介面以及一第二二級記憶體介面
。該第二緊密耦合記憶體係直接耦合於該第二一級記憶體介面，且該第二緊密耦合記憶體包含有一第二信箱。當該第一中央處理器向該第二緊密耦合記憶體中的第二信箱發送一命令時，該第二核心電路直接從該第二信箱中讀取該命令，而無需經過該第二二級記憶體介面。
根據本發明的另一實施例，揭露了一種單晶片系統，其包含有一第一中央處理器、一第一緊密耦合記憶體、一第二中央處理器、一第二緊密耦合記憶體以及一快閃記憶體控制器。該第一中央處理器包含有一第一核心電路、一第一一級記憶體介面以及一第一二級記憶體介面。該第一緊密耦合記憶體係直接耦合於該第一一級記憶體介面，且該第一緊密耦合記憶體包含有一第一信箱。該第二中央處理器包含有一第二核心電路、一第二一級記憶體介面以及一第二二級記憶體介面。該第二緊密耦合記憶體係直接耦合於該第二一級記憶體介面，且該第二緊密耦合記憶體包含有一第二信箱。該快閃記憶體控制器係用來存取一單晶片系統外部的快閃記憶體模組。當該第一中央處理器向該第二緊 密耦合記憶體中的第二信箱傳送一存取命令時，該第二核心電路直接從該第二信箱中讀取該存取命令，而無需經過第二二級記憶體介面；且該第二核心電路另向該快閃記憶體控制器傳送對應該存取命令之一命令，以控制該快閃記憶體控制器來存取該快閃記憶體模組。
100,300,500:單晶片系統
102,302:高級可擴展介面互連電路
110,120,310,320,510,520:中央處理器
112,122,312,322:核心電路
114,124,314,324:一級記憶體介面
116,126,316,326:二級記憶體介面
118,128,318,328:A緊密耦合記憶體和B緊密耦合記憶體
119,129,319,329:信箱
141,151,341,351:高級高性能匯流排至暫存器之橋接器(解碼器)
142,152,342,352:周邊暫存器
200~210,400~416:步驟
304:服務提供者介面加載器
306:電子抹除式可複寫唯讀記憶體
502:主機
504:動態隨機存取記憶體
506:快閃記憶體模組
530:快閃記憶體控制器
第1圖為依據本發明一實施例之單晶片系統的示意圖。
第2圖為依據本發明一實施例之第1圖所示之核心電路的操作的流程圖。
第3圖為依據本發明另一實施例之單晶片系統的示意圖。
第4圖為依據本發明一實施例之第3圖所示之核心電路的操作的流程圖。
第5圖為依據本發明另一實施例之單晶片系統的示意圖。
以下實施方式和發明申請專利範圍中使用某些術語來指代特定系統組件。如本領域技術人員可以理解的，製造商可以用不同的名稱來指代一組件。本文件無意區分名稱不同但功能相同的組件。在以下實施方式以及發明申請專利範圍中，術語“包含有”以開放式方式使用，因此應解釋為“包含但不限於…”。術語“耦接”旨在表示間接或直接的電連接。因此，如果一第一設備耦合於一第二設備，則該連接可以是通過一直接電連接，或通過經由其他設備和連接的一間接電連接。
第1圖為依據本發明一實施例之單晶片系統的示意圖。如第1圖所示，單晶片系統100包含有一中央處理器110、包含有名為A緊密耦合記憶體 (ATCM)和B緊密耦合記憶體(BTCM)之一記憶體空間118和一信箱119的一緊密耦合記憶體(tightly-coupled memory,TCM)、一高級高性能匯流排至暫存器之橋接器(解碼器)141以及周邊暫存器142，其中中央處理器110包含有一核心電路112、一一級記憶體介面(level one memory interface)114以及一二級記憶體介面(level two memory interface)116，此外，單晶片系統110另包含有一中央處理器120、一緊密耦合記憶體(其包含有名為A緊密耦合記憶體和B緊密耦合記憶體的一記憶體空間128和一信箱129)、一高級高性能匯流排至暫存器之橋接器(解碼器)151以及周邊暫存器152，其中中央處理器120包含有一核心電路122、一一級記憶體介面124以及一二級記憶體介面126。在本實施例中，緊密耦合記憶體旨在提供低延遲內存給處理器使用，而不會具有快取的不可預測性，且核心電路112/122可以通過一級記憶體介面114/124直接存取緊密耦合記憶體，而無需通過二級記憶體介面116/126。在一實施例中，緊密耦合記憶體可以內建於中央處理器110/120中。單晶片系統100另包含有用於中央處理器110和中央處理器120之間通訊之一匯流排，其中本實施例將高級可擴展介面互連電路(AXI interconnect)102作為該匯流排。
在單晶片系統100之操作中，核心電路112可以通過一級記憶體介面114直接存取A緊密耦合記憶體和B緊密耦合記憶體118以及信箱119，但核心電路112需通過二級記憶體介面116存取周邊暫存器142，且二級記憶體介面116是核心電路112通過高級可擴展介面互連電路102來存取其他組件所必需的。在本實施例中，二級記憶體介面116可以是執行通訊協定轉換和位址對映的高級高性能匯流排介面，其中通訊協定轉換和位址對映意味著更長的信號延遲，因此，通過設計在緊密耦合記憶體內且可以由核心電路112直接存取的信箱119，中央處理器110可以以更高的效率來與其他組件通訊。同樣地，核心電路122可以經由 一級記憶體介面124直接存取A緊密耦合記憶體和B緊密耦合記憶體128以及信箱129，但核心電路122需經由二級記憶體介面126存取周邊暫存器152，且二級記憶體介面126是核心電路122通過高級可擴展介面互連電路102來存取其他組件所必需的。在本實施例中，二級記憶體介面126可以是執行通訊協定轉換和位址對映的高級高性能匯流排介面，其中通訊協定轉換和位址對映意味著更長的信號延遲，因此，通過設計在緊密耦合記憶體內且可以由核心電路122直接存取的信箱129，中央處理器120可以以更高的效率來與其他組件通訊。
具體來說，如果中央處理器120需向中央處理器110發送一命令，則核心電路122經由一級記憶體介面124和二級記憶體介面126將該命令發送至高級可擴展介面互連電路102，且來自中央處理器120之該命令被儲存於信箱119中。在信箱119從中央處理器120接收到該命令之後，信箱119發送一中斷信號以通知核心電路112。在從信箱119接收到該中斷信號之後，核心電路112通過一級記憶體介面114讀取儲存於信箱119中之該命令，以執行與該命令相對應之一操作。在本實施例中，因為一級記憶體介面114不需任何暫存器來供核心電路112存取信箱119，所以核心電路112可以有效地從中央處理器120獲取該命令。同樣地，如果中央處理器110需向該中央處理器120發送一命令，則核心電路112經由一級記憶體介面114和二級記憶體介面116將該命令發送至高級可擴展介面互連電路102，且來自該中央處理器110之該命令被儲存於信箱129中。在信箱129從中央處理器110接收到該命令之後，信箱129發送一中斷信號以通知核心電路122。在從信箱129接收到該中斷信號之後，核心電路122通過一級記憶體介面124讀取儲存於信箱129中之該命令，以執行與該命令相對應之一操作。在本實施例中，因為一級記憶體介面124不需任何暫存器來供核心電路122存取信箱129，所以核心電路122可以有效地從中央處理器110獲取該命令。
第2圖為依據本發明一實施例之第1圖所示之核心電路的操作之流程圖。
步驟200：流程開始。
步驟202：核心電路檢查是否從相應的信箱接收到一中斷信號。
步驟204：如果該核心電路接收到該中斷信號(即中斷=1)，則流程進入步驟206；如果該核心電路沒有接收到該中斷信號(即中斷=0)，則流程返回步驟202。
步驟206：該核心電路通過一級記憶體介面及信箱執行記憶體事務(memory transaction)。
步驟208：該核心電路通過該一級記憶體介面讀取該信箱中儲存之命令。
步驟210：流程結束。
在第1所示之單晶片系統100中，存在兩個高級可擴展介面主控接口(AXI master)及四個高級可擴展介面從屬接口(AXI slave)，且由於高級可擴展介面互連電路102之最高頻率與高級可擴展介面主控接口及高級可擴展介面從屬接口的個數成反比，單晶片系統100之一頻率可能受到限制。因此，為了增加單晶片系統之頻率，第3圖繪示出了根據本發明之一實施例之單晶片系統300。如第3圖所示，單晶片系統300包含有一中央處理器310、一緊密耦合記憶體(其包含有名為A緊密耦合記憶體及B緊密耦合記憶體之一記憶體空間318及一信箱319)、一高級高性能匯流排至暫存器之橋接器341以及一周邊暫存器342，其中中央處理器310包含有一核心電路312、一一級記憶體介面314及一二級記憶體介面316。此外，單晶片系統300另包含有一中央處理器320、一緊密耦合記憶體(其包含有 名為A緊密耦合記憶體和B緊密耦合記憶體之一記憶體空間328及一信箱329)、一高級高性能匯流排至暫存器之橋接器351以及一周邊暫存器352，其中中央處理器320包含有一核心電路322、一一級記憶體介面324及一二級記憶體介面326。 在本實施例中，該緊密耦合記憶體旨在提供低延遲內存給該處理器使用，且不會具有快取的不可預測性，且核心電路312/222可以通過一級記憶體介面314/324直接存取該緊密耦合記憶體，而無需通過二級記憶體介面316/326。
於單晶片系統300的操作中，當單晶片系統300從一斷電狀態將電源開啟時，一服務提供者介面(service provider interface,SPI)加載器304從一電子抹除式可複寫唯讀記憶體(electrically-erasable programmable read-only memory,EEPROM)306加載程式碼，且服務提供者介面加載器304經由高級可擴展介面互連電路302、二級記憶體介面316/326及一級記憶體介面314/324將該程式碼寫入中央處理器310/320之該A緊密耦合記憶體，然後中央處理器310及中央處理器320便會被啟用。在上面之初始化步驟中，由於服務提供者介面加載器302僅在單晶片系統300電源開啟時才會運作，因此在單晶片系統300被初始化後，該服務提供者介面之高級可擴展介面從屬接口(SPI AXI slave)可被中央處理器310/320使用以通過高級可擴展介面互連電路302來與信箱329/319通訊。
在單晶片系統300中，核心電路312可以通過一級記憶體介面314來直接存取A緊密耦合記憶體和B緊密耦合記憶體318以及信箱319，但是核心電路312需通過二級記憶體介面316來存取周邊暫存器342，且二級記憶體介面316是核心電路312通過高級可擴展介面互連電路302存取其他組件所必需的。在本實施例中，二級記憶體介面316可以是執行通訊協定轉換和位址對映的高級高性能匯流排介面，其中該通訊協定轉換和位址對映意味著更長的信號延遲，因此， 通過設計在該緊密耦合記憶體內可以由核心電路312直接存取的信箱319，中央處理器310可以以更高的效率與其他組件通訊。同樣地，核心電路322可以經由一級記憶體介面324來直接存取A緊密耦合記憶體和B緊密耦合記憶體328以及信箱329，但是核心電路322需經由二級記憶體介面326來存取周邊暫存器352，且二級記憶體介面316是核心電路312通過高級可擴展介面互連電路302存取其他組件所必需的。在本實施例中，二級記憶體介面326可以是執行通訊協定轉換和位址對映的高級高性能匯流排介面，其中該通訊協定轉換和位址對映意味著更長的信號延遲，因此，通過設計在該緊密耦合記憶體內可以由核心電路322直接存取的信箱329，中央處理器320可以以更高的效率與其他組件通訊。
具體來說，如果中央處理器320需向中央處理器310發送一命令，則核心電路322經由一級記憶體介面324和二級記憶體介面326將該命令發送至高級可擴展介面互連電路302，且來自中央處理器320之該命令經由二級記憶體介面316及一級記憶體介面314被儲存於信箱319中。在信箱319從中央處理器320接收到該命令之後，信箱319發送一中斷信號以通知核心電路312。在從信箱319接收到該中斷信號後，核心電路312通過一級記憶體介面314讀取儲存於信箱319中之該命令，以執行與該命令相對應之操作。在本實施例中，因為一級記憶體介面314不需任何暫存器以供核心電路312存取信箱319，所以核心電路312可以有效地從中央處理器320獲取該命令。同樣地，如果中央處理器310需向中央處理器320發送一命令，則核心電路312經由一級記憶體介面314和二級記憶體介面316將該命令發送至高級可擴展介面互連電路302，且來自該中央處理器310之該命令經由二級記憶體介面326及一級記憶體介面324被儲存於信箱329中。在信箱329從中央處理器310接收到命令之後，信箱329發送一中斷信號以通知核心電路322。在從信箱329接收到該中斷信號之後，核心電路322通過一級記憶體介面324 讀取儲存於信箱329中之該命令，以執行與該命令相對應之操作。在本實施例中，因為一級記憶體介面324不需任何暫存器以供核心電路322存取信箱329，所以核心電路322可以有效地從中央處理器310獲取該命令。
第4圖為依據本發明一實施例之核心電路312/322的操作之流程圖。一併參照第3圖所示之實施例，該流程描述如下。
步驟400：流程開始。
步驟402：一源中央處理器(source CPU)的核心電路將一命令寫入一級記憶體介面。
步驟404：二級記憶體介面將該命令轉換為高級可擴展介面互連電路之高級可擴展介面主控接口。
步驟406：如果高級可擴展介面從屬接口已經準備好，則流程進入步驟408；如果高級可擴展介面從屬接口尚未準備好，則流程返回到步驟404。
步驟408：將該命令寫入一目標中央處理器(destination CPU)之二級記憶體介面。
步驟410：將該命令通過一級記憶體介面寫入該目標中央處理器之信箱。
步驟412：該信箱將一中斷信號發送至該目標中央處理器之核心電路。
步驟414：該核心電路通過該一級記憶體介面讀取該信箱中儲存之該命令。
步驟416：流程結束。
在第3圖和第4圖所示之該實施例中，因為信箱319/329和高級可擴展 介面互連電路302之間的介面被移除，所以高級可擴展介面從屬接口的數量變得更少，因此，可以減低高級可擴展介面互連電路302的複雜度以增加單晶片系統300的頻率。
第5圖為依據本發明另一實施例之單晶片系統500的示意圖。如第5圖所示，單晶片系統500包含有複數個中央處理器510、520以及一快閃記憶體控制器530，其中單晶片系統500耦合於一主機502、一動態隨機存取記憶體(dynamic random acess memory,DRAM)和一快閃記憶體模組506。在本實施例中，單晶片系統500用於一固態硬碟(solid state drive,SSD)中，且該固態硬碟可以應用於任何適當的電子設備，例如一服務器。以包含有單晶片系統500之服務器為例，主機502可以是該服務器內之一處理器。
第5圖所示之中央處理器510可以由中央處理器110/310來實現，而中央處理器520可以由中央處理器120/320來實現，亦即中央處理器510之信箱被設計在緊密耦合記憶體中，且來自中央處理器520之命令被儲存在該信箱中，該信箱可以被中央處理器510之核心電路直接存取而無需執行任何通訊協定轉換；同樣地，中央處理器520之信箱被設計在緊密耦合記憶體中，且來自中央處理器510之命令被儲存在該信箱中，該信箱可以被中央處理器520之核心電路直接存取而無需執行任何通訊協定轉換。
在第5圖所示之實施例中，中央處理器510係用來執行與主機502有關之操作，以及中央處理器520係用來執行與快閃記憶體控制器530有關之操作。具體來說，當主機502發送一存取命令(於下文中，一寫入命令係作為該存取命令)及相對應資料至單晶片系統500時，中央處理器510將接收到之資料寫入動態 隨機存取記憶體504中並且發送與所接收到之寫入命令相對應之命令到中央處理器520之信箱，其中中央處理器510發送之該命令可以包含有一寫入指令(write instruction)和該資料之邏輯位址(logical address)。然後，中央處理器520獲取儲存在該信箱中之該命令，且中央處理器520參考該命令以控制快閃記憶體控制器530將該資料寫入快閃記憶體模組506。在一實施例中，中央處理器520可以從動態隨機存取記憶體504讀取該資料，然後將具有一寫入命令之該資料發送至快閃記憶體控制器530。在另一實施例中，中央處理器520可以將具有該資料之該邏輯地址之一寫入命令發送至快閃記憶體控制器530，然後快閃記憶體控制器530基於所接收之該資料的該邏輯地址來從動態隨機存取記憶體504獲取該資料。
簡而言之，在本發明之單晶片系統中，通過在一級記憶體系統(亦即緊密耦合記憶體)中設計信箱，中央處理器可以在不進行通訊協定轉換的情況下從信箱中讀取命令，亦即該中央處理器可以有效地從該信箱讀取該命令。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:單晶片系統
102:高級可擴展介面互連電路
110,120:中央處理器
112,122:核心電路
114,124:一級記憶體介面
116,126:二級記憶體介面
118,128:A緊密耦合記憶體和B緊密耦合記憶體
119,129:信箱
141,151:高級高性能匯流排至暫存器之橋接器(解碼器)
142,152:周邊暫存器

Claims (10)

  1. 一種單晶片系統，包含有：一第一中央處理器，其中該第一中央處理器包含有一第一核心電路、一第一一級記憶體介面以及一第一二級記憶體介面；一第一緊密耦合記憶體，其中該第一緊密耦合記憶體係直接耦接於該第一一級記憶體介面，且該第一緊密耦合記憶體包含有一第一信箱；一第二中央處理器，其中該第二中央處理器包含有一第二核心電路、一第二一級記憶體介面以及一第二二級記憶體介面；以及一第二緊密耦合記憶體，其中該第二緊密耦合記憶體係直接耦接於該第二一級記憶體介面，且該第二緊密耦合記憶體包含有一第二信箱；其中當該第一中央處理器向該第二緊密耦合記憶體中的該第二信箱發送一命令時，該第二核心電路直接從該第二信箱中讀取該命令，而無需經過該第二二級記憶體介面；其中該單晶片系統另包含有一匯流排，用於該第一中央處理器和該第二中央處理器之間通訊，該第二核心電路需經由該第二一級記憶體介面與該第二二級記憶體介面來存取該匯流排，且該第二一級記憶體介面不直接耦接於該匯流排；並且該第二二級記憶體介面在資料通過時執行一通訊協定轉換，且該第二一級記憶體介面在該第二核心電路讀取該第二信箱時不執行任何通訊協定轉換。
  2. 如申請專利範圍第1項所述之單晶片系統，其中該第二信箱係耦接於該匯流排，且該第一中央處理器發送該命令至該第二緊密耦合記憶體內的該第二信箱，而不經過該第二一級記憶體介面和該第二二級記憶體介面。
  3. 如申請專利範圍第1項所述之單晶片系統，其中該第一中央處理器經由該第二一級記憶體介面和該第二二級記憶體介面來將該命令傳送至該第二緊密耦合記憶體內的該第二信箱。
  4. 如申請專利範圍第3項所述之單晶片系統，其中該第二信箱不直接耦接於該匯流排。
  5. 如申請專利範圍第4項所述之單晶片系統，其中當該單晶片系統的電源開啟時，一加載器從一唯讀記憶體中讀取程式碼，且將該程式碼寫入該第一緊密耦合記憶體和該第二緊密耦合記憶體中，以完成該單晶片系統之一初始化步驟；並且於該初始化步驟完成後，該加載器不使用該匯流排，且該第一中央處理器經由先前由該加載器、該第二二級記憶體介面和該第二一級記憶體介面所佔用之該匯流排之一介面來將該命令傳送至該第二緊密耦合記憶體中的該第二信箱。
  6. 一種單晶片系統，包含有：一第一中央處理器，其中該第一中央處理器包含有一第一核心電路，一第一一級記憶體介面以及一第一二級記憶體介面；一第一緊密耦合記憶體，其中該第一緊密耦合記憶體係直接耦接於該第一一級記憶體介面，且該第一緊密耦合記憶體包含有一第一信箱；一第二中央處理器，其中該第二中央處理器包含有一第二核心電路，一第二一級記憶體介面以及一第二二級記憶體介面；以及一第二緊密耦合記憶體，其中該第二緊密耦合記憶體係直接耦接於該第二一級記憶體介面，且該第二緊密耦合記憶體包含有一第二信箱；以及 一快閃記憶體控制器，耦接於該第二中央處理器，用來存取位於該單晶片系統外部的一快閃記憶體模組；其中當該第一中央處理器向該第二緊密耦合記憶體中的該第二信箱傳送一存取命令時，該第二核心電路直接從該第二信箱中讀取該存取命令，而無需經過該第二二級記憶體介面；且該第二核心電路另向該快閃記憶體控制器傳送對應該存取命令之一命令，以控制該快閃記憶體控制器來存取該快閃記憶體模組；其中該單晶片系統另包含有一匯流排，用於該第一中央處理器和該第二中央處理器之間通訊，該第二核心電路需經由該第二一級記憶體介面與該第二二級記憶體介面來存取該匯流排，且該第二一級記憶體介面不直接耦接於該匯流排；並且該第二二級記憶體介面在資料通過時執行一通訊協定轉換，且該第二一級記憶體介面在該第二核心電路讀取該第二信箱時不執行任何通訊協定轉換。
  7. 如申請專利範圍第6項所述之單晶片系統，其中該第二信箱係耦接於該匯流排，且該第一中央處理器發送該命令至該第二緊密耦合記憶體內的該第二信箱，而不經過該第二一級記憶體介面和該第二二級記憶體介面。
  8. 如申請專利範圍第6項所述之單晶片系統，其中該第一中央處理器經由該第二一級記憶體介面和該第二二級記憶體介面來將該命令傳送至該第二緊密耦合記憶體內的該第二信箱。
  9. 如申請專利範圍第8項所述之單晶片系統，其中該第二信箱不直接耦接於該匯流排。
  10. 如申請專利範圍第9項所述之單晶片系統，其中當該單晶片系統的電源開啟時，一加載器從一唯讀記憶體中讀取程式碼，且將該程式碼寫入該第一緊密耦合記憶體和該第二緊密耦合記憶體中，以完成該單晶片系統之一初始化步驟；並且於該初始化步驟完成後，該加載器不使用該匯流排，且該第一中央處理器經由先前由該加載器、該第二二級記憶體介面和該第二一級記憶體介面所佔用之該匯流排之一介面來將該命令傳送至該第二緊密耦合記憶體中的該第二信箱。
TW110110141A 2020-10-15 2021-03-22 單晶片系統 TWI782452B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/071,996 US11372800B2 (en) 2020-10-15 2020-10-15 System on chip comprising a plurality of central processing units whose mailboxes are set in tightly-coupled memories
US17/071,996 2020-10-15

Publications (2)

Publication Number Publication Date
TW202217587A TW202217587A (zh) 2022-05-01
TWI782452B true TWI782452B (zh) 2022-11-01

Family

ID=81138626

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110110141A TWI782452B (zh) 2020-10-15 2021-03-22 單晶片系統

Country Status (3)

Country Link
US (1) US11372800B2 (zh)
CN (1) CN114372020A (zh)
TW (1) TWI782452B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080086626A1 (en) * 2006-10-05 2008-04-10 Simon Jones Inter-processor communication method
US20090210691A1 (en) * 2006-10-26 2009-08-20 Jeon-Taek Im Memory System and Memory Management Method Including the Same
US8635412B1 (en) * 2010-09-09 2014-01-21 Western Digital Technologies, Inc. Inter-processor communication
TW201643729A (zh) * 2011-10-27 2016-12-16 英特爾股份有限公司 在處理器中用於使非核心領域能夠控制記憶體頻寬之方法與系統及處理器（二）

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210828A (en) * 1988-12-29 1993-05-11 International Business Machines Corporation Multiprocessing system with interprocessor communications facility
US6629152B2 (en) * 1998-06-29 2003-09-30 International Business Machines Corporation Message passing using shared memory of a computer
US7233977B2 (en) * 1998-12-18 2007-06-19 Emc Corporation Messaging mechanism employing mailboxes for inter processor communications
US7496917B2 (en) * 2003-09-25 2009-02-24 International Business Machines Corporation Virtual devices using a pluarlity of processors
US7698523B2 (en) * 2006-09-29 2010-04-13 Broadcom Corporation Hardware memory locks
US7631150B2 (en) * 2006-09-29 2009-12-08 Broadcom Corporation Memory management in a shared memory system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080086626A1 (en) * 2006-10-05 2008-04-10 Simon Jones Inter-processor communication method
US20090210691A1 (en) * 2006-10-26 2009-08-20 Jeon-Taek Im Memory System and Memory Management Method Including the Same
US8635412B1 (en) * 2010-09-09 2014-01-21 Western Digital Technologies, Inc. Inter-processor communication
TW201643729A (zh) * 2011-10-27 2016-12-16 英特爾股份有限公司 在處理器中用於使非核心領域能夠控制記憶體頻寬之方法與系統及處理器（二）

Also Published As

Publication number Publication date
US20220121614A1 (en) 2022-04-21
US11372800B2 (en) 2022-06-28
TW202217587A (zh) 2022-05-01
CN114372020A (zh) 2022-04-19

Similar Documents

Publication Publication Date Title
US6272584B1 (en) System board with consolidated EEPROM module
US8751722B2 (en) Providing a peripheral component interconnect (PCI)-compatible transaction level protocol for a system on a chip (SoC)
US5859988A (en) Triple-port bus bridge
JP4279451B2 (ja) ロー・ピン・カウントのバスにおけるメモリ・トランザクション
JP4447892B2 (ja) マルチコア通信モジュールを組み入れたデータ通信システム及び方法
JP6660374B2 (ja) プログラマブル論理のためのメモリの仮想化
TW476884B (en) Method for slave DMA emulation on a computer system bus
CN114974374A (zh) 具有芯片内执行能力的串行与非门快闪存储器
CN106227683A (zh) 电子设备及信息处理方法
US7007126B2 (en) Accessing a primary bus messaging unit from a secondary bus through a PCI bridge
TWI598745B (zh) 資料傳輸方法及伺服器
CN112817902A (zh) 互联裸芯接口管理系统及其初始化方法
US6742058B2 (en) Memory controller having a multiplexer selecting either second set of input signals or converted signals from first set of input signals by a bus mode input
EP0581698A1 (en) Programmable microprocessor booting technique
TWI782452B (zh) 單晶片系統
US6883057B2 (en) Method and apparatus embedding PCI-to-PCI bridge functions in PCI devices using PCI configuration header type 0
CN101599050B (zh) 可适配的pci-e控制器核及其方法
US20190286606A1 (en) Network-on-chip and computer system including the same
CN111666104B (zh) 一种支持从RapidI/O启动的DSP处理器设计方法
US11327899B1 (en) Hardware-based virtual-to-physical address translation for programmable logic masters in a system on chip
JP2001125786A (ja) データ処理装置及びデータ処理システム
US7596651B2 (en) Multi-character adapter card
Fan et al. Application of USB2. 0 in infrared sequence image transmission
JP2004133902A (ja) 信号バス上の通信を制御するシステム及び方法
JPH04262451A (ja) 分散処理システム