JP2001125786A - データ処理装置及びデータ処理システム - Google Patents
データ処理装置及びデータ処理システムInfo
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Abstract
(57)【要約】
【課題】 データ処理装置においてＣＰＵの比較的小さ
なアクセス空間による良好なプログラム実行効率を維持
しながらプログラム容量の制限を緩和する。 【解決手段】 データ処理装置（１）は、ＣＰＵ（２）
のアクセス空間が狭いノーマルモードとアクセス空間が
広いアドバンストモードを有する。ノーマルモードであ
っても、転送制御部（３）はそのときＣＰＵによってア
クセス可能なアドレス範囲を超えてデータ転送制御可能
である。ノーマルモードにおけるＣＰＵのアクセス範囲
に対してプログラム容量の制限を超えてプログラム等を
生成しても、その制限を超えた分のプログラムをノーマ
ルモードにおけるＲＯＭ６の非アクセスエリアに格納し
ておけば、転送制御部がこれをアクセスしてＲＡＭ
（７）に転送することができ、ノーマルモードのＣＰＵ
はＲＡＭに転送された前記プログラム等をアクセスして
利用することができる。
なアクセス空間による良好なプログラム実行効率を維持
しながらプログラム容量の制限を緩和する。 【解決手段】 データ処理装置（１）は、ＣＰＵ（２）
のアクセス空間が狭いノーマルモードとアクセス空間が
広いアドバンストモードを有する。ノーマルモードであ
っても、転送制御部（３）はそのときＣＰＵによってア
クセス可能なアドレス範囲を超えてデータ転送制御可能
である。ノーマルモードにおけるＣＰＵのアクセス範囲
に対してプログラム容量の制限を超えてプログラム等を
生成しても、その制限を超えた分のプログラムをノーマ
ルモードにおけるＲＯＭ６の非アクセスエリアに格納し
ておけば、転送制御部がこれをアクセスしてＲＡＭ
（７）に転送することができ、ノーマルモードのＣＰＵ
はＲＡＭに転送された前記プログラム等をアクセスして
利用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、動作モードに応じ
てアドレス空間が切り換えられるデータ処理装置に関
し、例えば、マイクロコンピュータに適用して有効な技
術に関する。
てアドレス空間が切り換えられるデータ処理装置に関
し、例えば、マイクロコンピュータに適用して有効な技
術に関する。
【０００２】
【従来の技術】マイクロコンピュータには、アクセス対
象になるアドレス空間の異なる動作モードを持つＣＰＵ
（中央処理装置）を搭載したものがある。例えば、株式
会社日立製作所発行の日立シングルチップマイクロコン
ピュータＨ８Ｓ／２１４８、Ｈ８Ｓ／２１４４シリーズ
ハードウェアマニュアルに記載のマイクロコンピュータ
は、ＣＰＵがサポートするアドレス空間が６４ｋバイト
のノーマルモードと、１６Ｍバイトのアドバンストモー
ドの２つの動作モードを持つ。アドレス空間の相違はア
ドレス情報のビット数の相違等として現れるから、ノー
マルモード対応でプログラミングする方がアドバンスト
モード対応に比べて命令コードが短くなり、プログラム
容量を小さくすることができる。しかも、ノーマルモー
ドで動作させた方が実行ステート数も短くなり、データ
処理動作も高速になる。
象になるアドレス空間の異なる動作モードを持つＣＰＵ
（中央処理装置）を搭載したものがある。例えば、株式
会社日立製作所発行の日立シングルチップマイクロコン
ピュータＨ８Ｓ／２１４８、Ｈ８Ｓ／２１４４シリーズ
ハードウェアマニュアルに記載のマイクロコンピュータ
は、ＣＰＵがサポートするアドレス空間が６４ｋバイト
のノーマルモードと、１６Ｍバイトのアドバンストモー
ドの２つの動作モードを持つ。アドレス空間の相違はア
ドレス情報のビット数の相違等として現れるから、ノー
マルモード対応でプログラミングする方がアドバンスト
モード対応に比べて命令コードが短くなり、プログラム
容量を小さくすることができる。しかも、ノーマルモー
ドで動作させた方が実行ステート数も短くなり、データ
処理動作も高速になる。
【０００３】
【発明が解決しようとする課題】ノーマルモードでは、
６４ｋバイトを超えるアドレス空間をアクセスすること
ができないため、プログラム及びデータ容量を小さくし
なければならないという制限を受けることになる。しか
しながら、マイクロコンピュータ応用システムの高機能
化若しくは複雑化の傾向等に対して６４ｋバイトのよう
な制限を満足するのが難しい場合がある。このとき、勢
い１６Ｍバイト空間で動作させる動作モードを選択して
しまうと、６４ｋバイトのような比較的小さなアドレス
空間を利用する動作モードの利点が全て失われてしま
う。
６４ｋバイトを超えるアドレス空間をアクセスすること
ができないため、プログラム及びデータ容量を小さくし
なければならないという制限を受けることになる。しか
しながら、マイクロコンピュータ応用システムの高機能
化若しくは複雑化の傾向等に対して６４ｋバイトのよう
な制限を満足するのが難しい場合がある。このとき、勢
い１６Ｍバイト空間で動作させる動作モードを選択して
しまうと、６４ｋバイトのような比較的小さなアドレス
空間を利用する動作モードの利点が全て失われてしま
う。
【０００４】本発明の目的は、相対的にＣＰＵのアクセ
ス空間が小さくしかもプログラムの実行効率の良い動作
モードにおける利便性を向上させることができるデータ
処理装置を提供することにある。
ス空間が小さくしかもプログラムの実行効率の良い動作
モードにおける利便性を向上させることができるデータ
処理装置を提供することにある。
【０００５】本発明の別の目的は、ＣＰＵの比較的小さ
なアクセス空間によってプログラムの実行効率を良好に
維持しながら、プログラム容量の制限を緩和することが
できるデータ処理装置を提供することにある。
なアクセス空間によってプログラムの実行効率を良好に
維持しながら、プログラム容量の制限を緩和することが
できるデータ処理装置を提供することにある。
【０００６】本発明のその他の目的は、物理的な回路規
模を縮小し、データ処理効率を良好に維持しながら、プ
ログラム処理の高機能化若しくは複雑化に対応できるデ
ータ処理システムを提供することにある。
模を縮小し、データ処理効率を良好に維持しながら、プ
ログラム処理の高機能化若しくは複雑化に対応できるデ
ータ処理システムを提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】〔１〕本発明の第１の観点によるデータ処
理装置は、選択的に第１モード又は第２モードが設定可
能にされ、ＣＰＵのようなデータ処理部、内蔵メモリや
レジスタ等のメモリ部及びダイレクトメモリアクセスコ
ントローラ若しくはデータトランスファコントローラの
ような転送制御部を含む。このデータ処理装置は例えば
１個の半導体チップに形成される。前記データ処理部
は、前記第１モードでは第１のビット数で表現可能なア
ドレス信号を用いてアクセスを行ない前記メモリ部の全
体をアクセス可能であり、第２モードでは前記第１のビ
ット数よりも少ない第２のビット数で表現可能なアドレ
ス信号を用いてアクセスを行ない前記メモリ部の一部で
ある第１エリアをアクセス可能である。前記転送制御部
は、前記第２モードにおいても前記第１のビット数で表
現可能なアドレス信号を用いて情報の転送制御が可能で
ある。
理装置は、選択的に第１モード又は第２モードが設定可
能にされ、ＣＰＵのようなデータ処理部、内蔵メモリや
レジスタ等のメモリ部及びダイレクトメモリアクセスコ
ントローラ若しくはデータトランスファコントローラの
ような転送制御部を含む。このデータ処理装置は例えば
１個の半導体チップに形成される。前記データ処理部
は、前記第１モードでは第１のビット数で表現可能なア
ドレス信号を用いてアクセスを行ない前記メモリ部の全
体をアクセス可能であり、第２モードでは前記第１のビ
ット数よりも少ない第２のビット数で表現可能なアドレ
ス信号を用いてアクセスを行ない前記メモリ部の一部で
ある第１エリアをアクセス可能である。前記転送制御部
は、前記第２モードにおいても前記第１のビット数で表
現可能なアドレス信号を用いて情報の転送制御が可能で
ある。
【００１０】上記によれば、第２動作モードであって
も、データ転送制御部はそのときＣＰＵによってアクセ
ス可能なアドレス範囲を超えてデータ転送制御を行なう
ことができる。即ち、前記第２モードにおける前記転送
制御部は、第１のビット数で表現可能なアドレス信号を
用いてアクセス可能なアドレス空間において前記メモリ
部の第１エリアからそれ以外の第２エリアに情報を転送
制御し、又は前記第２エリアに格納してある情報を前記
第１エリアに転送制御可能である。
も、データ転送制御部はそのときＣＰＵによってアクセ
ス可能なアドレス範囲を超えてデータ転送制御を行なう
ことができる。即ち、前記第２モードにおける前記転送
制御部は、第１のビット数で表現可能なアドレス信号を
用いてアクセス可能なアドレス空間において前記メモリ
部の第１エリアからそれ以外の第２エリアに情報を転送
制御し、又は前記第２エリアに格納してある情報を前記
第１エリアに転送制御可能である。
【００１１】これにより、例えば、第２モードにおける
ＣＰＵのアクセス範囲に対してプログラム容量の制限を
超えてプログラム等を生成しても、その制限を超えた分
のプログラム等を第１エリア以外のメモリ部に格納して
おけば、ＣＰＵは当該第１エリア以外のメモリ部に格納
されているプログラムなどを直接アクセスできないが、
転送制御部がこれをアクセスしてメモリ部の第１エリア
に転送することができ、第２モードのＣＰＵは第１エリ
アに転送された前記プログラム等をアクセスして利用す
ることができる。したがって、ＣＰＵの比較的小さなア
クセス空間によりプログラムの実行効率を良好に維持し
ながら、プログラム容量の制限を緩和することができ
る。
ＣＰＵのアクセス範囲に対してプログラム容量の制限を
超えてプログラム等を生成しても、その制限を超えた分
のプログラム等を第１エリア以外のメモリ部に格納して
おけば、ＣＰＵは当該第１エリア以外のメモリ部に格納
されているプログラムなどを直接アクセスできないが、
転送制御部がこれをアクセスしてメモリ部の第１エリア
に転送することができ、第２モードのＣＰＵは第１エリ
アに転送された前記プログラム等をアクセスして利用す
ることができる。したがって、ＣＰＵの比較的小さなア
クセス空間によりプログラムの実行効率を良好に維持し
ながら、プログラム容量の制限を緩和することができ
る。
【００１２】〔２〕第２モードにおいて前記転送制御部
が、前記第１のビット数で表現可能なアドレス信号を用
いて情報の転送制御を行うか、或いは、前記第２のビッ
ト数で表現可能なアドレス信号を用いて情報の転送制御
を行うかを選択可能にするには、第１状態又は第２状態
を採り得る制御レジスタ手段を更に設け、前記第２モー
ドにおいて前記転送制御部は、前記制御レジスタ手段の
第１状態に応答して前記第１のビット数で表現可能なア
ドレス信号を用いた第１の転送制御が許容され、前記制
御レジスタ手段の第２状態に応答して前記第２のビット
数で表現可能なアドレス信号を用いた第２の転送制御が
許容されるようにすればよい。
が、前記第１のビット数で表現可能なアドレス信号を用
いて情報の転送制御を行うか、或いは、前記第２のビッ
ト数で表現可能なアドレス信号を用いて情報の転送制御
を行うかを選択可能にするには、第１状態又は第２状態
を採り得る制御レジスタ手段を更に設け、前記第２モー
ドにおいて前記転送制御部は、前記制御レジスタ手段の
第１状態に応答して前記第１のビット数で表現可能なア
ドレス信号を用いた第１の転送制御が許容され、前記制
御レジスタ手段の第２状態に応答して前記第２のビット
数で表現可能なアドレス信号を用いた第２の転送制御が
許容されるようにすればよい。
【００１３】例えば、前記第２モードにおいて、前記第
１の転送制御により前記メモリ部の全体に対するアクセ
スが可能にされ、前記第２の転送制御により前記メモリ
部の第１エリアに対するアクセスが可能にされる。
１の転送制御により前記メモリ部の全体に対するアクセ
スが可能にされ、前記第２の転送制御により前記メモリ
部の第１エリアに対するアクセスが可能にされる。
【００１４】前記レジスタ手段の第２状態を選択すれ
ば、第２モードにおいてＣＰＵも転送制御部も共に同じ
アドレス空間をアクセスすることになり、従来のデータ
処理装置と同様の動作態様も実現でき、そのような状態
で動作されていた既存の動作プログラムをそのまま実行
することを保証でき、従来のデータ処理装置に対する互
換性を達成することができる。
ば、第２モードにおいてＣＰＵも転送制御部も共に同じ
アドレス空間をアクセスすることになり、従来のデータ
処理装置と同様の動作態様も実現でき、そのような状態
で動作されていた既存の動作プログラムをそのまま実行
することを保証でき、従来のデータ処理装置に対する互
換性を達成することができる。
【００１５】〔３〕前記第１エリアには、前記転送制御
部による転送制御の為の転送元及び転送先アドレス情報
を含む転送制御情報が前記データ処理部によって複数組
設定可能にされる転送制御情報エリアを割り当て、前記
転送制御部は、データ転送動作の起動指示を受けて前記
転送制御情報エリアから転送制御情報を読み込み、読み
込んだ転送制御情報に従った転送制御を行なような構成
を採用してよい。
部による転送制御の為の転送元及び転送先アドレス情報
を含む転送制御情報が前記データ処理部によって複数組
設定可能にされる転送制御情報エリアを割り当て、前記
転送制御部は、データ転送動作の起動指示を受けて前記
転送制御情報エリアから転送制御情報を読み込み、読み
込んだ転送制御情報に従った転送制御を行なような構成
を採用してよい。
【００１６】前記データ処理装置に、外部とバスインタ
フェース可能な外部バスインタフェース回路を更に設
け、前記外部バスインタフェース回路に接続される外部
回路を前記第２エリアに割当てれば、第２モードにおい
て転送制御部は、ＣＰＵがアクセスできない外部回路の
データ又はプログラムをメモリ部の第１エリアに転送し
てＣＰＵの利用を可能にすることができる。
フェース可能な外部バスインタフェース回路を更に設
け、前記外部バスインタフェース回路に接続される外部
回路を前記第２エリアに割当てれば、第２モードにおい
て転送制御部は、ＣＰＵがアクセスできない外部回路の
データ又はプログラムをメモリ部の第１エリアに転送し
てＣＰＵの利用を可能にすることができる。
【００１７】前記データ処理装置に、外部とインタフェ
ース可能な入出力周辺回路を更に設け、前記入出力周辺
回路には前記第１エリアに配置されるＩ／Ｏレジスタを
設けておけば、第２モードにおいて転送制御部は、ＣＰ
Ｕがアクセスできない第２エリアのデータを第１エリア
の前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周辺回
路の入出力動作を制御すれば、周辺回路を介して外部と
の間で、第２エリアのデータを通信したりすることが可
能になる。
ース可能な入出力周辺回路を更に設け、前記入出力周辺
回路には前記第１エリアに配置されるＩ／Ｏレジスタを
設けておけば、第２モードにおいて転送制御部は、ＣＰ
Ｕがアクセスできない第２エリアのデータを第１エリア
の前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周辺回
路の入出力動作を制御すれば、周辺回路を介して外部と
の間で、第２エリアのデータを通信したりすることが可
能になる。
【００１８】〔４〕前記メモリ部は、前記第１エリア及
び第２エリアにまたがるＲＯＭ、前記第１エリアに含ま
れるＲＡＭ、更には周辺Ｉ／Ｏレジスタを含んで構成し
てよい。
び第２エリアにまたがるＲＯＭ、前記第１エリアに含ま
れるＲＡＭ、更には周辺Ｉ／Ｏレジスタを含んで構成し
てよい。
【００１９】このとき、前記ＲＯＭには電気的に書き換
え可能なフラッシュメモリを採用してよい。フラッシュ
メモリにプログラムを格納すれば、バグ対策の為のプロ
グラム修正やバージョンアップの為のプログラム書換え
が可能になる。書換え制御を前記データ処理部が行う場
合には、その為に前記データ処理部が実行する書換え制
御プログラムを前記フラッシュメモリの第２エリアに記
憶しておけばよい。書換え時、第２モードのＣＰＵは転
送制御部に転送条件を初期設定し、その後、これに従っ
て、転送制御部は第２エリアの書換え制御プログラムを
ＲＡＭ等の第１エリアに転送し、ＣＰＵはその書換え制
御プログラムを実行してフラッシュメモリを書き換え制
御する。
え可能なフラッシュメモリを採用してよい。フラッシュ
メモリにプログラムを格納すれば、バグ対策の為のプロ
グラム修正やバージョンアップの為のプログラム書換え
が可能になる。書換え制御を前記データ処理部が行う場
合には、その為に前記データ処理部が実行する書換え制
御プログラムを前記フラッシュメモリの第２エリアに記
憶しておけばよい。書換え時、第２モードのＣＰＵは転
送制御部に転送条件を初期設定し、その後、これに従っ
て、転送制御部は第２エリアの書換え制御プログラムを
ＲＡＭ等の第１エリアに転送し、ＣＰＵはその書換え制
御プログラムを実行してフラッシュメモリを書き換え制
御する。
【００２０】〔５〕本発明の第２の観点によるデータ処
理システムは、データ処理装置及び第１の外部装置を有
する。前記データ処理装置は、例えば半導体チップに、
ＣＰＵのようなデータ処理部、メモリ部、転送制御部及
び前記第１の外部装置に外部バスで接続された外部バス
インタフェース回路を含み、選択的に第１モード又は第
２モードが設定可能にされる。前記データ処理部は、前
記第１モードでは第１のビット数で表現可能なアドレス
信号を用いてアクセスを行ない前記メモリ部の全体をア
クセス可能であり、第２モードでは前記第１のビット数
よりも少ない第２のビット数で表現可能なアドレス信号
を用いてアクセスを行ない前記メモリ部の一部である第
１エリアをアクセス可能である。前記転送制御部は、前
記第２モードにおいても前記第１のビット数で表現可能
なアドレス信号を用いて情報の転送制御が可能である。
前記外部バスインタフェース回路に接続される前記第１
の外部装置は、第１のビット数で表現可能なアドレス信
号を用いてアクセス可能なアドレス空間において前記第
１エリア以外の第２エリアに割当てられている。
理システムは、データ処理装置及び第１の外部装置を有
する。前記データ処理装置は、例えば半導体チップに、
ＣＰＵのようなデータ処理部、メモリ部、転送制御部及
び前記第１の外部装置に外部バスで接続された外部バス
インタフェース回路を含み、選択的に第１モード又は第
２モードが設定可能にされる。前記データ処理部は、前
記第１モードでは第１のビット数で表現可能なアドレス
信号を用いてアクセスを行ない前記メモリ部の全体をア
クセス可能であり、第２モードでは前記第１のビット数
よりも少ない第２のビット数で表現可能なアドレス信号
を用いてアクセスを行ない前記メモリ部の一部である第
１エリアをアクセス可能である。前記転送制御部は、前
記第２モードにおいても前記第１のビット数で表現可能
なアドレス信号を用いて情報の転送制御が可能である。
前記外部バスインタフェース回路に接続される前記第１
の外部装置は、第１のビット数で表現可能なアドレス信
号を用いてアクセス可能なアドレス空間において前記第
１エリア以外の第２エリアに割当てられている。
【００２１】このデータ処理システムによれば、第２モ
ードにおいて転送制御部は、ＣＰＵがアクセスできない
第２エリア上の第１の外部装置と前記メモリ部の第１エ
リアとの間でデータ又はプログラムを転送できる。
ードにおいて転送制御部は、ＣＰＵがアクセスできない
第２エリア上の第１の外部装置と前記メモリ部の第１エ
リアとの間でデータ又はプログラムを転送できる。
【００２２】データ処理システムには更に第２の外部装
置を設けてよい。即ち、前記データ処理装置は外部とイ
ンタフェース可能な入出力周辺回路を更に有し、前記入
出力周辺回路は前記第１エリアに配置されたＩ／Ｏレジ
スタを有し、前記Ｉ／Ｏレジスタを介してデータ送受を
行う第２の外部装置が前記データ処理装置に接続され
る。これによれば、第２モードにおいて転送制御部は、
ＣＰＵがアクセスできない第２エリアのデータを第１エ
リアの前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周
辺回路の入出力動作を制御すれば、入出力周辺回路を介
して第２の外部装置との間で、第２エリアのデータを通
信したりすることが可能になる。更には、第２モードに
おいて第２エリア上の第１の外部装置と前記第２の外部
装置との間でも見掛け上データ転送が可能になる。
置を設けてよい。即ち、前記データ処理装置は外部とイ
ンタフェース可能な入出力周辺回路を更に有し、前記入
出力周辺回路は前記第１エリアに配置されたＩ／Ｏレジ
スタを有し、前記Ｉ／Ｏレジスタを介してデータ送受を
行う第２の外部装置が前記データ処理装置に接続され
る。これによれば、第２モードにおいて転送制御部は、
ＣＰＵがアクセスできない第２エリアのデータを第１エ
リアの前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周
辺回路の入出力動作を制御すれば、入出力周辺回路を介
して第２の外部装置との間で、第２エリアのデータを通
信したりすることが可能になる。更には、第２モードに
おいて第２エリア上の第１の外部装置と前記第２の外部
装置との間でも見掛け上データ転送が可能になる。
【００２３】上記データ処理システムによれば、データ
処理装置の第２モードにおいてデータ処理装置内蔵のメ
モリ部を効率的に利用できるという点で物理的な回路規
模の縮小に寄与し、第２モードによるデータ処理効率を
良好に維持しながら、プログラム容量の制限を緩和でき
プログラム処理の高機能化若しくは複雑化に対応するこ
とができる。
処理装置の第２モードにおいてデータ処理装置内蔵のメ
モリ部を効率的に利用できるという点で物理的な回路規
模の縮小に寄与し、第２モードによるデータ処理効率を
良好に維持しながら、プログラム容量の制限を緩和でき
プログラム処理の高機能化若しくは複雑化に対応するこ
とができる。
【００２４】〔６〕本発明の第３の観点によるデータ処
理システムは、夫々メモリアクセスが可能であって共通
バスに接続された第１のデータ処理装置及び第２のデー
タ処理装置を有する。前記第１のデータ処理装置は、例
えば半導体チップに、ＣＰＵのようなデータ処理部、メ
モリ部、及び転送制御部を含み、選択的に第１モード又
は第２モードが設定可能にされる。前記データ処理部
は、前記第１モードでは第１のビット数で表現可能なア
ドレス信号を用いてアクセスを行ない前記メモリ部の全
体をアクセス可能であり、第２モードでは前記第１のビ
ット数よりも少ない第２のビット数で表現可能なアドレ
ス信号を用いてアクセスを行ない前記メモリ部の一部で
ある第１エリアをアクセス可能である。前記転送制御部
は、前記第２モードにおいても前記第１のビット数で表
現可能なアドレス信号を用いて情報の転送制御が可能で
ある。前記第２モードにおいて前記データ処理部は、前
記第２のデータ処理装置からの第１の要求に応答して、
前記メモリ部の第１エリア以外のエリア（第２エリア）
に含まれる第３エリアを、前記第２データ処理装置の記
憶領域に割り当て、前記第２のデータ処理装置からの第
２の要求に応答して、前記データ転送制御部に前記第２
のデータ処理装置から供給される情報を前記第３のエリ
アに転送させ、前記第２のデータ処理装置からの第３の
要求に応答して、前記データ転送制御部に前記第３のエ
リアから前記第２のデータ処理装置に情報を転送させる
ものである。
理システムは、夫々メモリアクセスが可能であって共通
バスに接続された第１のデータ処理装置及び第２のデー
タ処理装置を有する。前記第１のデータ処理装置は、例
えば半導体チップに、ＣＰＵのようなデータ処理部、メ
モリ部、及び転送制御部を含み、選択的に第１モード又
は第２モードが設定可能にされる。前記データ処理部
は、前記第１モードでは第１のビット数で表現可能なア
ドレス信号を用いてアクセスを行ない前記メモリ部の全
体をアクセス可能であり、第２モードでは前記第１のビ
ット数よりも少ない第２のビット数で表現可能なアドレ
ス信号を用いてアクセスを行ない前記メモリ部の一部で
ある第１エリアをアクセス可能である。前記転送制御部
は、前記第２モードにおいても前記第１のビット数で表
現可能なアドレス信号を用いて情報の転送制御が可能で
ある。前記第２モードにおいて前記データ処理部は、前
記第２のデータ処理装置からの第１の要求に応答して、
前記メモリ部の第１エリア以外のエリア（第２エリア）
に含まれる第３エリアを、前記第２データ処理装置の記
憶領域に割り当て、前記第２のデータ処理装置からの第
２の要求に応答して、前記データ転送制御部に前記第２
のデータ処理装置から供給される情報を前記第３のエリ
アに転送させ、前記第２のデータ処理装置からの第３の
要求に応答して、前記データ転送制御部に前記第３のエ
リアから前記第２のデータ処理装置に情報を転送させる
ものである。
【００２５】前記第１の要求に応答する処理は、第１の
データ処理装置内蔵メモリ部のアドレスと第２のデータ
処理装置によるアクセスアドレスとの対応関係を取得す
る処理である。その後、第２のデータ処理装置による所
定のメモリ・ライトアクセスのような第２の要求がある
と、例えば、データ処理部は前記対応関係の情報を参照
して前記ライトアドレスを第３エリアのアドレスに変換
し、これを転送制御部に転送条件の一つとして設定し、
転送制御部に、第２データ処理装置のライトアクセスサ
イクルに同期するタイミングで、ライトデータを第３エ
リアへ転送させる。また、第２のデータ処理装置による
所定のメモリ・リードアクセスのような第３の要求があ
ると、例えば、データ処理部は前記対応関係の情報を参
照して前記リードアドレスを第３エリアのアドレスに変
換し、これを転送制御部に転送条件の一つとして設定
し、転送制御部に、第２データ処理装置のリードアクセ
スサイクルに同期するタイミングで、第３エリアからデ
ータを第２のデータ処理装置へ転送させる。
データ処理装置内蔵メモリ部のアドレスと第２のデータ
処理装置によるアクセスアドレスとの対応関係を取得す
る処理である。その後、第２のデータ処理装置による所
定のメモリ・ライトアクセスのような第２の要求がある
と、例えば、データ処理部は前記対応関係の情報を参照
して前記ライトアドレスを第３エリアのアドレスに変換
し、これを転送制御部に転送条件の一つとして設定し、
転送制御部に、第２データ処理装置のライトアクセスサ
イクルに同期するタイミングで、ライトデータを第３エ
リアへ転送させる。また、第２のデータ処理装置による
所定のメモリ・リードアクセスのような第３の要求があ
ると、例えば、データ処理部は前記対応関係の情報を参
照して前記リードアドレスを第３エリアのアドレスに変
換し、これを転送制御部に転送条件の一つとして設定
し、転送制御部に、第２データ処理装置のリードアクセ
スサイクルに同期するタイミングで、第３エリアからデ
ータを第２のデータ処理装置へ転送させる。
【００２６】これにより、第１のデータ処理装置の第２
モードにおいて、第１データ処理装置の内蔵ＣＰＵによ
るアクセス非対象メモリである第２エリアに属するメモ
リ部の全部又は一部（第３エリア）を、第２のデータ処
理装置のメモリとして利用可能になる。
モードにおいて、第１データ処理装置の内蔵ＣＰＵによ
るアクセス非対象メモリである第２エリアに属するメモ
リ部の全部又は一部（第３エリア）を、第２のデータ処
理装置のメモリとして利用可能になる。
【００２７】前記メモリ部の第２エリアのうち第３エリ
ア以外の部分には前記第１のデータ処理装置が使用する
情報を格納し、又はデータ処理部が使用するデータを前
記メモリ部の第２エリアのうち第３エリア以外の部分か
ら前記第１エリアに転送することも可能である。
ア以外の部分には前記第１のデータ処理装置が使用する
情報を格納し、又はデータ処理部が使用するデータを前
記メモリ部の第２エリアのうち第３エリア以外の部分か
ら前記第１エリアに転送することも可能である。
【００２８】上記において、データ処理部が前記対応関
係の情報を参照して前記ライトアドレスやリードアドレ
スを第３エリアのアドレスに変換するように説明した
が、これとは逆に、第２のデータ処理装置がアドレスの
変換を行って第１のデータ処理装置に供給してもよい。
この場合には、転送制御部は供給されたアドレス信号を
そのまま転送制御部の設定に利用すればよい。
係の情報を参照して前記ライトアドレスやリードアドレ
スを第３エリアのアドレスに変換するように説明した
が、これとは逆に、第２のデータ処理装置がアドレスの
変換を行って第１のデータ処理装置に供給してもよい。
この場合には、転送制御部は供給されたアドレス信号を
そのまま転送制御部の設定に利用すればよい。
【００２９】上記データ処理システムによれば、第１の
データ処理装置の第２モードにおいて当該データ処理装
置内蔵のメモリ部を効率的に利用でき、しかも、第１デ
ータ処理装置の内蔵のメモリ部を第２モードにおいて第
２のデータ処理装置のメモリとして利用可能であるとい
う点でデータ処理システムの物理的な回路規模の縮小に
寄与し、第２モードによるデータ処理効率を良好に維持
しながら、プログラム容量の制限を緩和でき、プログラ
ム処理の高機能化若しくは複雑化に対応することができ
る。
データ処理装置の第２モードにおいて当該データ処理装
置内蔵のメモリ部を効率的に利用でき、しかも、第１デ
ータ処理装置の内蔵のメモリ部を第２モードにおいて第
２のデータ処理装置のメモリとして利用可能であるとい
う点でデータ処理システムの物理的な回路規模の縮小に
寄与し、第２モードによるデータ処理効率を良好に維持
しながら、プログラム容量の制限を緩和でき、プログラ
ム処理の高機能化若しくは複雑化に対応することができ
る。
【００３０】
【発明の実施の形態】《マイクロコンピュータの概要》
図１には本発明に係るデータ処理装置の一例であるシン
グルチップマイクロコンピュータ（以下単にマイクロコ
ンピュータとも称する）が示される。
図１には本発明に係るデータ処理装置の一例であるシン
グルチップマイクロコンピュータ（以下単にマイクロコ
ンピュータとも称する）が示される。
【００３１】シングルチップマイクロコンピュータ１
は、全体の制御を司るデータ処理部としてのＣＰＵ２、
転送制御部としてのデータトランスファコントローラ
（ＤＴＣ）３、割り込みコントローラ（ＩＮＴ）４、バ
スコントローラ５、ＣＰＵ２の処理プログラムなどを格
納するメモリであるＲＯＭ６、ＣＰＵ２の作業領域並び
にデータの一時記憶用のメモリであるＲＡＭ７、タイマ
８、ウォッチドッグタイマ９、入出力周辺回路としての
シリアルコミュニケーションインタフェース（ＳＣＩ）
１１、同じく入出力周辺回路としてのＡ／Ｄ変換器１
２、入出力ポートＩＯＰ１〜ＩＯＰ５、外部バスインタ
フェース回路としての入出力ポートＩＯＰＡ〜ＩＯＰ
Ｆ、クロック発振器（ＣＰＧ）１３、及びシステムコン
トローラ１４から構成され、公知の半導体製造技術によ
り１つの半導体基板（半導体チップ）に形成される。
は、全体の制御を司るデータ処理部としてのＣＰＵ２、
転送制御部としてのデータトランスファコントローラ
（ＤＴＣ）３、割り込みコントローラ（ＩＮＴ）４、バ
スコントローラ５、ＣＰＵ２の処理プログラムなどを格
納するメモリであるＲＯＭ６、ＣＰＵ２の作業領域並び
にデータの一時記憶用のメモリであるＲＡＭ７、タイマ
８、ウォッチドッグタイマ９、入出力周辺回路としての
シリアルコミュニケーションインタフェース（ＳＣＩ）
１１、同じく入出力周辺回路としてのＡ／Ｄ変換器１
２、入出力ポートＩＯＰ１〜ＩＯＰ５、外部バスインタ
フェース回路としての入出力ポートＩＯＰＡ〜ＩＯＰ
Ｆ、クロック発振器（ＣＰＧ）１３、及びシステムコン
トローラ１４から構成され、公知の半導体製造技術によ
り１つの半導体基板（半導体チップ）に形成される。
【００３２】前記マイクロコンピュータ１は、電源端子
として、グランドレベルＶｓｓ、電源電圧レベルＶｃ
ｃ、アナロググランドレベルＡＶｓｓ、アナログ電源電
圧レベルＡＶｃｃの入力端子を有し、専用制御端子とし
て、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モ
ード端子ＭＤ０〜ＭＤ２、クロック入力端子ＥＸＴＡ
Ｌ，ＸＴＡＬを有する。
として、グランドレベルＶｓｓ、電源電圧レベルＶｃ
ｃ、アナロググランドレベルＡＶｓｓ、アナログ電源電
圧レベルＡＶｃｃの入力端子を有し、専用制御端子とし
て、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モ
ード端子ＭＤ０〜ＭＤ２、クロック入力端子ＥＸＴＡ
Ｌ，ＸＴＡＬを有する。
【００３３】ＣＰＧ１３の端子ＥＸＴＡＬ、ＸＴＡＬに
接続される水晶発振子またはＥＸＴＡＬ端子に入力され
る外部クロック信号に基づいて、ＣＰＧ１３は基準クロ
ック信号（システムクロック信号）φを生成する。シン
グルチップマイクロコンピュータ１の各機能ブロックは
基準クロック信号φに同期して、動作を行う。
接続される水晶発振子またはＥＸＴＡＬ端子に入力され
る外部クロック信号に基づいて、ＣＰＧ１３は基準クロ
ック信号（システムクロック信号）φを生成する。シン
グルチップマイクロコンピュータ１の各機能ブロックは
基準クロック信号φに同期して、動作を行う。
【００３４】シングルチップマイクロコンピュータ１の
前記機能ブロックは、内部バスによって相互に接続され
る。内部バスは、アドレスバス、データバスの他に、リ
ード信号、ライト信号、バスサイズ信号或いはシステム
クロック信号などを伝達するコントロールバスを含む。
内部データバスは、特に制限されないが、１６ビット構
成とされ、少なくともＲＯＭ６とＣＰＵ７との間は、１
６ビットバスでインタフェースされる。特に制限はされ
ないものの、ＲＡＭ７も同様に１６ビットバスでインタ
フェースされる。内部アドレスバスはＩＡＢとＰＡＢの
２種類があり、内部データバスもＩＤＢとＰＤＢが存在
する。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、バスコント
ローラ５によってバッファリングされている。
前記機能ブロックは、内部バスによって相互に接続され
る。内部バスは、アドレスバス、データバスの他に、リ
ード信号、ライト信号、バスサイズ信号或いはシステム
クロック信号などを伝達するコントロールバスを含む。
内部データバスは、特に制限されないが、１６ビット構
成とされ、少なくともＲＯＭ６とＣＰＵ７との間は、１
６ビットバスでインタフェースされる。特に制限はされ
ないものの、ＲＡＭ７も同様に１６ビットバスでインタ
フェースされる。内部アドレスバスはＩＡＢとＰＡＢの
２種類があり、内部データバスもＩＤＢとＰＤＢが存在
する。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、バスコント
ローラ５によってバッファリングされている。
【００３５】前記機能ブロックやモジュールは内部バス
を介して、ＣＰＵ２によってリード／ライトさる。内蔵
ＲＯＭ６、ＲＡＭ７は、ＩＡＢ及びＩＤＢでインタフェ
ースされ、１ステートでリード／ライト可能とされる。
を介して、ＣＰＵ２によってリード／ライトさる。内蔵
ＲＯＭ６、ＲＡＭ７は、ＩＡＢ及びＩＤＢでインタフェ
ースされ、１ステートでリード／ライト可能とされる。
【００３６】前記シングルチップマイクロコンピュータ
１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を始
めとし、シングルチップマイクロコンピュータ１はリセ
ット状態になる。このリセットが解除されると、ＣＰＵ
２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ６などから命令をリードし、解読して、その解読内
容に基づいて演算処理を行う。
１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を始
めとし、シングルチップマイクロコンピュータ１はリセ
ット状態になる。このリセットが解除されると、ＣＰＵ
２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ６などから命令をリードし、解読して、その解読内
容に基づいて演算処理を行う。
【００３７】前記ＤＴＣ３は、図２に例示されるよう
に、割り込みコントローラ４からＤＴＣ起動要求及びＤ
ＴＣベクタ番号１８が与えられる。ＤＴＣ起動要求及び
ＤＴＣベクタ番号１８が与えられると、ＤＴＣ３はＤＴ
ＣバスリクエストＤＴＣＢＲＥＱによってバスコントロ
ーラ５にバス権を要求する。ＤＴＣアクノリッジ信号Ｄ
ＴＣＡＣＫＮによってバス権を獲得した後、ＤＴＣ３
は、前記ベクタ番号のＤＴＣベクタをリードし、そのＤ
ＴＣベクタで指し示されるＲＡＭ７上の転送制御情報エ
リア７Ａのデータ転送制御情報を読み込み、これに基づ
いてデータ転送制御を開始する。
に、割り込みコントローラ４からＤＴＣ起動要求及びＤ
ＴＣベクタ番号１８が与えられる。ＤＴＣ起動要求及び
ＤＴＣベクタ番号１８が与えられると、ＤＴＣ３はＤＴ
ＣバスリクエストＤＴＣＢＲＥＱによってバスコントロ
ーラ５にバス権を要求する。ＤＴＣアクノリッジ信号Ｄ
ＴＣＡＣＫＮによってバス権を獲得した後、ＤＴＣ３
は、前記ベクタ番号のＤＴＣベクタをリードし、そのＤ
ＴＣベクタで指し示されるＲＡＭ７上の転送制御情報エ
リア７Ａのデータ転送制御情報を読み込み、これに基づ
いてデータ転送制御を開始する。
【００３８】ＤＴＣ３は、前記読み込んだデータ転送制
御情報をロードする転送制御レジスタとして、モードレ
ジスタＭＲ、転送カウントレジスタＣＲ、ディスティネ
ーションアドレスレジスタＤＡＲ、ソースアドレスレジ
スタＳＡＲを有する。モードレジスタＭＲは、データ転
送データサイズがバイトかワードか、データ転送後にソ
ースアドレス又はディスティネーションアドレスをイン
クリメントするのかディクリメントするのか、データ転
送をブロックで行うかリピートするか或いは１回だけで
終わるか等を決める情報が設定される。前記転送カウン
トレジスタＣＲは逐次転送語数を計数していく。ディス
ティネーションアドレスレジスタＤＡＲは転送先アドレ
スを保有する。ソースアドレスレジスタＳＡＲは転送元
アドレスを保有する。それら転送制御レジスタは直接Ｃ
ＰＵ２から制御情報をロードすることも可能にされてい
るが、ＲＡＭ７上の複数転送チャネルのための転送制御
情報は専用バス１９（図２に図示）を介して１転送チャ
ンネル分を単位に１サイクルで転送制御レジスタにロー
ドすることができるようになっている。前記転送制御レ
ジスタにロードされた転送制御情報によるデータ転送制
御はコントロールロジックＤＴＣＬが行う。
御情報をロードする転送制御レジスタとして、モードレ
ジスタＭＲ、転送カウントレジスタＣＲ、ディスティネ
ーションアドレスレジスタＤＡＲ、ソースアドレスレジ
スタＳＡＲを有する。モードレジスタＭＲは、データ転
送データサイズがバイトかワードか、データ転送後にソ
ースアドレス又はディスティネーションアドレスをイン
クリメントするのかディクリメントするのか、データ転
送をブロックで行うかリピートするか或いは１回だけで
終わるか等を決める情報が設定される。前記転送カウン
トレジスタＣＲは逐次転送語数を計数していく。ディス
ティネーションアドレスレジスタＤＡＲは転送先アドレ
スを保有する。ソースアドレスレジスタＳＡＲは転送元
アドレスを保有する。それら転送制御レジスタは直接Ｃ
ＰＵ２から制御情報をロードすることも可能にされてい
るが、ＲＡＭ７上の複数転送チャネルのための転送制御
情報は専用バス１９（図２に図示）を介して１転送チャ
ンネル分を単位に１サイクルで転送制御レジスタにロー
ドすることができるようになっている。前記転送制御レ
ジスタにロードされた転送制御情報によるデータ転送制
御はコントロールロジックＤＴＣＬが行う。
【００３９】前記割り込みコントローラ４は、ＣＰＵ２
に対する割り込み要求と、ＤＴＣ３に対する起動要求を
制御する。割り込み要因としての割り込み信号１６は、
Ａ／Ｄ変換器１２、タイマ８、ウォッチドッグタイマ
９、ＳＣＩ１１、及び入出力ポートＩＯＰ５から割り込
みコントローラ４に供給される。そして、前記割り込み
信号１６の前記割り込み要因毎に、ＤＴＣ起動要求とす
るか、ＣＰＵ割り込み要求とするかを決定するＤＴＣイ
ネーブルレジスタＤＴＣＥＲが設けられている。前記割
り込み要因毎に、割り込みベクタとＤＴＣ起動ベクタと
が予め決められている。前記割り込みベクタは割り込み
要因に応答する割り込み処理プログラムの先頭ドレスを
保有する。前記ＤＴＣ起動ベクタは割り込み要因に応答
するデータ転送制御情報を保有するメモリ領域の先頭ア
ドレスを保有する。
に対する割り込み要求と、ＤＴＣ３に対する起動要求を
制御する。割り込み要因としての割り込み信号１６は、
Ａ／Ｄ変換器１２、タイマ８、ウォッチドッグタイマ
９、ＳＣＩ１１、及び入出力ポートＩＯＰ５から割り込
みコントローラ４に供給される。そして、前記割り込み
信号１６の前記割り込み要因毎に、ＤＴＣ起動要求とす
るか、ＣＰＵ割り込み要求とするかを決定するＤＴＣイ
ネーブルレジスタＤＴＣＥＲが設けられている。前記割
り込み要因毎に、割り込みベクタとＤＴＣ起動ベクタと
が予め決められている。前記割り込みベクタは割り込み
要因に応答する割り込み処理プログラムの先頭ドレスを
保有する。前記ＤＴＣ起動ベクタは割り込み要因に応答
するデータ転送制御情報を保有するメモリ領域の先頭ア
ドレスを保有する。
【００４０】前記ＤＴＣイネーブルレジスタＤＴＣＥＲ
にＣＰＵ割り込み要求として設定されている割り込み要
因の要因元より割り込みコントローラ４に割り込み信号
１６で割り込みが要求されると、割り込みコントローラ
４は、割り込み優先レベルや割り込みマスクレベルに基
づいて割り込み要求を受け付けるか否かを判定し、受け
付ける場合には、割り込み要因に応ずる割り込みベクタ
番号を出力すると共に、ＣＰＵ２に割り込み要求信号１
７を与える。これにより、ＣＰＵ２は実行中の処理を中
断して、割り込みベクタ番号のベクタに基づいて割り込
み要因に応答する所定の処理ルーチンに分岐し、所望の
処理を行う。
にＣＰＵ割り込み要求として設定されている割り込み要
因の要因元より割り込みコントローラ４に割り込み信号
１６で割り込みが要求されると、割り込みコントローラ
４は、割り込み優先レベルや割り込みマスクレベルに基
づいて割り込み要求を受け付けるか否かを判定し、受け
付ける場合には、割り込み要因に応ずる割り込みベクタ
番号を出力すると共に、ＣＰＵ２に割り込み要求信号１
７を与える。これにより、ＣＰＵ２は実行中の処理を中
断して、割り込みベクタ番号のベクタに基づいて割り込
み要因に応答する所定の処理ルーチンに分岐し、所望の
処理を行う。
【００４１】前記ＤＴＣイネーブルレジスタＤＴＣＥＲ
にＤＴＣ起動要求として設定されている割り込み要因
（ＤＴＣ起動要因）の要因元より割り込みコントローラ
４に割り込み信号１６で割り込みが要求されると、割り
込みコントローラ４は、規定の優先順位に従ってその割
り込み要求を受付け、ＤＴＣ３に、当該割り込み要因に
応ずるＤＴＣ起動ベクタのベクタ番号及びＤＴＣ起動要
求信号１８を与える。これにより、ＤＴＣ３はバスコン
トローラ５にバス権を要求し、ＤＴＣアクノリッジ信号
ＤＴＣＡＣＫＮによりバス権が認められると、ＤＴＣ起
動ベクタで示されるアドレスから対応データ転送チャネ
ルのデータ転送制御情報を読み込み、読み込んだデータ
転送制御情報に従ってデータ転送制御を開始する。
にＤＴＣ起動要求として設定されている割り込み要因
（ＤＴＣ起動要因）の要因元より割り込みコントローラ
４に割り込み信号１６で割り込みが要求されると、割り
込みコントローラ４は、規定の優先順位に従ってその割
り込み要求を受付け、ＤＴＣ３に、当該割り込み要因に
応ずるＤＴＣ起動ベクタのベクタ番号及びＤＴＣ起動要
求信号１８を与える。これにより、ＤＴＣ３はバスコン
トローラ５にバス権を要求し、ＤＴＣアクノリッジ信号
ＤＴＣＡＣＫＮによりバス権が認められると、ＤＴＣ起
動ベクタで示されるアドレスから対応データ転送チャネ
ルのデータ転送制御情報を読み込み、読み込んだデータ
転送制御情報に従ってデータ転送制御を開始する。
【００４２】更に割り込みコントローラ４は、ＤＴＣ３
のソフトウェア起動を可能にするために、ＤＴＣベクタ
レジスタＤＴＶＥＣＲを有する。ＤＴＣベクタレジスタ
ＤＴＶＥＣＲのイネーブルビットをＣＰＵ２によって論
理値“１”にセットすることにより、割り込みによるＤ
ＴＣ起動要求の生成と同様に、ＤＴＣ起動要求信号及び
ＤＴＣ起動ベクタ番号１８でＤＴＣ３を起動させること
ができる。このときのＤＴＣ起動ベクタは当該レジスタ
ＤＴＣＶＥＣＲに設定されたベクタ番号によって指定さ
れる。
のソフトウェア起動を可能にするために、ＤＴＣベクタ
レジスタＤＴＶＥＣＲを有する。ＤＴＣベクタレジスタ
ＤＴＶＥＣＲのイネーブルビットをＣＰＵ２によって論
理値“１”にセットすることにより、割り込みによるＤ
ＴＣ起動要求の生成と同様に、ＤＴＣ起動要求信号及び
ＤＴＣ起動ベクタ番号１８でＤＴＣ３を起動させること
ができる。このときのＤＴＣ起動ベクタは当該レジスタ
ＤＴＣＶＥＣＲに設定されたベクタ番号によって指定さ
れる。
【００４３】マイクロコンピュータ１は少なくともアド
バンストモード（第１モード）とノーマルモード（第２
モード）とを有する。動作モードは前記モード端子ＭＤ
０〜ＭＤ２の状態によって決定される。
バンストモード（第１モード）とノーマルモード（第２
モード）とを有する。動作モードは前記モード端子ＭＤ
０〜ＭＤ２の状態によって決定される。
【００４４】図３にはアドバンストモードとノーマルモ
ードにおけるＣＰＵのアドレス空間が示される。アドバ
ンストモードではＣＰＵ２は例えば２４ビットのアドレ
ス信号で表現可能な１６Ｍバイトのアドレス空間（Ｈ’
００００００〜Ｈ’ＦＦＦＦＦＦ）をアクセスできる。
１６Ｍバイトのアドレス空間では、ＲＯＭアドレスエリ
ア（Ｈ’００００００〜Ｈ’０１ＦＦＦＦ）にＲＯＭ６
の全部の記憶領域がマッピングされ、外部アドレスエリ
ア（Ｈ’０２００００〜Ｈ’ＦＦＤＦＦＦ）にマイクロ
コンピュータ１の外部アドレス空間がマッピングされ、
ＲＡＭアドレスエリア（Ｈ’ＦＦＥ０００〜Ｈ’ＦＦＥ
ＦＦＦ）にＲＡＭ７の全部の記憶領域がマッピングさ
れ、Ｉ／Ｏアドレスエリア（Ｈ’ＦＦＦ０００〜Ｈ’Ｆ
ＦＦＦＦＦ）には割り込みコントローラ４、ＷＤＴ９、
タイマ８、ＳＣＩ１１、Ａ／Ｄ１２、ＤＴＣ３、及び入
出力ポートのレジスタ類（Ｉ／Ｏレジスタ）がマッピン
グされている。
ードにおけるＣＰＵのアドレス空間が示される。アドバ
ンストモードではＣＰＵ２は例えば２４ビットのアドレ
ス信号で表現可能な１６Ｍバイトのアドレス空間（Ｈ’
００００００〜Ｈ’ＦＦＦＦＦＦ）をアクセスできる。
１６Ｍバイトのアドレス空間では、ＲＯＭアドレスエリ
ア（Ｈ’００００００〜Ｈ’０１ＦＦＦＦ）にＲＯＭ６
の全部の記憶領域がマッピングされ、外部アドレスエリ
ア（Ｈ’０２００００〜Ｈ’ＦＦＤＦＦＦ）にマイクロ
コンピュータ１の外部アドレス空間がマッピングされ、
ＲＡＭアドレスエリア（Ｈ’ＦＦＥ０００〜Ｈ’ＦＦＥ
ＦＦＦ）にＲＡＭ７の全部の記憶領域がマッピングさ
れ、Ｉ／Ｏアドレスエリア（Ｈ’ＦＦＦ０００〜Ｈ’Ｆ
ＦＦＦＦＦ）には割り込みコントローラ４、ＷＤＴ９、
タイマ８、ＳＣＩ１１、Ａ／Ｄ１２、ＤＴＣ３、及び入
出力ポートのレジスタ類（Ｉ／Ｏレジスタ）がマッピン
グされている。
【００４５】ノーマルモードではＣＰＵ２は例えば１６
ビットのアドレス信号で表現可能な６４ｋバイトのアド
レス空間（Ｈ’００００〜Ｈ’ＦＦＦＦ）をアクセスで
きる。６４ｋバイトのアドレス空間ではＲＯＭアドレス
エリア（Ｈ’００００〜Ｈ’ＤＦＦＦ）にＲＯＭ６の一
部の記憶領域がマッピングされ、ＲＡＭアドレスエリア
（Ｈ’Ｅ０００〜Ｈ’ＥＦＦＦ）にＲＡＭ７の全部の記
憶領域がマッピングされ、Ｉ／Ｏアドレスエリア（Ｈ’
Ｆ０００〜Ｈ’ＦＦＦＦ）に前記のＩ／Ｏレジスタがマ
ッピングされ、外部アドレスエリアはアクセス不可能に
されている。
ビットのアドレス信号で表現可能な６４ｋバイトのアド
レス空間（Ｈ’００００〜Ｈ’ＦＦＦＦ）をアクセスで
きる。６４ｋバイトのアドレス空間ではＲＯＭアドレス
エリア（Ｈ’００００〜Ｈ’ＤＦＦＦ）にＲＯＭ６の一
部の記憶領域がマッピングされ、ＲＡＭアドレスエリア
（Ｈ’Ｅ０００〜Ｈ’ＥＦＦＦ）にＲＡＭ７の全部の記
憶領域がマッピングされ、Ｉ／Ｏアドレスエリア（Ｈ’
Ｆ０００〜Ｈ’ＦＦＦＦ）に前記のＩ／Ｏレジスタがマ
ッピングされ、外部アドレスエリアはアクセス不可能に
されている。
【００４６】ここで、１６Ｍバイトのアドレス空間にお
ける外部エリア以外のアドレスエリアにマッピングされ
るＲＯＭやＲＡＭなどの回路はマイクロコンピュータ２
のメモリ部２０と見なすことができる。メモリ部２０の
内、６４ｋバイトアドレス空間にマッピングされる回路
の物理的な記憶領域（メモリセルアレイやレジスタ等）
を第１エリア２１と称する。１６Ｍバイトのアドレス空
間にマッピングされる回路のうち前記第１エリア以外の
回路領域を第２エリア２２と総称する。
ける外部エリア以外のアドレスエリアにマッピングされ
るＲＯＭやＲＡＭなどの回路はマイクロコンピュータ２
のメモリ部２０と見なすことができる。メモリ部２０の
内、６４ｋバイトアドレス空間にマッピングされる回路
の物理的な記憶領域（メモリセルアレイやレジスタ等）
を第１エリア２１と称する。１６Ｍバイトのアドレス空
間にマッピングされる回路のうち前記第１エリア以外の
回路領域を第２エリア２２と総称する。
【００４７】《ノーマルモードにおけるＤＴＣ拡張モー
ド》ここで、ＤＴＣ３等のその他の内蔵バスマスタのア
ドレス空間は、前記ノーマルモード及びアドバンストモ
ードにおけるＣＰＵ２のアドレス空間と一致させてお
く、というのが従来の考え方であった。これに対して、
マイクロコンピュータ１では、ノーマルモードが設定さ
れていても、前記ＤＴＣ３は前記第２エリア２２もデー
タ転送対象として動作可能にされる。この動作モードを
便宜上ノーマルモードにおけるＤＴＣ拡張モードと称す
る。したがって、ノーマルモードにおけるＤＴＣ拡張モ
ードにおいて、ＤＴＣ３はアドバンストモードと同じア
ドレス範囲でデータ転送制御を行うことができる。
ド》ここで、ＤＴＣ３等のその他の内蔵バスマスタのア
ドレス空間は、前記ノーマルモード及びアドバンストモ
ードにおけるＣＰＵ２のアドレス空間と一致させてお
く、というのが従来の考え方であった。これに対して、
マイクロコンピュータ１では、ノーマルモードが設定さ
れていても、前記ＤＴＣ３は前記第２エリア２２もデー
タ転送対象として動作可能にされる。この動作モードを
便宜上ノーマルモードにおけるＤＴＣ拡張モードと称す
る。したがって、ノーマルモードにおけるＤＴＣ拡張モ
ードにおいて、ＤＴＣ３はアドバンストモードと同じア
ドレス範囲でデータ転送制御を行うことができる。
【００４８】前記ノーマルモード及びアドバンストモー
ドにおける図３のアドレスマッピングを実現すると共に
前記ノーマルモードにおけるＤＴＣ拡張モードを実現す
るために、図１に例示されるように、前記システムコン
トローラ１４は制御信号ＮＯＲＭを生成し、これを、Ｃ
ＰＵ２、割り込みコントローラ４、バスコントローラ
５、及び上位側１バイトのアドレス出力機能が割当てら
れる入出力ポートＩＯＰＡに供給する。
ドにおける図３のアドレスマッピングを実現すると共に
前記ノーマルモードにおけるＤＴＣ拡張モードを実現す
るために、図１に例示されるように、前記システムコン
トローラ１４は制御信号ＮＯＲＭを生成し、これを、Ｃ
ＰＵ２、割り込みコントローラ４、バスコントローラ
５、及び上位側１バイトのアドレス出力機能が割当てら
れる入出力ポートＩＯＰＡに供給する。
【００４９】前記制御信号ＮＯＲＭは、アドバンストモ
ード及びノーマルモードにおけるＤＴＣ拡張モードで論
理値“０”にされ、その他のノーマルモードでは論理値
“１”にされる。
ード及びノーマルモードにおけるＤＴＣ拡張モードで論
理値“０”にされ、その他のノーマルモードでは論理値
“１”にされる。
【００５０】上位側１バイトのアドレス出力機能が割当
てられる入出力ポートＩＯＰＡは前記制御信号ＮＯＲＭ
の論理値“１”によって高出力インピーダンス状態にさ
れ、外部アドレス信号は６４ｋバイトのアドレス空間に
対応して１６ビットとされる。前記制御信号ＮＯＲＭが
論理値“０”にされると入出力ポートＩＯＰＡはアドレ
ス信号を出力可能にされ、外部アドレス信号は１６Ｍバ
イトのアドレス空間に対応して２４ビットとされる。
てられる入出力ポートＩＯＰＡは前記制御信号ＮＯＲＭ
の論理値“１”によって高出力インピーダンス状態にさ
れ、外部アドレス信号は６４ｋバイトのアドレス空間に
対応して１６ビットとされる。前記制御信号ＮＯＲＭが
論理値“０”にされると入出力ポートＩＯＰＡはアドレ
ス信号を出力可能にされ、外部アドレス信号は１６Ｍバ
イトのアドレス空間に対応して２４ビットとされる。
【００５１】前記ＣＰＵ２は前記制御信号ＮＯＲＭの論
理値“１”によって実効アドレスの下位１６ビットを有
効とするようにアドレス演算機能を制限し、また、割り
込みベクタテーブルやスタック構造を１６ビットアドレ
スに適合させる。前記制御信号ＮＯＲＭが論理値“０”
の場合はアドレス演算機能、割り込みベクタテーブル、
及びスタック構造を２４ビットアドレスに適合させる。
理値“１”によって実効アドレスの下位１６ビットを有
効とするようにアドレス演算機能を制限し、また、割り
込みベクタテーブルやスタック構造を１６ビットアドレ
スに適合させる。前記制御信号ＮＯＲＭが論理値“０”
の場合はアドレス演算機能、割り込みベクタテーブル、
及びスタック構造を２４ビットアドレスに適合させる。
【００５２】前記バスコントローラ５はバス権調停とバ
ス制御を行う。バス権調停は、ＣＰＵ２とＤＴＣ３から
のバス権要求に対する競合を調停して、一方にバス権を
承認する制御である。バス制御は、外部バスアクセス制
御機能と内部モジュールセレクト機能に分類される。即
ち、バスコントローラは、図３で説明したノーマルモー
ド及びアドバンストモードのアドレスマッピング情報を
有し、制御信号ＮＯＲＭが論理値“１”のときはノーマ
ルモードのアドレスマッピングに従って、アドレスバス
ＩＡＢ上のアドレスが指し示すエリアに応じて、内部モ
ジュールセレクト信号若しくは外部バスアクセスのため
のストローブ信号を生成する。制御信号ＮＯＲＭが論理
値“０”のときはアドバンストモードのアドレスマッピ
ングに従って、アドレスバスＩＡＢ上のアドレスが指し
示すエリアに応じ、内部モジュールセレクト信号若しく
は外部バスアクセスのためのストローブ信号を生成す
る。例えば、ノーマルモードにおいて、ＲＡＭアドレス
エリアのアドレス信号がバスＩＡＢ上に現れると、ＲＡ
Ｍ７の動作を選択するモジュール選択信号を活性化し
て、ＲＡＭ７を動作可能にする。アドバンストモードに
おいて、外部アドレスエリアのアドレス信号がバスＩＡ
Ｂ上に現れると、入出力ポートＩＯＰＡ〜ＩＯＰＦを介
して外部バスアクセスのためのライト信号、リード信号
などのストローブ信号とアドレス信号を外部に出力し
て、データの外部入力又は外部出力を可能にする。ノー
マルモードにおけるＤＴＣ拡張モードにおいては、制御
信号ＮＯＲＭは論理値“０”であるから、バスコントロ
ーラ５は、アドバンストモードと同じアドレスエリアに
対して外部バスアクセス制御と内部モジュールセレクト
動作を行うことでき、ノーマルモードにおけるＤＴＣ拡
張モードにおいてＤＴＣ３はアドバンストモードと同じ
アドレス範囲若しくは同じアドレスマッピングでデータ
転送制御を行うことができる。
ス制御を行う。バス権調停は、ＣＰＵ２とＤＴＣ３から
のバス権要求に対する競合を調停して、一方にバス権を
承認する制御である。バス制御は、外部バスアクセス制
御機能と内部モジュールセレクト機能に分類される。即
ち、バスコントローラは、図３で説明したノーマルモー
ド及びアドバンストモードのアドレスマッピング情報を
有し、制御信号ＮＯＲＭが論理値“１”のときはノーマ
ルモードのアドレスマッピングに従って、アドレスバス
ＩＡＢ上のアドレスが指し示すエリアに応じて、内部モ
ジュールセレクト信号若しくは外部バスアクセスのため
のストローブ信号を生成する。制御信号ＮＯＲＭが論理
値“０”のときはアドバンストモードのアドレスマッピ
ングに従って、アドレスバスＩＡＢ上のアドレスが指し
示すエリアに応じ、内部モジュールセレクト信号若しく
は外部バスアクセスのためのストローブ信号を生成す
る。例えば、ノーマルモードにおいて、ＲＡＭアドレス
エリアのアドレス信号がバスＩＡＢ上に現れると、ＲＡ
Ｍ７の動作を選択するモジュール選択信号を活性化し
て、ＲＡＭ７を動作可能にする。アドバンストモードに
おいて、外部アドレスエリアのアドレス信号がバスＩＡ
Ｂ上に現れると、入出力ポートＩＯＰＡ〜ＩＯＰＦを介
して外部バスアクセスのためのライト信号、リード信号
などのストローブ信号とアドレス信号を外部に出力し
て、データの外部入力又は外部出力を可能にする。ノー
マルモードにおけるＤＴＣ拡張モードにおいては、制御
信号ＮＯＲＭは論理値“０”であるから、バスコントロ
ーラ５は、アドバンストモードと同じアドレスエリアに
対して外部バスアクセス制御と内部モジュールセレクト
動作を行うことでき、ノーマルモードにおけるＤＴＣ拡
張モードにおいてＤＴＣ３はアドバンストモードと同じ
アドレス範囲若しくは同じアドレスマッピングでデータ
転送制御を行うことができる。
【００５３】図４には前記制御信号ＮＯＲＭの生成論理
が例示される。ｎｏｒｍは前記モード端子ＭＤ０〜ＭＤ
２によるノーマルモードの指示に応答して論理値“１”
にされ、アドバンストモードの指示に応答して論理値
“０”にされる。制御ビットＤＴＶは制御レジスタ３０
の所定の１ビットであり、前記ノーマルモードにおいて
前記第２エリア２２も前記ＤＴＣ３によるデータ転送対
象とするＤＴＣ拡張モードを許可するか否かを決定す
る。制御ビットＤＴＶは論理値“１”によってＤＴＣ拡
張モードを許可し、制御ビットＤＴＶは論理値“０”に
よってＤＴＣ拡張モードを禁止する。ＤＴＣアクノリッ
ジ信号ＤＴＣＡＣＫＮは、前記バスコントローラ５が出
力し、論理値“０”によってＤＴＣ３にバス権を与える
ことをＤＴＣ３に指示する。ＤＴＣ３は論理値“０”の
ＤＴＣアクノリッジ信号ＤＴＣＡＣＫＮによってバス権
を獲得して、詳細を後述するデータ転送制御動作を行う
ことができる。
が例示される。ｎｏｒｍは前記モード端子ＭＤ０〜ＭＤ
２によるノーマルモードの指示に応答して論理値“１”
にされ、アドバンストモードの指示に応答して論理値
“０”にされる。制御ビットＤＴＶは制御レジスタ３０
の所定の１ビットであり、前記ノーマルモードにおいて
前記第２エリア２２も前記ＤＴＣ３によるデータ転送対
象とするＤＴＣ拡張モードを許可するか否かを決定す
る。制御ビットＤＴＶは論理値“１”によってＤＴＣ拡
張モードを許可し、制御ビットＤＴＶは論理値“０”に
よってＤＴＣ拡張モードを禁止する。ＤＴＣアクノリッ
ジ信号ＤＴＣＡＣＫＮは、前記バスコントローラ５が出
力し、論理値“０”によってＤＴＣ３にバス権を与える
ことをＤＴＣ３に指示する。ＤＴＣ３は論理値“０”の
ＤＴＣアクノリッジ信号ＤＴＣＡＣＫＮによってバス権
を獲得して、詳細を後述するデータ転送制御動作を行う
ことができる。
【００５４】前記ＤＴＣアクノリッジ信号ＤＴＣＡＣＫ
Ｎはインバータ３１で反転され、前記制御ビットＤＴＶ
及び信号ｎｏｒｍと共にナンドゲート３２に入力され、
このナンドゲート３２の出力は前記信号ｎｏｒｍと共に
ナンドゲート３３に入力され、当該ナンドゲート３３の
出力がインバータ２４で反転されて前記制御信号ＮＯＲ
Ｍが生成される。この制御信号ＮＯＲＭの生成論理から
明らかなように、前記ＤＴＣアクノリッジ信号ＤＴＣＡ
ＣＫＮが論理値“１”（ＤＴＣはバス権未獲得）又は前
記制御ビットＤＴＶが論理値“０”（ＤＴＣ拡張モード
禁止状態）のとき、制御信号ＮＯＲＭは信号ｎｏｒｍと
同じ論理値とされる。これに対し、マイクロコンピュー
タ１がノーマルモード（ｎｏｒｍ＝１）にされ、前記制
御ビットＤＴＶが論理値“１”（ＤＴＣ拡張モード許可
状態）にされているとき、前記ＤＴＣアクノリッジ信号
ＤＴＣＡＣＫＮの論理値“０”によってＤＴＣ３がバス
権を獲得したとき、制御信号ＮＯＲＭが論理値“０”に
され、ＤＴＣ３は、アドバンストモードのときと同様
に、１６Ｍバイトのアドレス空間に対してデータ転送制
御が可能にされる。
Ｎはインバータ３１で反転され、前記制御ビットＤＴＶ
及び信号ｎｏｒｍと共にナンドゲート３２に入力され、
このナンドゲート３２の出力は前記信号ｎｏｒｍと共に
ナンドゲート３３に入力され、当該ナンドゲート３３の
出力がインバータ２４で反転されて前記制御信号ＮＯＲ
Ｍが生成される。この制御信号ＮＯＲＭの生成論理から
明らかなように、前記ＤＴＣアクノリッジ信号ＤＴＣＡ
ＣＫＮが論理値“１”（ＤＴＣはバス権未獲得）又は前
記制御ビットＤＴＶが論理値“０”（ＤＴＣ拡張モード
禁止状態）のとき、制御信号ＮＯＲＭは信号ｎｏｒｍと
同じ論理値とされる。これに対し、マイクロコンピュー
タ１がノーマルモード（ｎｏｒｍ＝１）にされ、前記制
御ビットＤＴＶが論理値“１”（ＤＴＣ拡張モード許可
状態）にされているとき、前記ＤＴＣアクノリッジ信号
ＤＴＣＡＣＫＮの論理値“０”によってＤＴＣ３がバス
権を獲得したとき、制御信号ＮＯＲＭが論理値“０”に
され、ＤＴＣ３は、アドバンストモードのときと同様
に、１６Ｍバイトのアドレス空間に対してデータ転送制
御が可能にされる。
【００５５】図５にはノーマルモードにおけるＤＴＣ拡
張モードを利用する動作のフローチャートが例示され
る。同図の例はＤＴＣ３をソフトウェア起動する場合で
ある。
張モードを利用する動作のフローチャートが例示され
る。同図の例はＤＴＣ３をソフトウェア起動する場合で
ある。
【００５６】例えば、マイクロコンピュータ１をノーマ
ルモードで起動する。即ち、モード信号ＭＤ０〜ＭＤ２
でノーマルモードを指定し、ＲＯＭ６に格納されている
リセットベクタからＣＰＵ２を起動する（Ｓ１）。ノー
マルモードにおいてＣＰＵ２はＲＯＭ６の第２エリア２
２などをアクセスすることはできない。そのようなＲＯ
Ｍ６の第２エリア２２には、マイクロコンピュータの製
造段階で或いはシステム上で、予め数種類のプログラム
モジュールやデータが格納されているものとする。ＣＰ
Ｕ２はＲＯＭ６の動作プログラムにしたがって、前記制
御レジスタ３０の制御ビットＤＴＶを論理値“１”に設
定し、ＲＡＭ７の転送制御情報領域７Ａに所要の転送制
御情報を所定のフォーマットで設定する（Ｓ２）。そし
て、ＣＰＵ２は、その転送制御情報を格納したエリアの
先頭アドレスに応ずるＤＴＣベクタ番号をレジスタＤＴ
ＶＥＣＲにセットし（Ｓ３）、次いで、レジスタＤＴＶ
ＥＣＲにイネーブルビットをセットする（Ｓ４）。これ
に応答して、割り込みコントローラ４からＤＴＣ３に前
記設定のベクタ番号及びＤＴＣ起動要求信号１８が与え
られ、ＤＴＣ３はバスコントローラ５にバス権を要求
し、バス権を獲得して、前記ベクタ番号のベクタを用い
て転送制御情報領域７Ａから転送制御情報をリードし、
これに従って、ノーマルモードでＣＰＵ２がアクセス不
可能な第２エリア２２からＲＡＭ７等へ所定のプログラ
ムを転送する制御を行う（Ｓ５）。ＤＴＣ３によるデー
タ転送動作中、特に制限されないが、ＣＰＵ２はスリー
プ状態にされる。
ルモードで起動する。即ち、モード信号ＭＤ０〜ＭＤ２
でノーマルモードを指定し、ＲＯＭ６に格納されている
リセットベクタからＣＰＵ２を起動する（Ｓ１）。ノー
マルモードにおいてＣＰＵ２はＲＯＭ６の第２エリア２
２などをアクセスすることはできない。そのようなＲＯ
Ｍ６の第２エリア２２には、マイクロコンピュータの製
造段階で或いはシステム上で、予め数種類のプログラム
モジュールやデータが格納されているものとする。ＣＰ
Ｕ２はＲＯＭ６の動作プログラムにしたがって、前記制
御レジスタ３０の制御ビットＤＴＶを論理値“１”に設
定し、ＲＡＭ７の転送制御情報領域７Ａに所要の転送制
御情報を所定のフォーマットで設定する（Ｓ２）。そし
て、ＣＰＵ２は、その転送制御情報を格納したエリアの
先頭アドレスに応ずるＤＴＣベクタ番号をレジスタＤＴ
ＶＥＣＲにセットし（Ｓ３）、次いで、レジスタＤＴＶ
ＥＣＲにイネーブルビットをセットする（Ｓ４）。これ
に応答して、割り込みコントローラ４からＤＴＣ３に前
記設定のベクタ番号及びＤＴＣ起動要求信号１８が与え
られ、ＤＴＣ３はバスコントローラ５にバス権を要求
し、バス権を獲得して、前記ベクタ番号のベクタを用い
て転送制御情報領域７Ａから転送制御情報をリードし、
これに従って、ノーマルモードでＣＰＵ２がアクセス不
可能な第２エリア２２からＲＡＭ７等へ所定のプログラ
ムを転送する制御を行う（Ｓ５）。ＤＴＣ３によるデー
タ転送動作中、特に制限されないが、ＣＰＵ２はスリー
プ状態にされる。
【００５７】ＤＴＣ３は転送動作を終了すると、所定の
割り込みを要求し（Ｓ６）、これに応答してＣＰＵは、
その命令実行処理を、前記第２エリア２２からＲＡＭ７
に転送されたプログラムを実行する処理に分岐する（Ｓ
７）。
割り込みを要求し（Ｓ６）、これに応答してＣＰＵは、
その命令実行処理を、前記第２エリア２２からＲＡＭ７
に転送されたプログラムを実行する処理に分岐する（Ｓ
７）。
【００５８】上記マイクロコンピュータ１によれば、例
えば、ノーマルモードにおけるＣＰＵ２のアクセス範囲
に対してプログラム容量の制限を超えてプログラム等を
生成しても、その制限を超えた分のプログラム等をＲＯ
Ｍ６の非アクセスエリア６Ａ（図１２参照）等に格納し
ておけば、ＣＰＵ２は当該ＲＯＭ６の非アクセスエリア
６Ａに格納されているプログラムなどを直接アクセスで
きないが、ノーマルモードにおけるＤＴＣ拡張モードで
ＤＴＣ３がこれをアクセスしてＲＡＭ７に転送すること
ができ、ノーマルモードのＣＰＵ２はＲＡＭ７に転送さ
れた前記プログラム等をアクセスして利用することがで
きる。したがって、ＣＰＵ２の比較的小さなアクセス空
間によりプログラムの実行効率を良好に維持しながら、
プログラム容量の制限を緩和することができる。
えば、ノーマルモードにおけるＣＰＵ２のアクセス範囲
に対してプログラム容量の制限を超えてプログラム等を
生成しても、その制限を超えた分のプログラム等をＲＯ
Ｍ６の非アクセスエリア６Ａ（図１２参照）等に格納し
ておけば、ＣＰＵ２は当該ＲＯＭ６の非アクセスエリア
６Ａに格納されているプログラムなどを直接アクセスで
きないが、ノーマルモードにおけるＤＴＣ拡張モードで
ＤＴＣ３がこれをアクセスしてＲＡＭ７に転送すること
ができ、ノーマルモードのＣＰＵ２はＲＡＭ７に転送さ
れた前記プログラム等をアクセスして利用することがで
きる。したがって、ＣＰＵ２の比較的小さなアクセス空
間によりプログラムの実行効率を良好に維持しながら、
プログラム容量の制限を緩和することができる。
【００５９】また、レジスタ３０の制御ビットＤＴＶを
論理値“０”にしておけば、ノーマルモードにおいてＣ
ＰＵ２もＤＴＣ３も共にノーマルモードのアドレス空間
だけをアクセスすることになり、従来のマイクロコンピ
ュータと同様の動作態様も実現でき、そのような状態で
動作されていた既存の動作プログラムをそのまま実行す
ることを保証でき、従来のマイクロコンピュータに対す
る互換性を達成することができる。
論理値“０”にしておけば、ノーマルモードにおいてＣ
ＰＵ２もＤＴＣ３も共にノーマルモードのアドレス空間
だけをアクセスすることになり、従来のマイクロコンピ
ュータと同様の動作態様も実現でき、そのような状態で
動作されていた既存の動作プログラムをそのまま実行す
ることを保証でき、従来のマイクロコンピュータに対す
る互換性を達成することができる。
【００６０】《データ処理システム》図６には前記マイ
クロコンピュータ１を用いたデータ処理システムの第１
の例が示される。マイクロコンピュータ１のＩ／Ｏポー
トＩＯＰ１〜ＩＯＰ５にマイクロコンピュータ１内蔵周
辺回路と接続する複数の専用信号バス４１が接続されて
いる。同図に示されるシステムにおいては、ノーマルモ
ードではＣＰＵ２がアクセスできないＲＯＭの第２エリ
アの情報をノーマルモードにおけるＤＴＣ拡張モードを
利用してＤＴＣ３がＲＡＭ７に転送してＣＰＵ２の利用
を可能にする場合を示している。
クロコンピュータ１を用いたデータ処理システムの第１
の例が示される。マイクロコンピュータ１のＩ／Ｏポー
トＩＯＰ１〜ＩＯＰ５にマイクロコンピュータ１内蔵周
辺回路と接続する複数の専用信号バス４１が接続されて
いる。同図に示されるシステムにおいては、ノーマルモ
ードではＣＰＵ２がアクセスできないＲＯＭの第２エリ
アの情報をノーマルモードにおけるＤＴＣ拡張モードを
利用してＤＴＣ３がＲＡＭ７に転送してＣＰＵ２の利用
を可能にする場合を示している。
【００６１】例えば、マイクロコンピュータ１をノーマ
ルモードで起動すると、ＣＰＵ２はＲＯＭ６の第２エリ
ア２２などをアクセスすることはできない。そのような
ＲＯＭ６の第２エリア２２には、マイクロコンピュータ
の製造段階で或いはシステム上で、予め数種類のプログ
ラムモジュールやデータが格納されているものとする。
その後、ＣＰＵ２が前記制御レジスタ３０の制御ビット
ＤＴＶを論理値“１”に設定すると、ＤＴＣ３がバス権
を獲得しているとき（ＤＴＣＡＣＫＮ＝０）、ノーマル
モードにおけるＤＴＣ拡張モードになり、ＤＴＣ３は単
なるノーマルモードではアクセスできないＲＯＭの非ア
クセスエリア６ＡからＲＡＭ７にデータ又はプログラム
を転送することができる。
ルモードで起動すると、ＣＰＵ２はＲＯＭ６の第２エリ
ア２２などをアクセスすることはできない。そのような
ＲＯＭ６の第２エリア２２には、マイクロコンピュータ
の製造段階で或いはシステム上で、予め数種類のプログ
ラムモジュールやデータが格納されているものとする。
その後、ＣＰＵ２が前記制御レジスタ３０の制御ビット
ＤＴＶを論理値“１”に設定すると、ＤＴＣ３がバス権
を獲得しているとき（ＤＴＣＡＣＫＮ＝０）、ノーマル
モードにおけるＤＴＣ拡張モードになり、ＤＴＣ３は単
なるノーマルモードではアクセスできないＲＯＭの非ア
クセスエリア６ＡからＲＡＭ７にデータ又はプログラム
を転送することができる。
【００６２】図７には図６のデータ処理システムにおい
てノーマルモードにおけるＤＴＣ拡張モード時のＣＰＵ
２から見たアドレス空間とＤＴＣ３から見たアドレス空
間が概念的に示されている。図７に例示されるように、
ＤＴＣ３により第２エリア２２からＲＡＭ７にデータ若
しくはプログラムが転送され、その後、ＣＰＵ２がバス
権を獲得すれば、ＣＰＵ２はそのＲＡＭ７に転送された
データ又はプログラムを利用することができる。
てノーマルモードにおけるＤＴＣ拡張モード時のＣＰＵ
２から見たアドレス空間とＤＴＣ３から見たアドレス空
間が概念的に示されている。図７に例示されるように、
ＤＴＣ３により第２エリア２２からＲＡＭ７にデータ若
しくはプログラムが転送され、その後、ＣＰＵ２がバス
権を獲得すれば、ＣＰＵ２はそのＲＡＭ７に転送された
データ又はプログラムを利用することができる。
【００６３】図８には前記マイクロコンピュータ１を用
いたデータ処理システムの第２の例が示される。マイク
ロコンピュータ１のＩ／ＯポートＩＯＰＡ〜ＩＯＰＦに
アドレスバス及びデータバス等を含む外部バス４２が接
続され、外部バス４２にはメモリや周辺回路などの外部
デバイス４３が接続されている。外部デバイス４３は、
図３のアドバンストモードにおける外部エリアを構成す
る。
いたデータ処理システムの第２の例が示される。マイク
ロコンピュータ１のＩ／ＯポートＩＯＰＡ〜ＩＯＰＦに
アドレスバス及びデータバス等を含む外部バス４２が接
続され、外部バス４２にはメモリや周辺回路などの外部
デバイス４３が接続されている。外部デバイス４３は、
図３のアドバンストモードにおける外部エリアを構成す
る。
【００６４】図８のシステムにおいては、ノーマルモー
ドではＣＰＵ２がアクセスできない第２エリア２２上の
外部デバイス４３が保有する情報をノーマルモードにお
けるＤＴＣ拡張モードを利用してＤＴＣ３がＲＡＭ７に
転送してＣＰＵ２の利用を可能にし、また、ＲＡＭ７の
データをノーマルモードにおけるＤＴＣ拡張モードを利
用してＤＴＣ３が第２エリア上の外部デバイス４３に転
送する。若しくは、ＣＰＵ２が外部デバイス４３にアク
セスできるか否かに関わりなく、外部デバイスがマイク
ロコンピュータ１に転送してくるデータを、ＤＴＣ３が
ＤＴＣ拡張モードを利用して第２エリア２２上のＲＡＭ
に転送し、ＣＰＵ２の必要に応じてＲＡＭ７に転送する
ことでＣＰＵ２の利用が可能になる。逆にＣＰＵ２がＲ
ＡＭ７上に出力するデータをＤＴＣ３が第２エリア２２
上のＲＡＭに転送し、さらにそのデータをマイクロコン
ピュータ１に接続された外部デバイス４３に転送するこ
とが可能となる。
ドではＣＰＵ２がアクセスできない第２エリア２２上の
外部デバイス４３が保有する情報をノーマルモードにお
けるＤＴＣ拡張モードを利用してＤＴＣ３がＲＡＭ７に
転送してＣＰＵ２の利用を可能にし、また、ＲＡＭ７の
データをノーマルモードにおけるＤＴＣ拡張モードを利
用してＤＴＣ３が第２エリア上の外部デバイス４３に転
送する。若しくは、ＣＰＵ２が外部デバイス４３にアク
セスできるか否かに関わりなく、外部デバイスがマイク
ロコンピュータ１に転送してくるデータを、ＤＴＣ３が
ＤＴＣ拡張モードを利用して第２エリア２２上のＲＡＭ
に転送し、ＣＰＵ２の必要に応じてＲＡＭ７に転送する
ことでＣＰＵ２の利用が可能になる。逆にＣＰＵ２がＲ
ＡＭ７上に出力するデータをＤＴＣ３が第２エリア２２
上のＲＡＭに転送し、さらにそのデータをマイクロコン
ピュータ１に接続された外部デバイス４３に転送するこ
とが可能となる。
【００６５】図９には前記マイクロコンピュータ１を用
いたデータ処理システムの第３の例が示される。この例
では、外部バス４２に前記外部デバイス４３が接続さ
れ、前記専用信号バス４１には別のマイクロコンピュー
タ１Ａが接続されている。
いたデータ処理システムの第３の例が示される。この例
では、外部バス４２に前記外部デバイス４３が接続さ
れ、前記専用信号バス４１には別のマイクロコンピュー
タ１Ａが接続されている。
【００６６】図９に示されるデータ処理システムは、マ
イクロコンピュータ１のノーマルモードではＣＰＵ２が
アクセスできない第２エリア２２上の外部デバイス４３
やＲＯＭ６の情報をノーマルモードにおけるＤＴＣ拡張
モードを利用してＤＴＣ３がＳＣＩ１１などの通信モジ
ュールのＩ／Ｏレジスタに転送し、また、マイクロコン
ピュータ１の内蔵通信モジュールのＩ／Ｏレジスタのデ
ータをＤＴＣ３が第２エリア２２に転送可能である。こ
れにより、例えば、マイクロコンピュータ１と別のマイ
クロコンピュータ１ＡがＳＣＩなどの通信モジュールを
介してデータ伝送若しくはデータ通信できるとき、マイ
クロコンピュータ１は、ノーマルモードにおいてアクセ
スできない第２エリア２２と別のマイクロコンピュータ
１Ａとの間で見掛け上データ通信を行うことが可能にな
る。
イクロコンピュータ１のノーマルモードではＣＰＵ２が
アクセスできない第２エリア２２上の外部デバイス４３
やＲＯＭ６の情報をノーマルモードにおけるＤＴＣ拡張
モードを利用してＤＴＣ３がＳＣＩ１１などの通信モジ
ュールのＩ／Ｏレジスタに転送し、また、マイクロコン
ピュータ１の内蔵通信モジュールのＩ／Ｏレジスタのデ
ータをＤＴＣ３が第２エリア２２に転送可能である。こ
れにより、例えば、マイクロコンピュータ１と別のマイ
クロコンピュータ１ＡがＳＣＩなどの通信モジュールを
介してデータ伝送若しくはデータ通信できるとき、マイ
クロコンピュータ１は、ノーマルモードにおいてアクセ
スできない第２エリア２２と別のマイクロコンピュータ
１Ａとの間で見掛け上データ通信を行うことが可能にな
る。
【００６７】例えば、マイクロコンピュータ１をノーマ
ルモードで起動すると、ＣＰＵ２は外部デバイス４３や
ＲＯＭ６の第２エリア２２などをアクセスすることはで
きない。そのようなＲＯＭ６の第２エリア２２には、マ
イクロコンピュータの製造段階で或いはシステム上で、
予め数種類のプログラムモジュールやデータが格納され
ているものとする。その後、ＣＰＵ２が前記制御レジス
タ３０の制御ビットＤＴＶを論理値“１”に設定する
と、ＤＴＣ３がバス権を獲得しているとき（ＤＴＣＡＣ
ＫＮ＝０）、ノーマルモードにおけるＤＴＣ拡張モード
になり、ＤＴＣは単なるノーマルモードではアクセスで
きない外部デバイス４３やＲＯＭ６の第２エリア２２か
らＩ／Ｏ空間のＩ／Ｏレジスタにデータ又はプログラム
を転送することができる。
ルモードで起動すると、ＣＰＵ２は外部デバイス４３や
ＲＯＭ６の第２エリア２２などをアクセスすることはで
きない。そのようなＲＯＭ６の第２エリア２２には、マ
イクロコンピュータの製造段階で或いはシステム上で、
予め数種類のプログラムモジュールやデータが格納され
ているものとする。その後、ＣＰＵ２が前記制御レジス
タ３０の制御ビットＤＴＶを論理値“１”に設定する
と、ＤＴＣ３がバス権を獲得しているとき（ＤＴＣＡＣ
ＫＮ＝０）、ノーマルモードにおけるＤＴＣ拡張モード
になり、ＤＴＣは単なるノーマルモードではアクセスで
きない外部デバイス４３やＲＯＭ６の第２エリア２２か
らＩ／Ｏ空間のＩ／Ｏレジスタにデータ又はプログラム
を転送することができる。
【００６８】図１０にはノーマルモードにおけるＤＴＣ
拡張モード時のＣＰＵから見たアドレス空間とＤＴＣ３
から見たアドレス空間が概念的に示されている。図１０
に例示されるように、ＤＴＣ３により第２エリア２２か
らＩ／Ｏレジスタにデータ若しくはプログラムが転送さ
れ、その後、ＳＣＩのような通信モジュールは、そのＩ
／Ｏレジスタに転送されたデータ又はプログラムはを別
のマイクロコンピュータ１Ａに伝送することができる。
拡張モード時のＣＰＵから見たアドレス空間とＤＴＣ３
から見たアドレス空間が概念的に示されている。図１０
に例示されるように、ＤＴＣ３により第２エリア２２か
らＩ／Ｏレジスタにデータ若しくはプログラムが転送さ
れ、その後、ＳＣＩのような通信モジュールは、そのＩ
／Ｏレジスタに転送されたデータ又はプログラムはを別
のマイクロコンピュータ１Ａに伝送することができる。
【００６９】図１１には前記マイクロコンピュータ１を
用いたデータ処理システムの第４の例が示される。同図
に示されるデータ処理システムは、マイクロコンピュー
タ１のノーマルモードにおいてＣＰＵ２の非アクセス対
称エリアである第２エリア２２に含まれるＲＯＭ６の非
アクセスエリア６Ａを別のマイクロコンピュータ１Ａの
外部メモリとして利用可能にする。即ち、別のマイクロ
コンピュータ１Ａが接続する外部バス４２に当該別のマ
イクロコンピュータ１Ａのための外部メモリ４４を廃止
し、これに変えて前記ＲＯＭ６の非アクセスエリア６Ａ
を見掛け上別のマイクロコンピュータ１Ａの外部メモリ
として利用可能にする。そのための具体的な制御手法と
して、別のマイクロコンピュータ１Ａが廃止されている
メモリ４４を対象にアクセス動作を行ったとき、これに
同期して、マイクロコンピュータ１のＣＰＵ２は前記ノ
ーマルモードにおけるＤＴＣ拡張モードを利用してＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのアクセス
に応答するデータ転送処理を実行させる。別のマイクロ
コンピュータ１Ａのアドレス空間におけるメモリ４４の
アクセスアドレスと、ＲＯＭ６の非アクセスエリア６Ａ
のアドレスとの対応関係は例えばＣＰＵ２が予め取得
し、ＣＰＵ２がＤＴＣ３に転送制御条件を設定する際に
その対応関係を参照すればよい。
用いたデータ処理システムの第４の例が示される。同図
に示されるデータ処理システムは、マイクロコンピュー
タ１のノーマルモードにおいてＣＰＵ２の非アクセス対
称エリアである第２エリア２２に含まれるＲＯＭ６の非
アクセスエリア６Ａを別のマイクロコンピュータ１Ａの
外部メモリとして利用可能にする。即ち、別のマイクロ
コンピュータ１Ａが接続する外部バス４２に当該別のマ
イクロコンピュータ１Ａのための外部メモリ４４を廃止
し、これに変えて前記ＲＯＭ６の非アクセスエリア６Ａ
を見掛け上別のマイクロコンピュータ１Ａの外部メモリ
として利用可能にする。そのための具体的な制御手法と
して、別のマイクロコンピュータ１Ａが廃止されている
メモリ４４を対象にアクセス動作を行ったとき、これに
同期して、マイクロコンピュータ１のＣＰＵ２は前記ノ
ーマルモードにおけるＤＴＣ拡張モードを利用してＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのアクセス
に応答するデータ転送処理を実行させる。別のマイクロ
コンピュータ１Ａのアドレス空間におけるメモリ４４の
アクセスアドレスと、ＲＯＭ６の非アクセスエリア６Ａ
のアドレスとの対応関係は例えばＣＰＵ２が予め取得
し、ＣＰＵ２がＤＴＣ３に転送制御条件を設定する際に
その対応関係を参照すればよい。
【００７０】上記図１１のデータ処理システムの具体例
を更に詳述する。図１１のデータ処理システムは、夫々
メモリアクセスが可能であって共通バス４２に接続され
た前記マイクロコンピュータ１及び別のマイクロコンピ
ュータ１Ａを有する。
を更に詳述する。図１１のデータ処理システムは、夫々
メモリアクセスが可能であって共通バス４２に接続され
た前記マイクロコンピュータ１及び別のマイクロコンピ
ュータ１Ａを有する。
【００７１】前記マイクロコンピュータ１の前記ノーマ
ルモードにおいて前記ＣＰＵ２は、前記別のマイクロコ
ンピュータ１Ａから制御データを付随した特定の処理コ
マンドが与えられると、当該コマンドによる第１の要求
に応答して、前記ＲＯＭ６の非アクセスエリア６Ａの全
部又は一部のエリア（第３エリア）６Ｂを、前記別のマ
イクロコンピュータ１Ａの記憶領域に割り当てる。即
ち、ＲＯＭ６の第３エリア６Ｂのアドレスと別のマイク
ロコンピュータ１Ａのメモリアクセスアドレス（換言す
れば別のマイクロコンピュータがメモリ４４をマッピン
グ可能なアドレス）との対応関係を取得する。
ルモードにおいて前記ＣＰＵ２は、前記別のマイクロコ
ンピュータ１Ａから制御データを付随した特定の処理コ
マンドが与えられると、当該コマンドによる第１の要求
に応答して、前記ＲＯＭ６の非アクセスエリア６Ａの全
部又は一部のエリア（第３エリア）６Ｂを、前記別のマ
イクロコンピュータ１Ａの記憶領域に割り当てる。即
ち、ＲＯＭ６の第３エリア６Ｂのアドレスと別のマイク
ロコンピュータ１Ａのメモリアクセスアドレス（換言す
れば別のマイクロコンピュータがメモリ４４をマッピン
グ可能なアドレス）との対応関係を取得する。
【００７２】その後、前記別のマイクロコンピュータ１
Ａがメモリ４４を想定して第２の要求、例えばライトア
クセスを要求すると、これに応答して、ＣＰＵ２は前記
対応関係の情報を参照して前記ライトアドレスを第３エ
リア６Ｂのアドレスに変換し、これをＲＡＭ７の転送制
御情報エリア７Ａに転送条件の一つとして設定し、ＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのライトア
クセスサイクルに同期するタイミングで、ライトデータ
を第３エリアへ転送させる。
Ａがメモリ４４を想定して第２の要求、例えばライトア
クセスを要求すると、これに応答して、ＣＰＵ２は前記
対応関係の情報を参照して前記ライトアドレスを第３エ
リア６Ｂのアドレスに変換し、これをＲＡＭ７の転送制
御情報エリア７Ａに転送条件の一つとして設定し、ＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのライトア
クセスサイクルに同期するタイミングで、ライトデータ
を第３エリアへ転送させる。
【００７３】また、前記別のマイクロコンピュータ１Ａ
がメモリ４４を想定してから第３の要求、例えばリード
アクセスを要求すると、これに応答して、ＣＰＵ２は前
記対応関係の情報を参照して前記リードアドレスを第３
エリア６Ｂのアドレスに変換し、これをＲＡＭ７の転送
制御情報領域７Ａに転送条件の一つとして設定し、ＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのリードア
クセスサイクルに同期するタイミングで、第３エリア６
Ｂからデータを当該別のマイクロコンピュータ１Ａへ転
送させる。
がメモリ４４を想定してから第３の要求、例えばリード
アクセスを要求すると、これに応答して、ＣＰＵ２は前
記対応関係の情報を参照して前記リードアドレスを第３
エリア６Ｂのアドレスに変換し、これをＲＡＭ７の転送
制御情報領域７Ａに転送条件の一つとして設定し、ＤＴ
Ｃ３に、前記別のマイクロコンピュータ１Ａのリードア
クセスサイクルに同期するタイミングで、第３エリア６
Ｂからデータを当該別のマイクロコンピュータ１Ａへ転
送させる。
【００７４】図１１のデータ処理システムによれば、図
１２に例示されるように、第１のデータ処理装置として
のマイクロコンピュータ１のノーマルモード（第２モー
ド）において、マイクロコンピュータ１の内蔵ＣＰＵ２
によるアクセス非対象エリアであるＲＯＭ６の非アクセ
スエリア６Ａの全部又は一部の第３エリア６Ｂを、第２
のデータ処理装置としての前記別のマイクロコンピュー
タ１Ａのメモリ４４として利用可能になる。
１２に例示されるように、第１のデータ処理装置として
のマイクロコンピュータ１のノーマルモード（第２モー
ド）において、マイクロコンピュータ１の内蔵ＣＰＵ２
によるアクセス非対象エリアであるＲＯＭ６の非アクセ
スエリア６Ａの全部又は一部の第３エリア６Ｂを、第２
のデータ処理装置としての前記別のマイクロコンピュー
タ１Ａのメモリ４４として利用可能になる。
【００７５】ノーマルモードにおけるＣＰＵ２による前
記ＲＯＭ６の非アクセスエリア６Ａにおける前記第３エ
リア６Ｂ以外の部分には前記マイクロコンピュータ１が
使用する情報を格納し、又はマイクロコンピュータ１が
使用するデータを前記ＲＯＭ６の非アクセスエリア６Ａ
の前記第３エリア６Ｂ以外の部分から前記ＲＡＭ７に転
送することも可能である。
記ＲＯＭ６の非アクセスエリア６Ａにおける前記第３エ
リア６Ｂ以外の部分には前記マイクロコンピュータ１が
使用する情報を格納し、又はマイクロコンピュータ１が
使用するデータを前記ＲＯＭ６の非アクセスエリア６Ａ
の前記第３エリア６Ｂ以外の部分から前記ＲＡＭ７に転
送することも可能である。
【００７６】上記データ処理システムによれば、マイク
ロコンピュータ１のノーマルモードにおいて当該マイク
ロコンピュータ１内蔵のＲＯＭ６等を効率的に利用で
き、しかも、マイクロコンピュータ１の内蔵ＲＯＭ６等
をノーマルモードにおいて別のマイクロコンピュータ１
Ａのメモリとして利用可能であるという点で、データ処
理システムの物理的な回路規模の縮小に寄与することが
できる。したがって、ノーマルモードによるデータ処理
効率を良好に維持しながら、プログラム容量の制限を緩
和でき、プログラム処理の高機能化若しくは複雑化に対
応することができる。
ロコンピュータ１のノーマルモードにおいて当該マイク
ロコンピュータ１内蔵のＲＯＭ６等を効率的に利用で
き、しかも、マイクロコンピュータ１の内蔵ＲＯＭ６等
をノーマルモードにおいて別のマイクロコンピュータ１
Ａのメモリとして利用可能であるという点で、データ処
理システムの物理的な回路規模の縮小に寄与することが
できる。したがって、ノーマルモードによるデータ処理
効率を良好に維持しながら、プログラム容量の制限を緩
和でき、プログラム処理の高機能化若しくは複雑化に対
応することができる。
【００７７】図１３にはＲＯＭ６がフラッシュメモリで
構成されるとき当該フラッシュメモリの書換えに着目し
た例を説明する。前記ＲＯＭ６には電気的に書き換え可
能なフラッシュメモリを採用してよい。フラッシュメモ
リにプログラムを格納すれば、バグ対策の為のプログラ
ム修正やバージョンアップの為のプログラム書換えが可
能になる。書換え制御を前記ＣＰＵ２が行う場合には、
その為に前記ＣＰＵ２が実行する書換え制御プログラム
を前記フラッシュメモリの非アクセスエリア６Ａに記憶
しておけばよい。書換え時、ノーマルモードのＣＰＵ２
はＲＡＭ７の転送制御情報エリア７Ａに転送条件を初期
設定し、その後、これに従って、ＤＴＣ３は非アクセス
エリア６Ａの書換え制御プログラムをＲＡＭ７の第１エ
リア２１に転送し、ＣＰＵ２はその書換え制御プログラ
ムを実行してフラッシュメモリを書き換え制御すればよ
い。
構成されるとき当該フラッシュメモリの書換えに着目し
た例を説明する。前記ＲＯＭ６には電気的に書き換え可
能なフラッシュメモリを採用してよい。フラッシュメモ
リにプログラムを格納すれば、バグ対策の為のプログラ
ム修正やバージョンアップの為のプログラム書換えが可
能になる。書換え制御を前記ＣＰＵ２が行う場合には、
その為に前記ＣＰＵ２が実行する書換え制御プログラム
を前記フラッシュメモリの非アクセスエリア６Ａに記憶
しておけばよい。書換え時、ノーマルモードのＣＰＵ２
はＲＡＭ７の転送制御情報エリア７Ａに転送条件を初期
設定し、その後、これに従って、ＤＴＣ３は非アクセス
エリア６Ａの書換え制御プログラムをＲＡＭ７の第１エ
リア２１に転送し、ＣＰＵ２はその書換え制御プログラ
ムを実行してフラッシュメモリを書き換え制御すればよ
い。
【００７８】図１３において、エリア２４はノーマルモ
ードにおけるＤＴＣ拡張モードでデータ転送してＣＰＵ
２が利用可能なその他のプログラムやデータ領域とし
て、或いは図１１で説明した別のマイクロコンピュータ
１Ａの外部メモリとして利用するようにしてよい。
ードにおけるＤＴＣ拡張モードでデータ転送してＣＰＵ
２が利用可能なその他のプログラムやデータ領域とし
て、或いは図１１で説明した別のマイクロコンピュータ
１Ａの外部メモリとして利用するようにしてよい。
【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８０】例えばＤＴＣ３はデータなどの転送制御部
の一例であり、データ又はプログラムの転送制御機能を
有するバスマスタとなり得る回路モジュールであれば、
転送制御部はコプロセッサ等の内蔵バスマスタモジュー
ルであってよい。また、ダイレクトメモリアクセスコン
トローラ（ＤＭＡＣ）と称されるバスマスタモジュール
であっても良い。ＤＴＣでは転送制御条件をＲＡＭから
内部レジスタに読み込む構成であるが、ＤＭＡＣのよう
に、転送チャネルの数に応ずる複数組の転送制御レジス
タを転送制御部が備えてよい。
の一例であり、データ又はプログラムの転送制御機能を
有するバスマスタとなり得る回路モジュールであれば、
転送制御部はコプロセッサ等の内蔵バスマスタモジュー
ルであってよい。また、ダイレクトメモリアクセスコン
トローラ（ＤＭＡＣ）と称されるバスマスタモジュール
であっても良い。ＤＴＣでは転送制御条件をＲＡＭから
内部レジスタに読み込む構成であるが、ＤＭＡＣのよう
に、転送チャネルの数に応ずる複数組の転送制御レジス
タを転送制御部が備えてよい。
【００８１】また、データ処理装置の内蔵モジュールの
種類は以上の説明に限定されず、適当に回路モジュール
を追加、若しくは削除して、種々の機能を有するデータ
処理装置を構成することができる。
種類は以上の説明に限定されず、適当に回路モジュール
を追加、若しくは削除して、種々の機能を有するデータ
処理装置を構成することができる。
【００８２】データ処理装置の動作モードに応ずるアド
レスマップ、動作モードの具体的な内容は適宜変更可能
である。ノーマルモードにおいても外部空間をマッピン
グする場合、拡張モードにおいて内蔵ＲＯＭを無効にす
る場合などもあってよい。
レスマップ、動作モードの具体的な内容は適宜変更可能
である。ノーマルモードにおいても外部空間をマッピン
グする場合、拡張モードにおいて内蔵ＲＯＭを無効にす
る場合などもあってよい。
【００８３】また、図１１の説明では、ＣＰＵが前記ア
ドレス対応関係の情報を参照して前記ライトアドレスや
リードアドレスを第３エリアのアドレスに変換するよう
に説明したが、これとは逆に、別のマイクロコンピュー
タ１Ａがアドレスの変換を行ってマイクロコンピュータ
１に供給してもよい。この場合には、ＤＴＣ３は供給さ
れたアドレス信号をそのまま転送制御条件として利用す
ればよい。
ドレス対応関係の情報を参照して前記ライトアドレスや
リードアドレスを第３エリアのアドレスに変換するよう
に説明したが、これとは逆に、別のマイクロコンピュー
タ１Ａがアドレスの変換を行ってマイクロコンピュータ
１に供給してもよい。この場合には、ＤＴＣ３は供給さ
れたアドレス信号をそのまま転送制御条件として利用す
ればよい。
【００８４】また、ＣＰＵとＤＴＣは、同一バス上に接
続され排他的にバスを使用するものとして説明したが、
ＣＰＵとＤＴＣは異なるバスにそれぞれ接続し、双方の
バスをバスコントローラにより接続可能としてもよい。
この場合、双方のバスを分離してあれば、ＤＴＣはＣＰ
Ｕと独立に第２エリアをアクセス可能となり、特に図
８、図９、図１１のようなシステムで効果的である。
続され排他的にバスを使用するものとして説明したが、
ＣＰＵとＤＴＣは異なるバスにそれぞれ接続し、双方の
バスをバスコントローラにより接続可能としてもよい。
この場合、双方のバスを分離してあれば、ＤＴＣはＣＰ
Ｕと独立に第２エリアをアクセス可能となり、特に図
８、図９、図１１のようなシステムで効果的である。
【００８５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８６】すなわち、ノーマルモードのような第２動
作モードであっても、データ転送制御部はそのときＣＰ
Ｕによってアクセス可能なアドレス範囲を超えてデータ
転送制御を行なうことができる。これにより、第２モー
ドにおけるＣＰＵのアクセス範囲に対してプログラム容
量の制限を超えてプログラム等を生成しても、その制限
を超えた分のプログラム等を第１エリア以外のメモリ部
に格納しておけば、ＣＰＵは当該第１エリア以外のメモ
リ部に格納されプログラムなどを直接アクセスできない
が、転送制御部がこれをアクセスしてメモリ部の第１エ
リアに転送することができ、第２モードのＣＰＵは第１
エリアに転送された前記プログラム等をアクセスして利
用することができる。したがって、ＣＰＵの比較的小さ
なアクセス空間によりプログラムの実行効率を良好に維
持しながら、プログラム容量の制限を緩和することがで
きる。
作モードであっても、データ転送制御部はそのときＣＰ
Ｕによってアクセス可能なアドレス範囲を超えてデータ
転送制御を行なうことができる。これにより、第２モー
ドにおけるＣＰＵのアクセス範囲に対してプログラム容
量の制限を超えてプログラム等を生成しても、その制限
を超えた分のプログラム等を第１エリア以外のメモリ部
に格納しておけば、ＣＰＵは当該第１エリア以外のメモ
リ部に格納されプログラムなどを直接アクセスできない
が、転送制御部がこれをアクセスしてメモリ部の第１エ
リアに転送することができ、第２モードのＣＰＵは第１
エリアに転送された前記プログラム等をアクセスして利
用することができる。したがって、ＣＰＵの比較的小さ
なアクセス空間によりプログラムの実行効率を良好に維
持しながら、プログラム容量の制限を緩和することがで
きる。
【００８７】ＣＰＵのアドレス空間を超えて転送制御可
能にする動作モードをレジスタ手段の設定状態に応じて
許可する構成を採用すれば、第２モードにおいてＣＰＵ
も転送制御部も共に同じアドレス空間をアクセスする状
態を保証することができるようになり、従来のデータ処
理装置と同様の動作態様も実現でき、そのような状態で
動作されていた既存の動作プログラムをそのまま実行す
ることを保証でき、従来のデータ処理装置に対して互換
性を達成することが容易である。
能にする動作モードをレジスタ手段の設定状態に応じて
許可する構成を採用すれば、第２モードにおいてＣＰＵ
も転送制御部も共に同じアドレス空間をアクセスする状
態を保証することができるようになり、従来のデータ処
理装置と同様の動作態様も実現でき、そのような状態で
動作されていた既存の動作プログラムをそのまま実行す
ることを保証でき、従来のデータ処理装置に対して互換
性を達成することが容易である。
【００８８】前記データ処理装置に、外部とバスインタ
フェース可能な外部バスインタフェース回路を更に設
け、前記外部バスインタフェース回路に接続される外部
回路を前記第２エリアに割当てれば、第２モードにおい
て転送制御部は、ＣＰＵがアクセスできない外部回路の
データ又はプログラムをメモリ部の第１エリアに転送し
てＣＰＵの利用を可能にすることができる。
フェース可能な外部バスインタフェース回路を更に設
け、前記外部バスインタフェース回路に接続される外部
回路を前記第２エリアに割当てれば、第２モードにおい
て転送制御部は、ＣＰＵがアクセスできない外部回路の
データ又はプログラムをメモリ部の第１エリアに転送し
てＣＰＵの利用を可能にすることができる。
【００８９】前記データ処理装置に、外部とインタフェ
ース可能な入出力周辺回路を更に設け、前記入出力周辺
回路には前記第１エリアに配置されるＩ／Ｏレジスタを
設けておけば、第２モードにおいて転送制御部は、ＣＰ
Ｕがアクセスできない第２エリアのデータを第１エリア
の前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周辺回
路の入出力動作を制御すれば、周辺回路を介して外部と
の間で、第２エリアのデータを通信したりすることが可
能になる。
ース可能な入出力周辺回路を更に設け、前記入出力周辺
回路には前記第１エリアに配置されるＩ／Ｏレジスタを
設けておけば、第２モードにおいて転送制御部は、ＣＰ
Ｕがアクセスできない第２エリアのデータを第１エリア
の前記Ｉ／Ｏレジスタに転送し、ＣＰＵが入出力周辺回
路の入出力動作を制御すれば、周辺回路を介して外部と
の間で、第２エリアのデータを通信したりすることが可
能になる。
【００９０】前記ＲＯＭに電気的に書き換え可能なフラ
ッシュメモリを採用し、ここに、プログラムを格納すれ
ば、バグ対策の為のプログラム修正やバージョンアップ
の為のプログラム書換えが可能になる。書換え制御を前
記データ処理部が行う場合には、その為に前記データ処
理部が実行する書換え制御プログラムを前記フラッシュ
メモリの第２エリアに記憶しておけば、通常必要ないプ
ログラムをＣＰＵのアクセスエリアから追い出すことが
でき、内蔵ＲＯＭ若しくは内蔵メモリの有効利用を図る
ことができる。
ッシュメモリを採用し、ここに、プログラムを格納すれ
ば、バグ対策の為のプログラム修正やバージョンアップ
の為のプログラム書換えが可能になる。書換え制御を前
記データ処理部が行う場合には、その為に前記データ処
理部が実行する書換え制御プログラムを前記フラッシュ
メモリの第２エリアに記憶しておけば、通常必要ないプ
ログラムをＣＰＵのアクセスエリアから追い出すことが
でき、内蔵ＲＯＭ若しくは内蔵メモリの有効利用を図る
ことができる。
【００９１】データ処理装置の第２モードにおいてデー
タ処理装置内蔵のメモリ部を効率的に利用できるという
点で物理的な回路規模の縮小に寄与し、第２モードによ
るデータ処理効率を良好に維持しながら、プログラム容
量の制限を緩和できプログラム処理の高機能化若しくは
複雑化に対応することができる。
タ処理装置内蔵のメモリ部を効率的に利用できるという
点で物理的な回路規模の縮小に寄与し、第２モードによ
るデータ処理効率を良好に維持しながら、プログラム容
量の制限を緩和できプログラム処理の高機能化若しくは
複雑化に対応することができる。
【００９２】更に、第１のデータ処理装置の第２モード
において、第１データ処理装置の内蔵ＣＰＵによるアク
セス非対象メモリである第２エリアに属するメモリ部の
全部又は一部（第３エリア）を、第２のデータ処理装置
のメモリとして利用可能になる。この点でもデータ処理
システムの物理的な回路規模の縮小に寄与し、第２モー
ドによるデータ処理効率を良好に維持しながら、プログ
ラム容量の制限を緩和でき、プログラム処理の高機能化
若しくは複雑化に対応することができる。
において、第１データ処理装置の内蔵ＣＰＵによるアク
セス非対象メモリである第２エリアに属するメモリ部の
全部又は一部（第３エリア）を、第２のデータ処理装置
のメモリとして利用可能になる。この点でもデータ処理
システムの物理的な回路規模の縮小に寄与し、第２モー
ドによるデータ処理効率を良好に維持しながら、プログ
ラム容量の制限を緩和でき、プログラム処理の高機能化
若しくは複雑化に対応することができる。
【図１】本発明に係るデータ処理装置の一例であるシン
グルチップマイクロコンピュータのブロック図である。
グルチップマイクロコンピュータのブロック図である。
【図２】ＲＡＭ、割り込みコントローラ及びバスコント
ローラとの関係に着目してＤＴＣを示したブロック図で
ある。
ローラとの関係に着目してＤＴＣを示したブロック図で
ある。
【図３】アドバンストモードとノーマルモードにおける
ＣＰＵのアドレス空間を示すアドレスマップである。
ＣＰＵのアドレス空間を示すアドレスマップである。
【図４】システムコントローラ内部における制御信号Ｎ
ＯＲＭの生成論理を例示する論理回路図である。
ＯＲＭの生成論理を例示する論理回路図である。
【図５】ノーマルモードにおけるＤＴＣ拡張モードを利
用する動作としてＤＴＣをソフトウェア起動してＣＰＵ
の非アクセス対象領域からＲＡＭにデータを転送する動
作を例示するフローチャートである。
用する動作としてＤＴＣをソフトウェア起動してＣＰＵ
の非アクセス対象領域からＲＡＭにデータを転送する動
作を例示するフローチャートである。
【図６】図１のマイクロコンピュータを用いたデータ処
理システムの第１の例を示すブロック図である。
理システムの第１の例を示すブロック図である。
【図７】図６のデータ処理システムにおいてノーマルモ
ードにおけるＤＴＣ拡張モード時のＣＰＵから見たアド
レス空間とＤＴＣから見たアドレス空間を概念的に示す
アドレスマップである。
ードにおけるＤＴＣ拡張モード時のＣＰＵから見たアド
レス空間とＤＴＣから見たアドレス空間を概念的に示す
アドレスマップである。
【図８】図１のマイクロコンピュータを用いたデータ処
理システムの第２の例を示すブロック図である。
理システムの第２の例を示すブロック図である。
【図９】図１のマイクロコンピュータを用いたデータ処
理システムの第３の例を示すブロック図である。
理システムの第３の例を示すブロック図である。
【図１０】図９のデータ処理システムにおいてノーマル
モードにおけるＤＴＣ拡張モード時のＣＰＵから見たア
ドレス空間とＤＴＣから見たアドレス空間を概念的に示
すアドレスマップである。
モードにおけるＤＴＣ拡張モード時のＣＰＵから見たア
ドレス空間とＤＴＣから見たアドレス空間を概念的に示
すアドレスマップである。
【図１１】図１のマイクロコンピュータを用いたデータ
処理システムの第４の例を示すブロック図である。
処理システムの第４の例を示すブロック図である。
【図１２】図１１のデータ処理システムの動作を説明す
るためのアドレスマップである。
るためのアドレスマップである。
【図１３】ＲＯＭがフラッシュメモリで構成されるとき
当該フラッシュメモリの書換えに着目したと場合のマイ
クロコンピュータのアドレスマップである。
当該フラッシュメモリの書換えに着目したと場合のマイ
クロコンピュータのアドレスマップである。
１ マイクロコンピュータ １Ａ 別のマイクロコンピュータ ２ ＣＰＵ ３ ＤＴＣ ４ 割り込みコントローラ ５ バスコントローラ ６ ＲＯＭ ６Ａ 非アクセスエリア ６Ｂ 第３エリア ７ ＲＡＭ ７Ａ 転送制御情報エリア １１ ＳＣＩ １４ システムコントローラ ＩＯＰＡ〜ＩＯＰＦ 入出力ポート ＮＯＲＭ モード切り換え用の制御信号 ＤＴＣＡＣＫＮ ＤＴＣアクノリッジ信号 １６ 割り込み要求信号 １７ 割り込み信号 １８ ＤＴＣ起動要求信号 ２０ メモリ部 ２１ 第１エリア ２２ 第２エリア ３０ 制御レジスタ ＤＴＶ 制御ビット ４１ 専用信号バス ４２ 外部バス ４３ 外部デバイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 9/36 ３３０Ｂ (72)発明者 岩田 克美 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B033 AA07 CA01 DA07 DB02 DB12 5B060 AB05 AC01 AC11 BA02 BA06 BB12 BB13 MM02 5B062 AA03 CC01 DD05 EE10
Claims (17)
- 【請求項１】 データ処理部、メモリ部及び転送制御部
を含み、選択的に第１モード又は第２モードが設定可能
にされたデータ処理装置であって、 前記データ処理部は、前記第１モードでは第１のビット
数で表現可能なアドレス信号を用いてアクセスを行ない
前記メモリ部の全体をアクセス可能であり、第２モード
では前記第１のビット数よりも少ない第２のビット数で
表現可能なアドレス信号を用いてアクセスを行ない前記
メモリ部の一部である第１エリアをアクセス可能であ
り、 前記転送制御部は、前記第２モードにおいても前記第１
のビット数で表現可能なアドレス信号を用いて情報の転
送制御が可能である、ことを特徴とするデータ処理装
置。 - 【請求項２】 前記第２モードにおける前記転送制御部
は、第１のビット数で表現可能なアドレス信号を用いて
アクセス可能なアドレス空間において前記メモリ部の第
１エリアからそれ以外の第２エリアに情報を転送制御
し、又は前記第２エリアに格納してある情報を前記第１
エリアに転送制御可能であることを特徴とする請求項１
記載のデータ処理装置。 - 【請求項３】 第１状態又は第２状態を採り得る制御レ
ジスタ手段を更に有し、 前記第２モードにおいて前記転送制御部は、前記制御レ
ジスタ手段の第１状態に応答して前記第１のビット数で
表現可能なアドレス信号を用いた第１の転送制御が許容
され、前記制御レジスタ手段の第２状態に応答して前記
第２のビット数で表現可能なアドレス信号を用いた第２
の転送制御が許容されるものであることを特徴とする請
求項１記載のデータ処理装置。 - 【請求項４】 前記第２モードにおいて、前記第１の転
送制御により前記メモリ部の全体に対するアクセスが可
能にされ、前記第２の転送制御により前記メモリ部の第
１エリアに対するアクセスが可能にされる、ことを特徴
とする請求項３記載のデータ処理装置。 - 【請求項５】 前記第１エリアは、前記転送制御部によ
る転送制御の為の転送元、転送先アドレス情報を含む転
送制御情報が前記データ処理部によって複数組設定可能
にされる転送制御情報エリアを含み、 前記転送制御部は、データ転送動作の起動指示を受けて
前記転送制御情報エリアから転送制御情報を読み込み、
読み込んだ転送制御情報にしたがった転送制御を行なう
ものであることを特徴とする請求項３記載のデータ処理
装置。 - 【請求項６】 データ処理装置の外部とバスインタフェ
ース可能な外部バスインタフェース回路を更に有し、 前記外部バスインタフェース回路に接続される外部回路
は前記第２エリアに割当てられることを特徴とする請求
項２又は３記載のデータ処理装置。 - 【請求項７】 データ処理装置の外部とインタフェース
可能な入出力周辺回路を更に有し、 前記入出力周辺回路は前記第１エリアに配置されたレジ
スタを有することを特徴とする請求項２又は３記載のデ
ータ処理装置。 - 【請求項８】 前記メモリ部は、前記第１エリア及び第
２エリアにまたがるＲＯＭと、前記第１エリアに含まれ
るＲＡＭとを含んで成るものであることを特徴とする請
求項２乃至７の何れか１項記載のデータ処理装置。 - 【請求項９】 前記ＲＯＭは電気的に書き換え可能なフ
ラッシュメモリであることを特徴とする請求項８記載の
データ処理装置。 - 【請求項１０】 前記フラッシュメモリは、前記第２エ
リアに、前記データ処理部が実行するフラッシュメモリ
の書換え制御プログラムの記憶領域を含んで成るもので
あることを特徴とする請求項９記載のデータ処理装置。 - 【請求項１１】 データ処理装置及び第１の外部装置を
有するデータ処理システムであって、 前記データ処理装置は、データ処理部、メモリ部、転送
制御部及び前記第１の外部装置に外部バスで接続された
外部バスインタフェース回路を含み、選択的に第１モー
ド又は第２モードが設定可能にされ、 前記データ処理部は、前記第１モードでは第１のビット
数で表現可能なアドレス信号を用いてアクセスを行ない
前記メモリ部の全体をアクセス可能であり、第２モード
では前記第１のビット数よりも少ない第２のビット数で
表現可能なアドレス信号を用いてアクセスを行ない前記
メモリ部の一部である第１エリアをアクセス可能であ
り、 前記転送制御部は、前記第２モードにおいても前記第１
のビット数で表現可能なアドレス信号を用いて情報の転
送制御が可能であり、 前記外部バスインタフェース回路に接続される前記第１
の外部装置は、第１のビット数で表現可能なアドレス信
号を用いてアクセス可能なアドレス空間において前記第
１エリア以外の第２エリアに割当てられることを特徴と
するデータ処理システム。 - 【請求項１２】 前記データ処理装置は外部とインタフ
ェース可能な入出力周辺回路を更に有し、 前記入出力周辺回路は前記第１エリアに配置されたＩ／
Ｏレジスタを有し、 前記Ｉ／Ｏレジスタを介してデータ送受を行う第２の外
部装置が前記データ処理装置に接続されて成るものであ
ることを特徴とする請求項１１記載のデータ処理システ
ム。 - 【請求項１３】 夫々メモリアクセスが可能であって共
通バスに接続された第１のデータ処理装置及び第２のデ
ータ処理装置を有するデータ処理システムであって、 前記第１のデータ処理装置は、データ処理部、メモリ
部、及び転送制御部を含み、選択的に第１モード又は第
２モードが設定可能にされ、 前記データ処理部は、前記第１モードでは第１のビット
数で表現可能なアドレス信号を用いてアクセスを行ない
前記メモリ部の全体をアクセス可能であり、第２モード
では前記第１のビット数よりも少ない第２のビット数で
表現可能なアドレス信号を用いてアクセスを行ない前記
メモリ部の一部である第１エリアをアクセス可能であ
り、 前記転送制御部は、前記第２モードにおいても前記第１
のビット数で表現可能なアドレス信号を用いて情報の転
送制御が可能であり、 前記第２モードにおいて前記データ処理部は、前記第２
のデータ処理装置からの第１の要求に応答して、前記メ
モリ部の第１エリア以外のエリアに含まれる第３エリア
を、前記第２データ処理装置の記憶領域に割り当て、前
記第２のデータ処理装置からの第２の要求に応答して、
前記データ転送制御部に前記第２のデータ処理装置から
供給される情報を前記第３のエリアに転送させ、前記第
２のデータ処理装置からの第３の要求に応答して、前記
データ転送制御部に前記第３のエリアから前記第２のデ
ータ処理装置に情報を転送させるものであることを特徴
とするデータ処理システム。 - 【請求項１４】 前記第２のデータ処理装置は、前記第
１の要求と共に、第３のエリアに割当てられる前記第２
データ処理装置の記憶領域を特定するエリア情報を第１
のデータ処理装置に転送し、 前記第１のデータ処理装置は、前記第２の要求又は第３
の要求と共に第２のデータ処理装置が出力するアドレス
信号を前記エリア情報を用いて前記第３エリア内のアド
レス情報に変換するものであることを特徴とする請求項
１３記載のデータ処理システム。 - 【請求項１５】 前記第２のデータ処理装置は、前記第
１の要求と共に、第３のエリアに割当てられる前記第２
データ処理装置の記憶領域を特定するエリア情報を第１
のデータ処理装置に転送し、 前記第１のデータ処理装置は前記第３エリアを特定する
エリア情報を前記第２のデータ処理装置に転送し、 前記第２のデータ処理装置は、前記第２の要求又は第３
の要求において、前記第３エリアの前記エリア情報を用
いて生成したアドレス信号を第１のデータ処理装置に出
力するものであることを特徴とする請求項１３記載のデ
ータ処理システム。 - 【請求項１６】 前記エリア情報は、エリアサイズ、エ
リアの先頭アドレス、エリアの先頭アドレスと終了アド
レス、又はエリアの先頭アドレスとエリアサイズの少な
くとも１つであることを特徴とする請求項１３乃至１５
の何れか１項記載のデータ処理システム。 - 【請求項１７】 前記データ転送部は、前記メモリ部の
第１及び第３エリア以外の部分に前記第１のデータ処理
装置が使用する情報を格納し、又はデータ処理部が使用
するデータを前記メモリ部の第１及び第３エリア以外の
部分から前記第１エリアに転送するものであることを特
徴とする請求項１３乃至１６の何れか１項記載のデータ
処理システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30632899A JP3681590B2 (ja) | 1999-10-28 | 1999-10-28 | データ処理装置及びデータ処理システム |
| US09/679,349 US6813697B1 (en) | 1999-10-28 | 2000-10-05 | Data processor and data processing system |
| TW089121977A TW479168B (en) | 1999-10-28 | 2000-10-19 | Device and system for processing data |
| KR1020000061829A KR20010051159A (ko) | 1999-10-28 | 2000-10-20 | 데이터 처리장치 및 데이터 처리시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30632899A JP3681590B2 (ja) | 1999-10-28 | 1999-10-28 | データ処理装置及びデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001125786A true JP2001125786A (ja) | 2001-05-11 |
| JP3681590B2 JP3681590B2 (ja) | 2005-08-10 |
Family
ID=17955796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30632899A Expired - Fee Related JP3681590B2 (ja) | 1999-10-28 | 1999-10-28 | データ処理装置及びデータ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6813697B1 (ja) |
| JP (1) | JP3681590B2 (ja) |
| KR (1) | KR20010051159A (ja) |
| TW (1) | TW479168B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7162608B2 (en) * | 2001-10-24 | 2007-01-09 | Cray, Inc. | Translation lookaside buffer-based memory system and method for use in a computer having a plurality of processor element |
| TWI245509B (en) * | 2004-07-02 | 2005-12-11 | Realtek Semiconductor Corp | Method of network cabling and apparatus thereof |
| JP4808016B2 (ja) * | 2005-12-20 | 2011-11-02 | 日立オートモティブシステムズ株式会社 | マイクロコンピュータの初期化装置および車載用制御装置 |
| US8051338B2 (en) * | 2007-07-19 | 2011-11-01 | Cray Inc. | Inter-asic data transport using link control block manager |
| US10079211B1 (en) * | 2017-09-28 | 2018-09-18 | Intel Corporation | Modular interconnection repair of multi-die package |
| JP7371483B2 (ja) * | 2019-12-18 | 2023-10-31 | 富士通株式会社 | ストレージ制御装置及び制御プログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966728A (en) * | 1992-01-02 | 1999-10-12 | International Business Machines Corp. | Computer system and method for snooping date writes to cacheable memory locations in an expansion memory device |
| WO1996008766A1 (en) * | 1994-09-16 | 1996-03-21 | Philips Electronics N.V. | Microcontroller having a page address mode |
-
1999
- 1999-10-28 JP JP30632899A patent/JP3681590B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-05 US US09/679,349 patent/US6813697B1/en not_active Expired - Fee Related
- 2000-10-19 TW TW089121977A patent/TW479168B/zh not_active IP Right Cessation
- 2000-10-20 KR KR1020000061829A patent/KR20010051159A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US6813697B1 (en) | 2004-11-02 |
| KR20010051159A (ko) | 2001-06-25 |
| TW479168B (en) | 2002-03-11 |
| JP3681590B2 (ja) | 2005-08-10 |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080527 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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