JPH0677249B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0677249B2 JPH0677249B2 JP63505298A JP50529888A JPH0677249B2 JP H0677249 B2 JPH0677249 B2 JP H0677249B2 JP 63505298 A JP63505298 A JP 63505298A JP 50529888 A JP50529888 A JP 50529888A JP H0677249 B2 JPH0677249 B2 JP H0677249B2
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- central processing
- processing unit
- microcomputer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66D—CAPSTANS; WINCHES; TACKLES, e.g. PULLEY BLOCKS; HOISTS
- B66D1/00—Rope, cable, or chain winding mechanisms; Capstans
- B66D1/60—Rope, cable, or chain winding mechanisms; Capstans adapted for special purposes
- B66D1/74—Capstans
- B66D1/7415—Friction drives, e.g. pulleys, having a cable winding angle of less than 360 degrees
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般的に、集積回路としてのデータ処理装置
に関し、さらに具体的には、オンボードチップセレクト
及びプログラマブルバスストレッチング機能を具備する
マイクロコンピュータに関する。
に関し、さらに具体的には、オンボードチップセレクト
及びプログラマブルバスストレッチング機能を具備する
マイクロコンピュータに関する。
［従来の技術］ マイクロコンピュータは半導体材料からなる単一の集積
回路或いはチップ上において、中央演算処理装置（CP
U）と、メモリ及びいくつかの入／出力（I/O）回路或い
は他の機能回路を含むデータ処理装置である。多くの場
合において、このようなマイクロコンピュータはメモ
リ、I/O回路及びチップ上に配置されていない他の周辺
装置との通信を与える外部バスインタフェースを含む。
回路或いはチップ上において、中央演算処理装置（CP
U）と、メモリ及びいくつかの入／出力（I/O）回路或い
は他の機能回路を含むデータ処理装置である。多くの場
合において、このようなマイクロコンピュータはメモ
リ、I/O回路及びチップ上に配置されていない他の周辺
装置との通信を与える外部バスインタフェースを含む。
集積回路としてのデータプロセッサの外部バスとの間の
タイミングに対する要求は、バス信号に対して応答する
メモリ及び他の周辺装置の種々変化する性能との間で長
い間議論の対象となってきた。計算機システムの設計者
等は、彼らのシステムよりも遅い動作をする周辺デバイ
スの性能にシステムを適応させるために、通常データプ
ロセッサの中に“拡張する（ストレッチング,stretchin
g）”機能或いは“待ち状態（wait state）を挿入す
る”機能を導入ることによって、プロセッサのバスの通
常のタイミングを変更するためにデータプロセッサに対
して外部回路を具備させることが強制されてきた。
タイミングに対する要求は、バス信号に対して応答する
メモリ及び他の周辺装置の種々変化する性能との間で長
い間議論の対象となってきた。計算機システムの設計者
等は、彼らのシステムよりも遅い動作をする周辺デバイ
スの性能にシステムを適応させるために、通常データプ
ロセッサの中に“拡張する（ストレッチング,stretchin
g）”機能或いは“待ち状態（wait state）を挿入す
る”機能を導入ることによって、プロセッサのバスの通
常のタイミングを変更するためにデータプロセッサに対
して外部回路を具備させることが強制されてきた。
マイクロコンピュータを含む大部分のシステムは、様々
な周辺装置のイネーブル（enable）入力或いは選択（セ
レクト）入力をトリガするために上部（upper）アドレ
ス信号のいくつかをデコードするためのオフチップ（チ
ップ外）の論理回路もまた必要としている。バスストレ
ッチング、チップセレクト及び何らかの他の必要とされ
る外部機能は一般的に“グルーロジック（glue logi
c）”と呼ばれている。新しいマイクロコンピュータの
可能な設計到達目標とは、必要とされるグルーロジック
を最大限可能な範囲内で減少させることにある。
な周辺装置のイネーブル（enable）入力或いは選択（セ
レクト）入力をトリガするために上部（upper）アドレ
ス信号のいくつかをデコードするためのオフチップ（チ
ップ外）の論理回路もまた必要としている。バスストレ
ッチング、チップセレクト及び何らかの他の必要とされ
る外部機能は一般的に“グルーロジック（glue logi
c）”と呼ばれている。新しいマイクロコンピュータの
可能な設計到達目標とは、必要とされるグルーロジック
を最大限可能な範囲内で減少させることにある。
しかしながら、マイクロコンピュータのチップ上へグル
ーロジック機能を集積化することは必ずしも平凡なプロ
セスを必要とするわけではない。マイクロコンピュータ
が充分に広い市場規模を達成するためにマイクロコンピ
ュータにおいて存在する必要のある柔軟性を維持すると
いうことは競合する顧客のニーズとの間の困難なトレー
ドオフ関係を処理しなければならないということを要求
している。マイクロコンピュータ上へチップセレクト及
びバスストレッチング論理回路を集積化することは、例
えば、グルー論理回路を減少することと全体的なマイク
ロコンピュータの性能を低下することとの間のトレード
オフを注意深く考察することが必要となる。
ーロジック機能を集積化することは必ずしも平凡なプロ
セスを必要とするわけではない。マイクロコンピュータ
が充分に広い市場規模を達成するためにマイクロコンピ
ュータにおいて存在する必要のある柔軟性を維持すると
いうことは競合する顧客のニーズとの間の困難なトレー
ドオフ関係を処理しなければならないということを要求
している。マイクロコンピュータ上へチップセレクト及
びバスストレッチング論理回路を集積化することは、例
えば、グルー論理回路を減少することと全体的なマイク
ロコンピュータの性能を低下することとの間のトレード
オフを注意深く考察することが必要となる。
［発明が解決しようとする課題］ 従って、本発明の目的の１つはオンボードチップセレク
ト及びブログラマブルバスストレッチング機能を具備し
たマイクロコンピュータを提供することである。
ト及びブログラマブルバスストレッチング機能を具備し
たマイクロコンピュータを提供することである。
さらに本発明の目的の１つは、外部バスの拡張（ストレ
ッチング）が他のオンボードデバイスへの臨界的なタイ
ミング信号を変更する必要のない、オンボードチップセ
レクト論理およびプログラマブルバスストレッチング機
能を具備したマイクロコンピュータを提供することであ
る。
ッチング）が他のオンボードデバイスへの臨界的なタイ
ミング信号を変更する必要のない、オンボードチップセ
レクト論理およびプログラマブルバスストレッチング機
能を具備したマイクロコンピュータを提供することであ
る。
［課題を解決するための手段］ 本発明のこれらのそして他の目的及び利点は中央演算処
理装置と、前記中央演算処理装置へ第１のタイミング信
号を提供するためのクロック論理手段と、前記クロック
論理手段からの第２のタイミング信号を受信する別のデ
バイスと、前記中央演算処理装置とマイクロコンピュー
タの外部のデバイスとの間の通信を与え、前記中央演算
処理装置によって与えられた１つのアドレスがアドレス
値の予め選択された範囲内に入り込む時１つのチップセ
レクト信号を与える外部バスインタフェース手段と、１
つのバスサイクルを選択的に拡張（ストレッチング,str
etching）し、前記チップセレクト信号が前記第２のタ
イミング信号を変更することなしに動作状態にある予め
選択された期間中に対して前記第１のタイミング信号を
停止する（freezing）バスストレッチ（拡張）手段とを
含むことを特徴とするマイクロコンピュータによって与
えられている。
理装置と、前記中央演算処理装置へ第１のタイミング信
号を提供するためのクロック論理手段と、前記クロック
論理手段からの第２のタイミング信号を受信する別のデ
バイスと、前記中央演算処理装置とマイクロコンピュー
タの外部のデバイスとの間の通信を与え、前記中央演算
処理装置によって与えられた１つのアドレスがアドレス
値の予め選択された範囲内に入り込む時１つのチップセ
レクト信号を与える外部バスインタフェース手段と、１
つのバスサイクルを選択的に拡張（ストレッチング,str
etching）し、前記チップセレクト信号が前記第２のタ
イミング信号を変更することなしに動作状態にある予め
選択された期間中に対して前記第１のタイミング信号を
停止する（freezing）バスストレッチ（拡張）手段とを
含むことを特徴とするマイクロコンピュータによって与
えられている。
従って、本発明の構成は以下に示す通りである。即ち、
データで動作しかつ周辺装置とインタフェースする命令
を実行する中央処理装置手段（11）と、 マイクロコンピュータの内部でかつ前記中央処理装置手
段（11）に結合された内部アドレス及びデータバス（1
8）と、 周辺装置（13）と、 前記内部アドレス及びデータバス（18）に結合され、前
記マイクロコンピュータの外部の外部周辺装置を前記内
部アドレス及びデータバス（18）に結合する外部バスイ
ンタフェース手段（15）と、 から構成されたマイクロコンピュータにおいて、 前記外部バスインタフェース手段は第１プログラマ
ブルチップセレクト手段（20,21,22,23,24）とプログラ
マブルバスサイクル拡張手段（22,23）とから構成さ
れ、第１プログラマブルチップセレクト手段は、前記中
央処理装置手段によって提供された１つのアドレスが前
記中央処理装置手段によって選択された第１のアドレス
範囲内に存在する場合には第１のチップセレクト出力信
号を提供し、 前記プログラマブルバスサイクル拡張手段は、前記
中央処理装置手段によって提供された１つのアドレスが
第１のアドレス範囲内に存在しかつ前記中央処理装置手
段が前記プログラマブルバスサイクル拡張手段が前記第
１チップセレクト出力信号と同時にアクティブになる場
合には第１制御信号を発生し、 前記中央処理装置手段、前記周辺装置、前記外部バスイ
ンタフェース手段及び前記外部周辺装置に対してタイミ
ング信号を提供し、第１制御信号に応答して前記中央処
理装置手段と前記外部バスインタフェース手段と前記外
部周辺装置に与えられる前記タイミング信号の提供を停
止し、かつ前記周辺装置に与えられる前記タイミング信
号に影響を与えないようにするクロック論理手段（16）
を更に含む、マイクロコンピュータ（10）としての構成
を有する。
データで動作しかつ周辺装置とインタフェースする命令
を実行する中央処理装置手段（11）と、 マイクロコンピュータの内部でかつ前記中央処理装置手
段（11）に結合された内部アドレス及びデータバス（1
8）と、 周辺装置（13）と、 前記内部アドレス及びデータバス（18）に結合され、前
記マイクロコンピュータの外部の外部周辺装置を前記内
部アドレス及びデータバス（18）に結合する外部バスイ
ンタフェース手段（15）と、 から構成されたマイクロコンピュータにおいて、 前記外部バスインタフェース手段は第１プログラマ
ブルチップセレクト手段（20,21,22,23,24）とプログラ
マブルバスサイクル拡張手段（22,23）とから構成さ
れ、第１プログラマブルチップセレクト手段は、前記中
央処理装置手段によって提供された１つのアドレスが前
記中央処理装置手段によって選択された第１のアドレス
範囲内に存在する場合には第１のチップセレクト出力信
号を提供し、 前記プログラマブルバスサイクル拡張手段は、前記
中央処理装置手段によって提供された１つのアドレスが
第１のアドレス範囲内に存在しかつ前記中央処理装置手
段が前記プログラマブルバスサイクル拡張手段が前記第
１チップセレクト出力信号と同時にアクティブになる場
合には第１制御信号を発生し、 前記中央処理装置手段、前記周辺装置、前記外部バスイ
ンタフェース手段及び前記外部周辺装置に対してタイミ
ング信号を提供し、第１制御信号に応答して前記中央処
理装置手段と前記外部バスインタフェース手段と前記外
部周辺装置に与えられる前記タイミング信号の提供を停
止し、かつ前記周辺装置に与えられる前記タイミング信
号に影響を与えないようにするクロック論理手段（16）
を更に含む、マイクロコンピュータ（10）としての構成
を有する。
或いはまた、前記外部バスインタフェース手段は更に、
中央処理装置手段の命令に従って複数ビットの制御情報
を蓄積する第１チップセレクト制御レジスタ手段（22）
を含み、前記制御情報の第１部分（SIZ1,SIZ2,SIZ3）は
前記第１アドレス範囲を特定し、かつ前記制御情報の第
２部分（WAIT1,WAIT2）は前記バスサイクルストレッチ
手段が前記第１チップセレクト出力信号と同時にアクテ
ィブとなるかどうかを特定することを特徴とするマイク
ロコンピュータとしての構成を有する。
中央処理装置手段の命令に従って複数ビットの制御情報
を蓄積する第１チップセレクト制御レジスタ手段（22）
を含み、前記制御情報の第１部分（SIZ1,SIZ2,SIZ3）は
前記第１アドレス範囲を特定し、かつ前記制御情報の第
２部分（WAIT1,WAIT2）は前記バスサイクルストレッチ
手段が前記第１チップセレクト出力信号と同時にアクテ
ィブとなるかどうかを特定することを特徴とするマイク
ロコンピュータとしての構成を有する。
或いはまた、前記第１チップセレクト制御レジスタ手段
内に蓄積された前記制御情報の前記第２部分は更にまた
前記クロック論理手段（16）が前記タイミング信号を停
止する時間長を特定することを特徴とするマイクロコン
ピュータとしての構成を有する。
内に蓄積された前記制御情報の前記第２部分は更にまた
前記クロック論理手段（16）が前記タイミング信号を停
止する時間長を特定することを特徴とするマイクロコン
ピュータとしての構成を有する。
或いはまた、前記外部バスインタフェースは更に、 前記中央処理装置手段（11）によって与えられた１つの
アドレスが前記中央処理装置手段によって選択された第
２アドレス範囲内に存在する場合に第２チップセレクト
出力信号を発生する第２プログラマブルチップセレクト
手段を含み、かつ前記プログラマブルバスサイクルスト
レッチ手段は、前記中央処理装置手段によって与えられ
る１つのアドレスが前記第２アドレス範囲内に存在し、
かつ前記中央処理装置手段が前記プログラマブルバスサ
イクルストレッチ手段を前記第２チップセレクト出力信
号と同時にアクティブとなるようにプログラムした場合
に前記第１制御信号を発生することを特徴とするマイク
ロコンピュータとしての構成を有する。
アドレスが前記中央処理装置手段によって選択された第
２アドレス範囲内に存在する場合に第２チップセレクト
出力信号を発生する第２プログラマブルチップセレクト
手段を含み、かつ前記プログラマブルバスサイクルスト
レッチ手段は、前記中央処理装置手段によって与えられ
る１つのアドレスが前記第２アドレス範囲内に存在し、
かつ前記中央処理装置手段が前記プログラマブルバスサ
イクルストレッチ手段を前記第２チップセレクト出力信
号と同時にアクティブとなるようにプログラムした場合
に前記第１制御信号を発生することを特徴とするマイク
ロコンピュータとしての構成を有する。
或いはまた、前記外部バスインタフェース手段は更に、
中央処理装置手段の命令に従って、複数ビットの制御情
報を蓄積する第２チップセレクト制御レジスタ手段を含
み、前記制御情報の第１部分は前記第２アドレス範囲を
特定しかつ前記制御情報の第２部分は前記バスサイクル
ストレッチ手段が前記第２チップセレクト出力信号と同
時にアクティブとなるようにプログラムされるかどうか
を特定することを特徴とするマイクロコンピュータとし
ての構成を有する。
中央処理装置手段の命令に従って、複数ビットの制御情
報を蓄積する第２チップセレクト制御レジスタ手段を含
み、前記制御情報の第１部分は前記第２アドレス範囲を
特定しかつ前記制御情報の第２部分は前記バスサイクル
ストレッチ手段が前記第２チップセレクト出力信号と同
時にアクティブとなるようにプログラムされるかどうか
を特定することを特徴とするマイクロコンピュータとし
ての構成を有する。
或いはまた、前記第２チップセレクト制御レジスタ手段
は更にまた、前記クロック論理手段が前記タイミング信
号を停止する時間長を特定することを特徴とするマイク
ロコンピュータとしての構成を有する。
は更にまた、前記クロック論理手段が前記タイミング信
号を停止する時間長を特定することを特徴とするマイク
ロコンピュータとしての構成を有する。
或いはまた、内部アドレス及び周辺装置に結合されたア
ドレスデコーディング回路（20）と、 前記アドレスデコーディング回路の１つの出力と、第１
プログラマブルチップセレクト手段と、及びプログラマ
ブルバスサイクルストレッチ手段に結合された優先論理
回路（23）とを更に含むマイクロコンピュータとしての
構成を有する。
ドレスデコーディング回路（20）と、 前記アドレスデコーディング回路の１つの出力と、第１
プログラマブルチップセレクト手段と、及びプログラマ
ブルバスサイクルストレッチ手段に結合された優先論理
回路（23）とを更に含むマイクロコンピュータとしての
構成を有する。
或いはまた、集積回路マイクロコンピュータであって、 中央処理装置（11）と、 集積回路マイクロコンピュータの内部でかつ中央処理装
置に結合されたアドレス及びデータバス（18）と、 内部アドレス及びデータバスに結合された周辺装置（1
3）と、 内部アドレス及びデータバスに結合され、かつ内部アド
レス及びデータバスを含む集積回路マイクロコンピュー
タの外部の複数の信号線に結合するように適合された外
部バスインタフェース（15）とから構成され、 外部バスインタフェースは更に、 内部アドレス及びデータバスに結合された第１レジスタ
手段（22）と、 第１レジスタ手段及び内部アドレスバスに結合された入
力と１つの出力とを有するアドレス比較論理回路（20）
と、 アドレス比較論理回路の出力に結合されたイネーブル入
力と集積回路マイクロコンピュータの１つのピンに結合
された１つの出力とを有するピン駆動論理回路（24）と
を含み、 更に、中央処理装置に結合された第１出力と周辺装置に
結合された第２出力とを有するアドレス比較論理回路の
出力に結合された１つの出力を有するクロック論理回路
（16）とから構成され、 前記クロック論理回路はアドレス比較論理回路の出力に
応答して中央処理装置に与えられるクロック信号を停止
し、周辺装置に提供されるクロック信号に影響を与えな
いようにすることを特徴とする集積回路マイクロコンピ
ュータとしての構成を有する。
置に結合されたアドレス及びデータバス（18）と、 内部アドレス及びデータバスに結合された周辺装置（1
3）と、 内部アドレス及びデータバスに結合され、かつ内部アド
レス及びデータバスを含む集積回路マイクロコンピュー
タの外部の複数の信号線に結合するように適合された外
部バスインタフェース（15）とから構成され、 外部バスインタフェースは更に、 内部アドレス及びデータバスに結合された第１レジスタ
手段（22）と、 第１レジスタ手段及び内部アドレスバスに結合された入
力と１つの出力とを有するアドレス比較論理回路（20）
と、 アドレス比較論理回路の出力に結合されたイネーブル入
力と集積回路マイクロコンピュータの１つのピンに結合
された１つの出力とを有するピン駆動論理回路（24）と
を含み、 更に、中央処理装置に結合された第１出力と周辺装置に
結合された第２出力とを有するアドレス比較論理回路の
出力に結合された１つの出力を有するクロック論理回路
（16）とから構成され、 前記クロック論理回路はアドレス比較論理回路の出力に
応答して中央処理装置に与えられるクロック信号を停止
し、周辺装置に提供されるクロック信号に影響を与えな
いようにすることを特徴とする集積回路マイクロコンピ
ュータとしての構成を有する。
或いはまた、内部アドレス及びデータバスに結合された
第２レジスタ手段と、 第２レジスタ手段内に含まれる値に応答して中央処理装
置（11）に与えられたクロック信号が停止されている時
間長を決定するクロック論理回路（16）とを更に含む、
集積回路マイクロコンピュータとしての構成を有する。
第２レジスタ手段と、 第２レジスタ手段内に含まれる値に応答して中央処理装
置（11）に与えられたクロック信号が停止されている時
間長を決定するクロック論理回路（16）とを更に含む、
集積回路マイクロコンピュータとしての構成を有する。
或いはまた、内部アドレスバス及び周辺装置（13）に結
合されたアドレスデコーディング回路（20）と、 アドレスデコーディング回路（20）の出力ピン駆動論理
回路（24）及びクロック論理回路（16）に結合された優
先論理回路（23）とを更に含む、集積回路マイクロコン
ピュータとしての構成を有する。
合されたアドレスデコーディング回路（20）と、 アドレスデコーディング回路（20）の出力ピン駆動論理
回路（24）及びクロック論理回路（16）に結合された優
先論理回路（23）とを更に含む、集積回路マイクロコン
ピュータとしての構成を有する。
本発明のこれらの、そして他の目的及び利点は添付され
た図面とともに以下の詳細な説明によって明らかとなる
であろう。
た図面とともに以下の詳細な説明によって明らかとなる
であろう。
図面の簡単な説明 第１図は、本発明の動作原理に従うマイクロコンピュー
タを図示するブロック図である。
タを図示するブロック図である。
第２図は、第１図のマイクロコンピュータのチップセレ
クト及びバスストレッチ論理回路（ロジック）の１部分
を図示するブロック図である。そして 第３図Ａ及び第３図Ｂは第１図及び第２図に図示した装
置の動作を図示するタイミング図を図示している。
クト及びバスストレッチ論理回路（ロジック）の１部分
を図示するブロック図である。そして 第３図Ａ及び第３図Ｂは第１図及び第２図に図示した装
置の動作を図示するタイミング図を図示している。
［発明の概要］ 例えばメモリ等の外部周辺装置との通信を提供するため
の外部バスインタフェース（15）を具備するマイクロコ
ンピュータ（10）が、オンボードチップセレクト論理回
路（20,21,22,23,24）及びプログラマブルバスストレッ
チング手段（16,22）とともに提供されている。前記オ
ンボードチップセレクト論理回路は、アドレスが予め選
択された範囲内に存在する時には外部装置に対するチッ
プセレクト信号を提供する。その結果、通常このような
目的に対して必要とされる“グルー”論理回路を取り除
いている。プログラマブルバスストレッチング手段の特
徴は予め選択された数の“待ち状態”をすべての外部バ
スサイクルに対して挿入することである。これによって
外部バスサイクルは、中央処理装置及び外部バスインタ
フェース装置のクロックをストレッチング（拡張）した
り、或いは停止したりすることによってプログラムされ
る。タイマ及び／或いはシリアルインタフェースボーレ
ート発生器を駆動するような他の内部クロックはバスス
トレッチによっては停止されない。
の外部バスインタフェース（15）を具備するマイクロコ
ンピュータ（10）が、オンボードチップセレクト論理回
路（20,21,22,23,24）及びプログラマブルバスストレッ
チング手段（16,22）とともに提供されている。前記オ
ンボードチップセレクト論理回路は、アドレスが予め選
択された範囲内に存在する時には外部装置に対するチッ
プセレクト信号を提供する。その結果、通常このような
目的に対して必要とされる“グルー”論理回路を取り除
いている。プログラマブルバスストレッチング手段の特
徴は予め選択された数の“待ち状態”をすべての外部バ
スサイクルに対して挿入することである。これによって
外部バスサイクルは、中央処理装置及び外部バスインタ
フェース装置のクロックをストレッチング（拡張）した
り、或いは停止したりすることによってプログラムされ
る。タイマ及び／或いはシリアルインタフェースボーレ
ート発生器を駆動するような他の内部クロックはバスス
トレッチによっては停止されない。
［実施例］ 第１図は１つのマイクロコンピュータ10を図示してい
る。マイクロコンピュータ10はCPU11、タイマー装置1
2、シリアル通信インタフェース13、メモリ装置14、外
部バスインタフェース15及びクロック論理装置16を含ん
でいる。CPU11を命令を実行し、かつメモリ装置14内か
或いは外部メモリ内かのいずれかの内部に記憶されたデ
ータで動作し、かつタイマー装置12、シリアル通信イン
タフェース13、メモリ装置14及び外部バスインタフェー
ス15との間で一組の内部バス18によって通信している。
る。マイクロコンピュータ10はCPU11、タイマー装置1
2、シリアル通信インタフェース13、メモリ装置14、外
部バスインタフェース15及びクロック論理装置16を含ん
でいる。CPU11を命令を実行し、かつメモリ装置14内か
或いは外部メモリ内かのいずれかの内部に記憶されたデ
ータで動作し、かつタイマー装置12、シリアル通信イン
タフェース13、メモリ装置14及び外部バスインタフェー
ス15との間で一組の内部バス18によって通信している。
クロック論理装置16は、例えば外部の水晶発振器からの
信号を受信し、かつマイクロコンピュータ10の他の部品
のタイミング信号を与えるクロック信号を発生してい
る。従って、クロック論理装置16はCPU11、タイマー装
置12、シリアル通信インタフェース13、メモリ装置14及
び外部バスインタフェース15の各々へ接続されている。
さらに付け加えると、クロック論理装置16は、外部周辺
装置がマイクロコンピュータ10と適当なタイミング関係
で動作しうるクロック信号Ｅ（以後Ｅ−クロックと呼
ぶ）を提供している。
信号を受信し、かつマイクロコンピュータ10の他の部品
のタイミング信号を与えるクロック信号を発生してい
る。従って、クロック論理装置16はCPU11、タイマー装
置12、シリアル通信インタフェース13、メモリ装置14及
び外部バスインタフェース15の各々へ接続されている。
さらに付け加えると、クロック論理装置16は、外部周辺
装置がマイクロコンピュータ10と適当なタイミング関係
で動作しうるクロック信号Ｅ（以後Ｅ−クロックと呼
ぶ）を提供している。
図示されたように、CPU11、タイマー装置12及びシリア
ル通信インタフェース13は外部周辺装置との電気的な接
続を与えるためにマイクロコンピュータ10のピンへ接続
されている。しかしながら、これらの接続関係は、必ず
しも本発明を理解するために必要ではない。
ル通信インタフェース13は外部周辺装置との電気的な接
続を与えるためにマイクロコンピュータ10のピンへ接続
されている。しかしながら、これらの接続関係は、必ず
しも本発明を理解するために必要ではない。
外部バスインタフェース15はまたマイクロコンピュータ
10のピンへ接続されている。技術上よく知られているよ
うに、外部バスインタフェース15は、例えば、一般的な
目的の汎用I/Oポートのような別のオンボード装置とい
くつかのピンを“共有”していても差し支えない。この
特徴は、明確さを保証するためにあえてここには図示さ
れていない。外部バスインタフェース15は、それによっ
てCPU11が外部的に与えられたメモリ及びそのメモリマ
ップ内に存在する他の周辺装置と通信する手段を与えて
いる。その目的のために、外部バスインタフェース15
は、複数のアドレス出力信号を与える第１のグループの
ピンと、複数の双方向データ信号を与える第２のグルー
プのピンと、複数のチップセレクト出力信号を与える第
３のグループのピンと及び読み出し／書き込み（read/w
rite）出力信号を与える単一のピンと接続されている。
ひとまとめにして考えると、これらのピンはマイクロコ
ンピュータ10の外部バスを含んでいる。クロック論理装
置16によって与えられたＥ−クロック信号は外部バスの
一部分として考えてもよい。これは、Ｅ−クロックによ
ってバスのタイミング仕様（timing specifications）
が決定される基礎が与えられ、かつ外部周辺装置がバス
へ同期する手段が与えられるからである。
10のピンへ接続されている。技術上よく知られているよ
うに、外部バスインタフェース15は、例えば、一般的な
目的の汎用I/Oポートのような別のオンボード装置とい
くつかのピンを“共有”していても差し支えない。この
特徴は、明確さを保証するためにあえてここには図示さ
れていない。外部バスインタフェース15は、それによっ
てCPU11が外部的に与えられたメモリ及びそのメモリマ
ップ内に存在する他の周辺装置と通信する手段を与えて
いる。その目的のために、外部バスインタフェース15
は、複数のアドレス出力信号を与える第１のグループの
ピンと、複数の双方向データ信号を与える第２のグルー
プのピンと、複数のチップセレクト出力信号を与える第
３のグループのピンと及び読み出し／書き込み（read/w
rite）出力信号を与える単一のピンと接続されている。
ひとまとめにして考えると、これらのピンはマイクロコ
ンピュータ10の外部バスを含んでいる。クロック論理装
置16によって与えられたＥ−クロック信号は外部バスの
一部分として考えてもよい。これは、Ｅ−クロックによ
ってバスのタイミング仕様（timing specifications）
が決定される基礎が与えられ、かつ外部周辺装置がバス
へ同期する手段が与えられるからである。
当業技術者であれば、上述の外部バスが、テキサス州オ
ースチン市のモトローラマイクロプロセッサプロダクツ
グループから市販された製品の仕様に従うということを
理解するであろう。しかしながら、記載された実施例は
単に例として開示されているにすぎないのであって、特
別の製造業者の仕様へ本発明の展望範囲を限定する意図
があるわけでは全くない。
ースチン市のモトローラマイクロプロセッサプロダクツ
グループから市販された製品の仕様に従うということを
理解するであろう。しかしながら、記載された実施例は
単に例として開示されているにすぎないのであって、特
別の製造業者の仕様へ本発明の展望範囲を限定する意図
があるわけでは全くない。
ここで第２図を参照すると、第１図のマイクロコンピュ
ータ10の各部分がよりもっと詳細に図示されている。ア
ドレス比較論理回路（address compare logic）20は内
部バス18（第１図参照）のアドレスラインの内の少なく
ともいくつかからの及びスタートアドレスレジスタ21か
らの入力を受信している。さらにつけ加えると、アドレ
ス比較論理回路20は制御（コントロール）レジスタ22
の、SIZIからSIZ3へラベル付けされた、３ビットの入力
を受信している。アドレス比較論理回路20の１つの出力
は優先論理回路23の１つの入力へ接続されている。優先
論理回路23の１つの出力はピン（PIN）ドライバ24のイ
ネーブル（enable）入力へ結合されている。
ータ10の各部分がよりもっと詳細に図示されている。ア
ドレス比較論理回路（address compare logic）20は内
部バス18（第１図参照）のアドレスラインの内の少なく
ともいくつかからの及びスタートアドレスレジスタ21か
らの入力を受信している。さらにつけ加えると、アドレ
ス比較論理回路20は制御（コントロール）レジスタ22
の、SIZIからSIZ3へラベル付けされた、３ビットの入力
を受信している。アドレス比較論理回路20の１つの出力
は優先論理回路23の１つの入力へ接続されている。優先
論理回路23の１つの出力はピン（PIN）ドライバ24のイ
ネーブル（enable）入力へ結合されている。
ピン（PIN）ドライバ24は、また制御（コントロール）
レジスタ22のPOL及びTIMでラベル付けされた２つのビッ
トに接続された入力を持っている。ピン（PIN）ドライ
バ24の出力は、マイクロコンピュータ10の外部バスイン
タフェース15のチップセレクト出力の１つを含むチップ
セレクトピン（PIN）へ接続されている。
レジスタ22のPOL及びTIMでラベル付けされた２つのビッ
トに接続された入力を持っている。ピン（PIN）ドライ
バ24の出力は、マイクロコンピュータ10の外部バスイン
タフェース15のチップセレクト出力の１つを含むチップ
セレクトピン（PIN）へ接続されている。
クロック論理装置16は優先論理回路23の１つの出力と制
御レジスタ22のラベル付けされたWAIT1及びWAIT2の２つ
のビットへ接続された入力を具備している。クロック論
理回路16は、CPU11、外部バスインタフェース15、マイ
クロコンピュータ10のＥ−クロックピン及び例えばタイ
マー装置12、シリアル通信インタフェース13及びメモリ
装置14のようなすべての他のオンボード装置へのクロッ
ク信号を供給する出力を具備している。
御レジスタ22のラベル付けされたWAIT1及びWAIT2の２つ
のビットへ接続された入力を具備している。クロック論
理回路16は、CPU11、外部バスインタフェース15、マイ
クロコンピュータ10のＥ−クロックピン及び例えばタイ
マー装置12、シリアル通信インタフェース13及びメモリ
装置14のようなすべての他のオンボード装置へのクロッ
ク信号を供給する出力を具備している。
動作上において、ユーザに供給されたソウトウェアは、
望ましい様式でチップセレクト及びバスストレッチ論理
を動作させるためにスタートアドレスレジスタ21及び制
御レジスタ22内に適当なデータ値を蓄積しても差し支え
ない。スタートアドレスレジスタ21は、それに対して、
ユーザがチップセレクト信号をアクティブにするべく望
むアドレス範囲の低い方の（lower）境界を含んでい
る。制御レジスタ22のSIZ1からSIZ3ビットはそれに対し
てチップセレクト信号がアクティブとなる所望のサイズ
のアドレス範囲からの情報を含んでいる。３つのビット
を用いることで、８つの取りうる可能性のあるサイズの
内の１つの選択がエンコード（符号化、コード化）され
る。望ましい実施例においては、与えられたサイズの内
の１つはゼロであって、それによって、個々のイネーブ
ル制御ビットの必要性なしに、チップセレクト及びバス
ストレッチ論理回路をディスエーブルにするための手段
を与えている。
望ましい様式でチップセレクト及びバスストレッチ論理
を動作させるためにスタートアドレスレジスタ21及び制
御レジスタ22内に適当なデータ値を蓄積しても差し支え
ない。スタートアドレスレジスタ21は、それに対して、
ユーザがチップセレクト信号をアクティブにするべく望
むアドレス範囲の低い方の（lower）境界を含んでい
る。制御レジスタ22のSIZ1からSIZ3ビットはそれに対し
てチップセレクト信号がアクティブとなる所望のサイズ
のアドレス範囲からの情報を含んでいる。３つのビット
を用いることで、８つの取りうる可能性のあるサイズの
内の１つの選択がエンコード（符号化、コード化）され
る。望ましい実施例においては、与えられたサイズの内
の１つはゼロであって、それによって、個々のイネーブ
ル制御ビットの必要性なしに、チップセレクト及びバス
ストレッチ論理回路をディスエーブルにするための手段
を与えている。
CPU11によってアクセスされているアドレスがスタート
アドレスレジスタ21及びSIZ制御ビットによって定義さ
れた範囲内に入る時にはいつでも、アドレス比較論理回
路20はイネーブル信号を発生させ、優先論理回路23の入
力へ与えられている。優先論理回路23はいくつかの装置
間のデータの競合をさけるために役に立っている。スタ
ートアドレスレジスタ21及びコントロールレジスタ22内
のユーザーに供給されたソフトウェアによって蓄積され
た値のために、メモリマップの範囲内の重複する部分
（overlapping sites）に、優先論理回路23がなかった
ならば、いくつかの情報が配置されることになってしま
うであろう。換言すれば、もしもタイマー装置12の制
御、ステータス（状態）及びデータレジスタがCPU11の
メモリマップ内のアドレス＄E000−＄E004（アドレスは
16進法で与えられている）において現われているなら
ば、そしてもしも＄E000の値がスタートアドレスレジス
タ21内に蓄積されるならば、そして、SIZ制御ビットが1
Kバイト（bytes）のサイズを特定するならば、その時に
は、チップセレクト信号がそこへ接続されるオフチップ
（off-chip）装置とタイマー装置12との間の起こりうる
データの競合が存在するであろう。優先論理回路23はデ
ータの競合の起こりうる可能性のある各々の装置対する
アドレスデコード回路（address decoding circurts）
からの入力を受信し、しかも、実際的なデータの競合が
ない場合に限って通過させるために、アドレス比較論理
回路20からのイネーブル信号を与えている。
アドレスレジスタ21及びSIZ制御ビットによって定義さ
れた範囲内に入る時にはいつでも、アドレス比較論理回
路20はイネーブル信号を発生させ、優先論理回路23の入
力へ与えられている。優先論理回路23はいくつかの装置
間のデータの競合をさけるために役に立っている。スタ
ートアドレスレジスタ21及びコントロールレジスタ22内
のユーザーに供給されたソフトウェアによって蓄積され
た値のために、メモリマップの範囲内の重複する部分
（overlapping sites）に、優先論理回路23がなかった
ならば、いくつかの情報が配置されることになってしま
うであろう。換言すれば、もしもタイマー装置12の制
御、ステータス（状態）及びデータレジスタがCPU11の
メモリマップ内のアドレス＄E000−＄E004（アドレスは
16進法で与えられている）において現われているなら
ば、そしてもしも＄E000の値がスタートアドレスレジス
タ21内に蓄積されるならば、そして、SIZ制御ビットが1
Kバイト（bytes）のサイズを特定するならば、その時に
は、チップセレクト信号がそこへ接続されるオフチップ
（off-chip）装置とタイマー装置12との間の起こりうる
データの競合が存在するであろう。優先論理回路23はデ
ータの競合の起こりうる可能性のある各々の装置対する
アドレスデコード回路（address decoding circurts）
からの入力を受信し、しかも、実際的なデータの競合が
ない場合に限って通過させるために、アドレス比較論理
回路20からのイネーブル信号を与えている。
望ましい実施例においては、いかなるオンボード装置も
いかなるオフチップ装置に対して優先権を持っており、
しかもオフチップ装置の間の優先権を認めるための所定
の方式が存在している。
いかなるオフチップ装置に対して優先権を持っており、
しかもオフチップ装置の間の優先権を認めるための所定
の方式が存在している。
もしもオンボード装置の優先権を認めなければ、より高
い優先権をもった装置が優先してしまい、優先論理回路
23はアドレス比較論理回路20からピンドライバ24のイネ
ーブル入力（enable input）へイネーブ信号を通過させ
ることになる。ピンドライバ24は、チップセレクトピン
を介して、アクティブなチップセレクト信号を出力する
ことによってそのイネーブル（enable）入力へ応答して
いる。チップセレクト信号のタイミング及び極性は制御
レジスタ22のそれぞれTIM及びPOLビットに従って決定さ
れている。
い優先権をもった装置が優先してしまい、優先論理回路
23はアドレス比較論理回路20からピンドライバ24のイネ
ーブル入力（enable input）へイネーブ信号を通過させ
ることになる。ピンドライバ24は、チップセレクトピン
を介して、アクティブなチップセレクト信号を出力する
ことによってそのイネーブル（enable）入力へ応答して
いる。チップセレクト信号のタイミング及び極性は制御
レジスタ22のそれぞれTIM及びPOLビットに従って決定さ
れている。
いかなる論理信号もアクティブなハイ（active high）
か或いはアクティブロー（active low）のいずれか一方
であるはずである。
か或いはアクティブロー（active low）のいずれか一方
であるはずである。
通常の使用によると、チップセレクト信号は大部分の場
合しばしばアクティブローである。しかしながら、最大
限可能な柔軟性を与えるために、アクティブハイである
ように選択されうる少なくとも１つのチップセレクト信
号を提供することが有利であるかもしれない。POLビッ
トは、利用者に、チップセレクト信号のアクティブ状態
を選択することを与えている。同様に、チップセレクト
信号は、Ｅ−クロック信号（或いは、他のバスシステム
においては同様の信号）の特別の位相の期間中、時々ア
クティブ即ち有効（valid）であり、或いはアドレス信
号が有効である限りは有効であっても差し支えない。TI
Mビットは、望ましい実施例においては、チップセレク
ト信号がＥ−クロック（Ｅ−バリッドとして呼ばれる）
の高い位相で同時にアクティブとなるか或いは有効アド
レス（アドレス−バリッド,address-valid）の存在とと
もに同時にアクティブとなるかのどちらかの間を選択す
ることをユーザに対して与えている。
合しばしばアクティブローである。しかしながら、最大
限可能な柔軟性を与えるために、アクティブハイである
ように選択されうる少なくとも１つのチップセレクト信
号を提供することが有利であるかもしれない。POLビッ
トは、利用者に、チップセレクト信号のアクティブ状態
を選択することを与えている。同様に、チップセレクト
信号は、Ｅ−クロック信号（或いは、他のバスシステム
においては同様の信号）の特別の位相の期間中、時々ア
クティブ即ち有効（valid）であり、或いはアドレス信
号が有効である限りは有効であっても差し支えない。TI
Mビットは、望ましい実施例においては、チップセレク
ト信号がＥ−クロック（Ｅ−バリッドとして呼ばれる）
の高い位相で同時にアクティブとなるか或いは有効アド
レス（アドレス−バリッド,address-valid）の存在とと
もに同時にアクティブとなるかのどちらかの間を選択す
ることをユーザに対して与えている。
優先論理回路23の出力はピンドライバ24のイネーブル入
力に結合されるとともに、クロック論理装置16の入力へ
結合されている。従って、ピンドライバ24がチップセレ
クト信号をアクティブにドライブするためにイネーブル
にされる時にはいつでも、制御レジスタ22のWAITビット
によってプログラムされ、クロック論理装置16は、バス
ストレッチ動作を実行するためにイネーブルにされる。
力に結合されるとともに、クロック論理装置16の入力へ
結合されている。従って、ピンドライバ24がチップセレ
クト信号をアクティブにドライブするためにイネーブル
にされる時にはいつでも、制御レジスタ22のWAITビット
によってプログラムされ、クロック論理装置16は、バス
ストレッチ動作を実行するためにイネーブルにされる。
制御レジスタ22からの２ビットを用いることによって、
ここに図示されるように、４つの異なるバスストレッチ
期間をプログラム可能である。望ましい実施例において
は、WAIT1及びWAIT2において蓄積されたデータ値はディ
ジタルな値0,1,2或いは３を表現していてもよい。これ
はクロック論理装置16によって多数のエキストラＥ−ク
ロックサイクル、或いは待ち状態として、現行のバスサ
イクルへ挿入される。もちろん、他の通常のマイクロコ
ンピュータのバスとは、バスストレッチビットの符号化
及び実行の詳細な点は多少異なっていても差し支えな
い。
ここに図示されるように、４つの異なるバスストレッチ
期間をプログラム可能である。望ましい実施例において
は、WAIT1及びWAIT2において蓄積されたデータ値はディ
ジタルな値0,1,2或いは３を表現していてもよい。これ
はクロック論理装置16によって多数のエキストラＥ−ク
ロックサイクル、或いは待ち状態として、現行のバスサ
イクルへ挿入される。もちろん、他の通常のマイクロコ
ンピュータのバスとは、バスストレッチビットの符号化
及び実行の詳細な点は多少異なっていても差し支えな
い。
第３図Ａ及び第３図Ｂを参照すると、よりもっと詳細に
記載されているように、クロック論理装置16は優先論理
回路23からの入力と、様々な内部及び外部装置へ提供す
るクロック信号のすべてではないが、そのいくつかを変
更することによってWAITビットの値に応答している。Ｅ
−クロック信号は、外部装置に対する時間を実効的に拡
張して停止されている。さらに加えて、CPU11へ供給さ
れたクロック信号は、継続する以前に適当に終了させる
ためにバスサイクルを待たなければならないことから、
停止されることになる。外部バスインタフェース15へ供
給されたクロックもまた停止され、従ってアドレス及び
読み出し／書き込みラインドライバも停止された状態に
留まる。
記載されているように、クロック論理装置16は優先論理
回路23からの入力と、様々な内部及び外部装置へ提供す
るクロック信号のすべてではないが、そのいくつかを変
更することによってWAITビットの値に応答している。Ｅ
−クロック信号は、外部装置に対する時間を実効的に拡
張して停止されている。さらに加えて、CPU11へ供給さ
れたクロック信号は、継続する以前に適当に終了させる
ためにバスサイクルを待たなければならないことから、
停止されることになる。外部バスインタフェース15へ供
給されたクロックもまた停止され、従ってアドレス及び
読み出し／書き込みラインドライバも停止された状態に
留まる。
しかしながら、クロック論理装置16によって、タイマー
ユニット12及びシリアル通信インタフェース13（及び定
常的なクロック信号を必要とするすべての他の如何なる
オンボード装置）へ供給されたクロック信号は停止され
ない。例えばリアルタイム信号を発生するために使用さ
れるタイマー装置12におけるフリーランニングカウンタ
は拡張（ストレッチ）されたバスサイクルを用いること
によっては不正確になされることがないということをこ
れは提供している。同様に、タイムベースとしてのシス
テムクロックに依存して動作するシリアル通信インタフ
ェース13におけるボーレート発生器（baud rate genera
tors）は干渉されることはない。同様の利点はマイクロ
コンピュータチップ上において集積化できる他の装置に
も与えられている。
ユニット12及びシリアル通信インタフェース13（及び定
常的なクロック信号を必要とするすべての他の如何なる
オンボード装置）へ供給されたクロック信号は停止され
ない。例えばリアルタイム信号を発生するために使用さ
れるタイマー装置12におけるフリーランニングカウンタ
は拡張（ストレッチ）されたバスサイクルを用いること
によっては不正確になされることがないということをこ
れは提供している。同様に、タイムベースとしてのシス
テムクロックに依存して動作するシリアル通信インタフ
ェース13におけるボーレート発生器（baud rate genera
tors）は干渉されることはない。同様の利点はマイクロ
コンピュータチップ上において集積化できる他の装置に
も与えられている。
ここで第３図Ａを参照すると、第１図のマイクロコンピ
ュータ10の変更されていない外部バスのタイミングが図
示されている。第３図Ａの最上部の波形はクロック論理
装置16によって発生されたＥ−クロック信号を表わして
いる。Ｅ−クロック信号は、ほぼ、所定の期間の矩形波
となっている。例えば、マイクロコンピュータの基本的
なバススピードは2MHzであり、Ｅ−クロック信号の期間
は約500nsecである。
ュータ10の変更されていない外部バスのタイミングが図
示されている。第３図Ａの最上部の波形はクロック論理
装置16によって発生されたＥ−クロック信号を表わして
いる。Ｅ−クロック信号は、ほぼ、所定の期間の矩形波
となっている。例えば、マイクロコンピュータの基本的
なバススピードは2MHzであり、Ｅ−クロック信号の期間
は約500nsecである。
第３図Ａの次の波形は外部アドレスバス上における有効
な信号の存在の有無を表わしている。通常は、アドレス
情報はＥ−クロックの立下りエッジ（端部）のすぐ後で
変わり、しかもＥ−クロックの次の立下りエッジ（端
部）の後まで有効のままに留まることになる。１つの外
部装置は、第３図Ａの次の波形によって図示されるよう
に、そのアドレスが有効になった後の所定の時間tACCよ
りも遅くならない範囲内でデータバス上においてデータ
を配置すること（読み出しサイクルの場合において）に
よってその有効なアドレスに応答しなければならない。
図示されているように、tACCは１つのＥ−クロック期間
よりも短く、例えばいくつかの遅いメモリに対する最小
アクセス時間よりも実質的に短いかもしれない。
な信号の存在の有無を表わしている。通常は、アドレス
情報はＥ−クロックの立下りエッジ（端部）のすぐ後で
変わり、しかもＥ−クロックの次の立下りエッジ（端
部）の後まで有効のままに留まることになる。１つの外
部装置は、第３図Ａの次の波形によって図示されるよう
に、そのアドレスが有効になった後の所定の時間tACCよ
りも遅くならない範囲内でデータバス上においてデータ
を配置すること（読み出しサイクルの場合において）に
よってその有効なアドレスに応答しなければならない。
図示されているように、tACCは１つのＥ−クロック期間
よりも短く、例えばいくつかの遅いメモリに対する最小
アクセス時間よりも実質的に短いかもしれない。
第３図Ａの最後の波形のプログラムされたチップセレク
ト信号の動作波形を図示している。この場合において、
この特別のチップセレクト信号に対するスタートアドレ
スは＄1800でセット（設定）され、かつそのサイズは2K
バイトに設定されたと仮定して下さい。さらにその信号
のタイミングはＥ−バリッド（Ｅ−valid）に設定され
かつその信号はアクティブローにプログラムされたと仮
定して下さい。従って、アドレスライン上においてアド
レス＄1800が配置された矩時間の後に、チップセレクト
信号はアクティブローになる。従って周辺回路部分をイ
ネーブルにしてアドレスに対して応答するようになる。
図示されるように、次の２つのバスサイクルは、それぞ
れアドレス＄E000及びアドレス＄E001をアクセスするこ
とから、プログラムされたアドレス範囲の外にそれらが
入るため、チップセレクト信号の活動（activation）を
トリガしない。
ト信号の動作波形を図示している。この場合において、
この特別のチップセレクト信号に対するスタートアドレ
スは＄1800でセット（設定）され、かつそのサイズは2K
バイトに設定されたと仮定して下さい。さらにその信号
のタイミングはＥ−バリッド（Ｅ−valid）に設定され
かつその信号はアクティブローにプログラムされたと仮
定して下さい。従って、アドレスライン上においてアド
レス＄1800が配置された矩時間の後に、チップセレクト
信号はアクティブローになる。従って周辺回路部分をイ
ネーブルにしてアドレスに対して応答するようになる。
図示されるように、次の２つのバスサイクルは、それぞ
れアドレス＄E000及びアドレス＄E001をアクセスするこ
とから、プログラムされたアドレス範囲の外にそれらが
入るため、チップセレクト信号の活動（activation）を
トリガしない。
第３図Ａに図示された場合において明らかなように、待
ち状態或いはバスストレッチサイクルのプログラム数は
ゼロである。tACCよりも長い最小アクセス時間ｔ′ACC
を持つ周辺装置に適合させるためにプログラマブルバス
ストレッチ（拡張）の特徴を利用することが第３図Ｂに
は図示されている。この装置に対するチップセレクト論
理（ロジック）をプログラミングすることは、1E−クロ
ックサイクルのバスストレッチがプログラムされてきた
ということを除いて上述の記載と同様である。図示され
るように、アドレス及びチップセレクト信号は両方とも
にＥ−クロックに関するそれらの個々の通常時間におい
て有効になるが、しかし、それらは各々Ｅ−クロック信
号そのものと同様に、１つの“ノーマル”なＥ−クロッ
ク期間に等しい付加的な期間有効なものに留まってい
る。この場合において、遅い周辺回路部分はそれに必要
なアクセスタイムが与えられている。一方同時に、上記
で指摘されたように、いかなるタイマー装置、シリアル
通信インタフェース及び他のオンボードのシステムクロ
ックに依存したいかなる装置も、それらのクロック信号
が遮断（中断）されないから、依然として正確なままに
留まっている。
ち状態或いはバスストレッチサイクルのプログラム数は
ゼロである。tACCよりも長い最小アクセス時間ｔ′ACC
を持つ周辺装置に適合させるためにプログラマブルバス
ストレッチ（拡張）の特徴を利用することが第３図Ｂに
は図示されている。この装置に対するチップセレクト論
理（ロジック）をプログラミングすることは、1E−クロ
ックサイクルのバスストレッチがプログラムされてきた
ということを除いて上述の記載と同様である。図示され
るように、アドレス及びチップセレクト信号は両方とも
にＥ−クロックに関するそれらの個々の通常時間におい
て有効になるが、しかし、それらは各々Ｅ−クロック信
号そのものと同様に、１つの“ノーマル”なＥ−クロッ
ク期間に等しい付加的な期間有効なものに留まってい
る。この場合において、遅い周辺回路部分はそれに必要
なアクセスタイムが与えられている。一方同時に、上記
で指摘されたように、いかなるタイマー装置、シリアル
通信インタフェース及び他のオンボードのシステムクロ
ックに依存したいかなる装置も、それらのクロック信号
が遮断（中断）されないから、依然として正確なままに
留まっている。
上述の記載は非常に柔軟でパワフル（強力）なプログラ
マブルチップセレクト及びバスストレッチの実行を含ん
でいるが、一方、特別な状況に適合するためにはある程
度の修正及び変更がなされても差し支えない。例えば、
本発明の望ましい実施例において、マイクロコンピュー
タ10は４つのチップセレクトピンを保持している。汎用
チップセレクトと呼ばれるもの（ピン）の１つは実質的
に上述した通りである。
マブルチップセレクト及びバスストレッチの実行を含ん
でいるが、一方、特別な状況に適合するためにはある程
度の修正及び変更がなされても差し支えない。例えば、
本発明の望ましい実施例において、マイクロコンピュー
タ10は４つのチップセレクトピンを保持している。汎用
チップセレクトと呼ばれるもの（ピン）の１つは実質的
に上述した通りである。
プログラムチップセレクトと呼ばれる別のもの（ピン）
は、汎用チップセレクトピンが保有するのと同様の配置
としての柔軟性を保有はしていない。そのサイズは64
K、32K、16K或いは8Kバイトの１つとなる２ビット制御
レジスタフィールドによって決定され、かつその上限は
常に＄FFFFである。その極性は常にアクティブローであ
り、しかもそれは常に有効アドレスである。１ビット制
御フィールドはゼロサイズのオプションが得られないこ
とからこのチップセレクト及びバスストレッチの機構を
イネーブルか或いはディスエーブルにするために動作す
る。また１ビット制御フィールドはプログラムか或いは
汎用チップセレクトがより高い優先権を保有するかどう
かを決定している。そのプログラムチップセレクトは、
汎用チップセレクトが保有するのと同様のプログラマブ
ルバスストレッチを保有している。
は、汎用チップセレクトピンが保有するのと同様の配置
としての柔軟性を保有はしていない。そのサイズは64
K、32K、16K或いは8Kバイトの１つとなる２ビット制御
レジスタフィールドによって決定され、かつその上限は
常に＄FFFFである。その極性は常にアクティブローであ
り、しかもそれは常に有効アドレスである。１ビット制
御フィールドはゼロサイズのオプションが得られないこ
とからこのチップセレクト及びバスストレッチの機構を
イネーブルか或いはディスエーブルにするために動作す
る。また１ビット制御フィールドはプログラムか或いは
汎用チップセレクトがより高い優先権を保有するかどう
かを決定している。そのプログラムチップセレクトは、
汎用チップセレクトが保有するのと同様のプログラマブ
ルバスストレッチを保有している。
プログラムチップセレクトは１つの外部メモリ装置か或
いはユーザ（利用者）に供給されたプログラムを含む複
数の装置を選択することに対して最適化されている。プ
ログラムチップセレクトは、汎用チップセレクトの13ビ
ットに対してわずか６ビットの制御情報を必要としてい
る。
いはユーザ（利用者）に供給されたプログラムを含む複
数の装置を選択することに対して最適化されている。プ
ログラムチップセレクトは、汎用チップセレクトの13ビ
ットに対してわずか６ビットの制御情報を必要としてい
る。
レジスタセレクトとして呼ばれる他の２つのチップセレ
クトは、またより柔軟性の少ない配置とメモリサイズを
持っている。レジスタセレクトの配置は、メモリマップ
の範囲内のすべての4Kバイトの境界内へマッピングが可
能なマイクロコンピュータのレジスタ空間の配置によっ
て決定づけられている。レジスタセレクト及びレジスタ
スペース（空間）は全体として4Kバイトのメモリ空間を
占有している。第１のレジスタセレクトは2Kバイトのメ
モリサイズを保有し、かつ他のレジスタセレクトは2Kマ
イナスレジスタスペースのメモリサイズとなっている。
各レジスタセレクトは１つのイネーブルビット、１つの
極性ビット及び２ビットバスストレッチフィールドを具
備している。そのタイミングは常にＥ−バリッド（Ｅ−
valid）である。レジスタセレクトは他のセレクトより
も高いが内部装置よりも低い優先権を具備している。レ
ジスタセレクトは全体的として６ビットの制御情報を必
要としている。
クトは、またより柔軟性の少ない配置とメモリサイズを
持っている。レジスタセレクトの配置は、メモリマップ
の範囲内のすべての4Kバイトの境界内へマッピングが可
能なマイクロコンピュータのレジスタ空間の配置によっ
て決定づけられている。レジスタセレクト及びレジスタ
スペース（空間）は全体として4Kバイトのメモリ空間を
占有している。第１のレジスタセレクトは2Kバイトのメ
モリサイズを保有し、かつ他のレジスタセレクトは2Kマ
イナスレジスタスペースのメモリサイズとなっている。
各レジスタセレクトは１つのイネーブルビット、１つの
極性ビット及び２ビットバスストレッチフィールドを具
備している。そのタイミングは常にＥ−バリッド（Ｅ−
valid）である。レジスタセレクトは他のセレクトより
も高いが内部装置よりも低い優先権を具備している。レ
ジスタセレクトは全体的として６ビットの制御情報を必
要としている。
上述の記載は、本発明の原理に対する多数の可能性のあ
る変更・拡張例のうちのわずか２〜３の変更例にすぎな
い。メモリマップ内のチップセレクト配置、アドレス範
囲のメモリサイズ、タイミング、極性及びプログラマブ
ルバスストレッチングの数多くの可能性のある組合わせ
は望ましい実施例の説明から、当業技術者にとっては明
らかなものとなるであろう。
る変更・拡張例のうちのわずか２〜３の変更例にすぎな
い。メモリマップ内のチップセレクト配置、アドレス範
囲のメモリサイズ、タイミング、極性及びプログラマブ
ルバスストレッチングの数多くの可能性のある組合わせ
は望ましい実施例の説明から、当業技術者にとっては明
らかなものとなるであろう。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−90742（ＪＰ，Ａ) 特開 昭62−67655（ＪＰ，Ａ) 特開 昭62−221061（ＪＰ，Ａ) 特開 昭60−112158（ＪＰ，Ａ)
Claims (10)
- 【請求項１】データで動作しかつ周辺装置とインタフェ
ースする命令を実行する中央処理装置手段と、 マイクロコンピュータの内部でかつ前記中央処理装置手
段に結合された内部アドレス及びデータバスと、 周辺装置と、 前記内部アドレス及びデータバスに結合され、前記マイ
クロコンピュータの外部の外部周辺装置を前記内部アド
レス及びデータバスに結合する外部バスインタフェース
手段と、 から構成されたマイクロコンピュータにおいて、 前記外部バスインタフェース手段は第１プログラマ
ブルチップセレクト手段とプログラマブルバスサイクル
拡張手段とから構成され、第１プログラマブルチップセ
レクト手段は、前記中央処理装置手段によって提供され
た１つのアドレスが前記中央処理装置手段によって選択
された第１のアドレス範囲内に存在する場合には第１の
チップセレクト出力信号を提供し、 前記プログラマブルバスサイクル拡張手段は、前記
中央処理装置手段によって提供された１つのアドレスが
第１のアドレス範囲内に存在しかつ前記中央処理装置手
段が前記プログラマブルバスサイクル拡張手段が前記第
１チップセレクト出力信号と同時にアクティブになる場
合には第１制御信号を発生し、 前記中央処理装置手段、前記周辺装置、前記外部バスイ
ンタフェース手段及び前記外部周辺装置に対してタイミ
ング信号を提供し、第１制御信号に応答して前記中央処
理装置手段と前記外部バスインタフェース手段と前記外
部周辺装置に与えられる前記タイミング信号の提供を停
止し、かつ前記周辺装置に与えられる前記タイミング信
号に影響を与えないようにするクロック論理手段を更に
含む、マイクロコンピュータ。 - 【請求項２】前記外部バスインタフェース手段は更に、
中央処理装置手段の命令に従って複数ビットの制御情報
を蓄積する第１チップセレクト制御レジスタ手段を含
み、前記制御情報の第１部分（SIZ1,SIZ2,SIZ3）は前記
第１アドレス範囲を特定し、かつ前記制御情報の第２部
分（WAIT1,WAIT2）は前記バスサイクルストレッチ手段
が前記第１チップセレクト出力信号と同時にアクティブ
となるかどうかを特定することを特徴とする請求項１記
載のマイクロコンピュータ。 - 【請求項３】前記第１チップセレクト制御レジスタ手段
内に蓄積された前記制御情報の前記第２部分は更にまた
前記クロック論理手段が前記タイミング信号を停止する
時間長を特定することを特徴とする請求項１記載のマイ
クロコンピュータ。 - 【請求項４】前記外部バスインタフェースは更に、 前記中央処理装置手段によって与えられた１つのアドレ
スが前記中央処理装置手段によって選択された第２アド
レス範囲内に存在する場合に第２チップセレクト出力信
号を発生する第２プログラマブルチップセレクト手段を
含み、かつ前記プログラマブルバスサイクルストレッチ
手段は、前記中央処理装置手段によって与えられる１つ
のアドレスが前記第２アドレス範囲内に存在し、かつ前
記中央処理装置手段が前記プログラマブルバスサイクル
ストレッチ手段を前記第２チップセレクト出力信号と同
時にアクティブとなるようにプログラムした場合に前記
第１制御信号を発生することを特徴とする請求項１記載
のマイクロコンピュータ。 - 【請求項５】前記外部バスインタフェース手段は更に、
中央処理装置手段の命令に従って、複数ビットの制御情
報を蓄積する第２チップセレクト制御レジスタ手段を含
み、前記制御情報の第１部分は前記第２アドレス範囲を
特定しかつ前記制御情報の第２部分は前記バスサイクル
ストレッチ手段が前記第２チップセレクト出力信号と同
時にアクティブとなるようにプログラムされるかどうか
を特定することを特徴とする請求項４記載のマイクロコ
ンピュータ。 - 【請求項６】前記第２チップセレクト制御レジスタ手段
は更にまた、前記クロック論理手段が前記タイミング信
号を停止する時間長を特定することを特徴とする請求項
５記載のマイクロコンピュータ。 - 【請求項７】内部アドレスバス及び周辺装置に結合され
たアドレスデコーディング回路と、前記アドレスデコー
ディング回路の１つの出力と、第１プログラマブルチッ
プセレクト手段と、及びプログラマブルバスサイクルス
トレッチ手段に結合された優先論理回路とを更に含む、
請求項１記載のマイクロコンピュータ。 - 【請求項８】集積回路マイクロコンピュータであって、 中央処理装置と、 集積回路マイクロコンピュータの内部でかつ中央処理装
置に結合されたアドレス及びデータバスと、 内部アドレス及びデータバスに結合された周辺装置と、 内部アドレス及びデータバスに結合され、かつ内部アド
レス及びデータバスを含む集積回路マイクロコンピュー
タの外部の複数の信号線に結合するように適合された外
部バスインタフェースとから構成され、 外部バスインタフェースは更に、 内部アドレス及びデータバスに結合された第１レジスタ
手段と、 第１レジスタ手段及び内部アドレスバスに結合された入
力と１つの出力とを有するアドレス比較論理回路と、 アドレス比較論理回路の出力に結合されたイネーブル入
力と集積回路マイクロコンピュータの１つのピンに結合
された１つの出力とを有するピン駆動論理回路とを含
み、 更に、中央処理装置に結合された第１出力と周辺装置に
結合された第２出力とを有するアドレス比較論理回路の
出力に結合された１つの出力を有するクロック論理回路
とから構成され、 前記クロック論理回路はアドレス比較論理回路の出力に
応答して中央処理装置に与えられるクロック信号を停止
し、周辺装置に提供されるクロック信号に影響を与えな
いようにすることを特徴とする集積回路マイクロコンピ
ュータ。 - 【請求項９】内部アドレス及びデータバスに結合された
第２レジスタ手段と、 第２レジスタ手段内に含まれる値に応答して中央処理装
置に与えられたクロック信号が停止されている時間長を
決定するクロック論理回路とを更に含む、請求項８記載
の集積回路マイクロコンピュータ。 - 【請求項１０】内部アドレスバス及び周辺装置に結合さ
れたアドレスデコーディング回路と、アドレスデコーデ
ィング回路の出力ピン駆動論理回路及びクロック論理回
路に結合された優先論理回路とを更に含む、請求項８記
載の集積回路マイクロコンピュータ。
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