JPH02500938A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 オンボードチップセレクト及びプログラマブルバスストレッチング機能を具備し たマイクロコンピュータ 発明の技術分野 本発明は、一般的に、集積回路としてのデータ処理デバイスに関する．さらに具 体的には、本発明はオンボードチップセレクト及びプログラマブルバスストレッ チング機能を具備するマイクロコンピュータに関スる。

発明の背景 マイクロコンピュータは半導体材料からなる単一の部品或いはチップ上において 、中央演算処理装置（ＣＰＵ）、メモリ及びいくつかの入力／出力（　Ｉ　／Ｏ ）或いは他の機能を含んだデータ処理デバイスである．多くの場合においてこの ようなマイクロコンピュータはメモリ、Ｉ／Ｏ及びチップ上に配置されていない 他の周辺デバイスとの通信を与えるための外部バスインタフェースを含むであろ う。

外部バスとの間の集積回路としてのデータプロセッサのタイミングの必要性はバ ス信号に対して応答することのできるメモリ及び他の周辺デバイスの可変可能性 （ｖａｒｙｉｎｇ　ａｂｉＡｉｔｉｅｓ）との間で長い間議論の対象となってき た。計算機システムの設計者等は、彼らのシステムにおいてより遅い動作をする 周辺デバイスの能力に適応させるために、通常その中に１拡張すること（ｓｔｒ ｅｔｃｈｉｎｇ）″或いは“待ち状Ｂ（ｗａｉｔ　ｓｔａｔｅ）を挿入すること によって、プロセッサのバスの通常のタイミングを変更するためにデータプロセ ッサへの外部回路を含むことが強制されてきた。

マイクロコンピュータを含む大部分のシステムは、様々な周辺デバイスのイネー ブル（ｅｎａｂｉ！ｅ）或いは選択（セレクト）入力をトリガするために上部（ ｕｐｐｅｒ）アドレス信号のいくつかをデコード（ｄｅｃｏｄｅ）するためのオ フチップ（チップ外）の論理回路もまた必要としている．バスストレッチング、 チップセレクト及び何らかの他の必要とされる外部機能は一般的に１グルーロジ ツク（ｇｊ！ｕｅ　ｊ！！ｏｇｉｃ）　”と呼ばれている．新しいマイクロコン ピュータの可能な設計到達目標とは、必要とされるグルーロジック（ｇｊ！ｕｅ 　１ｏｇｉＣ）を最大限可能な範囲内で減少させることにある。

しかしながら、マイクロコンピュータチップ上ヘグルーロジック機能を集積化す ることは必ずしも平凡なプロセスを必要とするわけではない。マイクロコンピュ ータが充分に広い市場規模を達成するためにマイクロコンピュータにおいて存在 する必要のある柔軟性を保有することは競合する顧客の必要性（ｎｅｅｄｓ）と の間の困難性なトレード・オフ関係を処理しなければならないということを要求 している．マイクロコンピュータ上へのチップセレクト及びバスストレッチング 論理回路を集積化することは、例えば、グルー論理回路を減少することと全体的 なマイクロコンピュータの性能が低下することとの間のトレードオフを注意深く 考察することが必要となる。

発明の要約 従って、本発明の目的の１つはオンボードチップセレクト及びプログラマブルバ スストレッチング機能を具備したマイクロコンピュータを提供することである。

さらに本発明の目的の１つは、外部バスの拡張（ストレッチング）が他のオンボ ードデバイスへの臨界的なタイミング信号を変更する必要のない、オンボードチ ップセレクト論理およびプログラマブルバスストレッチング機能を具備したマイ クロコンピュータを提供することである。

本発明のこれらのそして他の目的及び利点は中央演算処理装置と、前記中央演算 処理装置へ第１のタイミング信号を提供するためのクロック論理手段と、前記ク ロック論理手段からの第２のタイミング信号を受信する別のデバイスと、前記中 央演算処理装置とマイクロコンピュータの外部のデバイスとの間の通信を与え、 前記中央演算処理装置によって与えられた１つのアドレスがアドレス値の予め選 択された範囲内に入り込む時１つのチップセレクト信号を与える外部バスインタ フェース手段と、１つのバスサイクルを選択可能的に拡張（ｓｔｒｅｔｃｈｉｎ ｇ）し、前記チップセレクト信号が前記第２のタイミング信号を変更することな しに動作状態にある予め選択された期間中に対して前記第１のタイミング信号を 凍結する（［ｒｅｅｚｉｎｇ）バスストレッチ（拡張）手段とを含むことを特徴 とするマイクロコンピュータによって与えられている。

本発明のこれらの、そして他の目的及び利点は添付された図面とともに以下の詳 細な説明によって明らかとなるであろう。

図面の簡単な説明 第１図は、本発明の動作原理に従うマイクロコンピュータを図示するブロック図 である。

第２図は、第１図のマイクロコンピュータのチップセレクト及びバスストレッチ 論理（ロジック）の１部分を図示するブロック図である。そして 第３図Ａ及び第３図Ｂは第１図及び第２図に図示した装置の動作を図示するタイ ミング図を図示している。

発明の詳細な説明 第１図は１つのマイクロコンピュータ１０を図示している。

マイクロコンピュータ１０は１つのＣＰＵ１１．１つのタイマーユニット（装置 ）１２．１つのシリアル通信インタフェース１３．１つのメモリユニット（装置 ）１４．１つの外部バスインタフェース１５及び１つのクロック論理ユニット（ 装置）１６を含んでいる。ＣＰＵＩＩは命令を実行し、かつメモリ１４内か或い は外部メモリ内かのいずれかの内部に記憶されたデータ上において動作し、かつ タイマー１２、シリアルインタフェース１３、メモリ１４及び外部バスインタフ ェース１５との間で一組の内部バス１８の手段によって通信している。

クロックロジック（論理）１６は、例えば外部に与えられた水晶発振器からの信 号を受信し、かつマイクロコンピュータ１０の他の部品の各々がそれらのタイミ ング信号を引き出す所のクロック信号を発生している。従って、クロック論理１ ６はＣＰＵＩＩタイマー１２、シリアルインタフェース１３、メモリ１４及び外 部バスインタフェース１５の各々へ結合されている。

さらに付は加えると、クロック論理１６は、外部デバイスがマイクロコンピュー タ１０との適当な（ａｐｐｒｏｐｒｉａｔｅ）タイミング関係で動作するかもし れないために、クロック信号Ｅ（以後Ｅ−クロックと呼ぶ）を提供している。

図示されたように、ＣＰＵＩＩ、タイマー１２及びシリアルインタフェース１３ は外部デバイスへの電気的な接続を与えるためにマイクロコンピュータ１０のピ ンへ接続されている。しかしながら、これらの接続関係は、必ずしも本発明を理 解することによって必要ではない。

外部バスインタフェース１５はまたマイクロコンピュータ１０のピンへ結合され ている。技術上よく知られているように外部バスインタフェース１５は例えば一 般的な目的の汎用１１０ボートのような別のオンボードデバイスといくつかのピ ンを“共有１していても差し支えない、この特徴は、明確さを保存するためにあ えてここには図示されていない。外部バスインタフェース１５は、それによって ＣＰＵＩＩが外部的に与えられたメモリ及びそのメモリマツプ内に存在する他の 周辺デバイスと通信する手段を与えている。その目的のために、外部バスインタ フェース１５は、複数のアドレ寥作号を与える第１のグループのピンと、複数の 双方向データ信号を与える第２のグループのピンと、複数のチップセレクト出力 信号を与える第３のグループのピンと及び読み出し／書き込み（ｒｅａｄ／ｗｒ ｉｔｅ）出力信号を与える単一のピンとへ接続されている。ひとまとめにして考 えると、これらのピンはマイクロコンピュータ１０の外部バスを含んでいる。ク ロック論理（ロジック）　１６によって与えられたＥ−クロック信号はまた外部 バスの１部分として考えられてもよい、これは、Ｅ−クロックがそこからバスの タイミングの仕様（ｔｉｍｉｎｇ　５ｐｅｃｉｆｉｃａｔｉ。

ｎｓ）が定義される基礎と、それに°よって外部デバイスがそのバスへ同期する かもしれない手段とを与えるからである。

５業技術者であれば上述の外部バスが、テキサス州オースチン市のモトローラマ イクロプロセッサプロダクツグループから市販された製品の様式に従うというこ とに恩恵をこうむり感謝するであろう、しかしながら、記載された実施例は単に 例として開示されているにすぎないのであって、特別の製造業者の様式へ本発明 の展望範囲を制限する意図があるわけでは全くない。

ここで第２図を参照すると、第１図のマイクロコンピュータ１０の各部分がより もつと詳細に図示されている。アドレス比較論理（ａｄｄｒｅｓｓ　ｃｏｍｐａ ｒｅ　Ｊｏｇｉｃ）２０は内部バス１８　（第１図参照）のアドレスラインの内 の少なくともいくつかからの及びスタートアドレスレジスタ２１からの入力を受 信している。さらにつけ加えると、アドレス比較論理回路２０は制ｍ＜コントロ ール）レジスタ２２の、Ｓ！Ｚｌから５ＩＺ３へラベル付けされた、３ビツトか らの入力を受信している。アドレス比較論理回路２０の１つの出力は優先論理回 路２３の１つの入力へ接続されている。優先論理回路２３の１つの出力はピン（ ｐ　ｉ　ｎ）　ドライバ２４の１つのイネーブル（ｅｎａｂＪｉｅ）入力へ結合 されている。

ピン（ｐ　ｉ　ｎ）　ドライバ２４は、また制御レジスタ２２のＰＯＬ及びＴＩ Ｍでラベル付けされた２つのビットへ結合された入力を持っている。ピン（ｐ　 ｉ　ｎ）　ドライバ２４０１つの出力は、マイクロコンピュータ１０の外部バス インタフェース１５のチップセレクト出力の１つを含むチップセレクトピン（ｐ ｉｎ）へ結合されている。

クロック論理回路１６は優先論理回路２３の１つの出力と制御レジスタ２２のラ ベル付けされたＷＡ　Ｉ、Ｘ’Ｔ　Ｉ及びＷＡＩＴ２の２つのビットとへ接続さ れた入力を具備している。クロック論理１６はＣＰＵＩＩへ、外部バスインタフ ェース１５へ、マイクロコンピュータ１０のＥ−クロックピンへ及び例えばタイ マー１２、シリアルインタフェース１３及びメモリ１４のようなすべての他のオ ンボードデバイスへのクロック信号を供給する出力を具備している。

動作上において、ユーザーに供給されたソフトウェアは、望ましい様式でチップ セレクト及びバスストレッチ論理を動作させるためにスタートアドレスレジスタ ２１及び制御レジスタ２２内に適当なデータ値を蓄積しても差し支えない、スタ ートアドレスレジスタは、それに対して、ユーザーがチップセレクト信号を動作 させるべく望むアドレス範囲の低い方の（＃ｏｗｅｒ）境界を含んでいる。制御 レジスタ２２の５ＩＺＩから５ＩＺ３ビツトはそれに対してチップセレクト信号 が活性となる望まれた大きさのアドレス範囲からの情報を含んでいる。３つのビ ットを用いることで、８つの取りうる可能性のある大きさの間の１つの選択ＩＲ がエンコード（符号化、コード化）されていてもよい、望ましい実施例において は、得られる可能な太きさくサイズ）の１つはゼロであって、それによって、１ つのセパレート（ｓｅｐａｒａｔｅ）イネーブル制御ビットの必要性なしにチッ プセレクト及びバスストレッチ論理回路を不可能化するための１つの手段を与え ている。

ＣＰＵＩ　１によってアクセスされているアドレスがスタートアドレスレジスタ 及びＳＩＺ制御ビットによって定義された範囲内に入り込む時にはいつでも、ア ドレス比較論理回路２０はイネーブル信号を発生させ、優先論理回路２３の１つ の入力へ与えられている。優先論理回路２３はいくつかのデバイス間の衝突をさ けるために役に立っている。レジスタ２１及び２２内のユーザーに供給されたソ フトウェアによって蓄積された値のためにメモリマツプの範囲内の重複する部分 （ｏｖｅｒｌａｐｐｉｎｇ　５ｉｔｅｓ）に優先論理回路２３がなかったならば いくつかのデバイスは配置されることになってしまうであろう。

換言すれば、もしもタイマー１２の制御、ステータス（状態）及びデータレジス タがＣＰＵＩＩのメモリマツプ内のアドレス＄ＥＯＯＯ−＄ＥＯＯ４（アドレス は１６進法で与えられてい゛る）において現われているならば、そしてもしも＄ ＥＯＯＯＯ値がスタートアドレスレジスタ２１内に蓄積されるならば、そして、 Ｓ　Ｉ　Ｚ＠御ビットがＩＫバイト（ｂｙｔｅａ）の大きさくサイズ）を特定す るならば、その時には、チップセレクト信号がそこへ接続されるオフチップ（ｏ ｆｆ−ｃｈｉｐ）デバイスとタイマー１２との間の起こりうるそれなりの衝突が 存在するであろう。優先論理回路２３は衝突の起こりうる可能性のある各々のデ バイスに対するアドレスデコード回路（ａ　ｄ　ｄ　ｒ　ｅｓｓ　ｄｅｃｏｄｉ ｎｇ　ｃｉｒｃｕｉｔｓ）からの入力を受信し、しかも、実際的な衝突がない場 合に限って通過させるために、アドレス比較論理回路２０からのイネーブル（ｅ ｎａｂＲｅ）信号を与えている。

望ましい実施例においては、いかなるオンボードデバイスもいかなるオフチップ （ｏｆｆ−ｃｈｉｐ）デバイスに対して優先権を持っており、しかもオフチップ （ｏｆｆ−ｃｈｉｐ）デバイスの間の優先権を認めるための所定の方法（ｓ　ｃ 　ｈ　ｅｍｅ）が存在している。

もしも他にないならば、より高い優先権をもったデバイスは（上述の如く）その ようにすることを先買権によって占有してしまい、優先論理回路２３はアドレス 比較論理回路２０からピンドライバ２４のイネーブル人力（ｅｎａｂｌｅ　１ｎ ｐｕｔ）へイネーブル信号を通過させることになる。ビンドライバ２４は、チッ プセレクトピンを介して、１つの活性なチップセレクト信号を追い出すこと（ｄ ｒｉｖ６ｏｕｔ）によってそのイネーブル（ｅｎａｂｊ！ｅ）入力へ応答してい る。チップセレクト信号のタイミング及び極性は制御レジスタ２２のそれぞれＴ ＩＭ及びＰＯＬビットに従って決定されている。

いかなる論理信号も活性なハイ（ａｃｔｉｖｅ　ｈｉｇｈ）か或いは活性なロー （ａｃｔｉＸｖｅ　ｎｏｗ）のいずれか一方であるはずである。

通常の使用によると、チップセレクト信号は大部分の場合しばしばアクティブロ ー（ａｃｔｉｖｅ　ｆｆｉｏｗ）である、しかしながら、最大限可能な柔軟性を 与えるために、アクティブハイ　（ａｃｔｉｖｅ　ｈｉｇｈ）であるように選択 されうる少なくとも１つのチップセレクト信号を提供することが有利であるかも しれない。ＰＯＬビットは、利用者に、チップセレクト信号の活性状Ｂ（ａｃｔ ｉｖｅ　５ｔａｔｅ）を選択することを与えている。同様に、チップセレクト信 号は、Ｅ−クロック信号（或いは、他のバスシステムにおいては同様の信号）の 特別の位相の期間中、時々アクティブ即ち有効（ｖａｆｉｄ）であり、或いはア ドレス信号が有効（ｖａｌｉｄ）である限りは有効であっても差し支えない。Ｔ ＩＭビットは、望ましい実施例においては、チップセレクト信号がＥ−クロック （Ｅ−バリッド（ｖａｌｉｄ）として呼ばれる）の高い位相で同時にアクティブ となるか或いは有効（ｖａＩｔｉｄ）アドレス（アドレス−バリッド、ａｄｄｒ ｅｓｓ−ｖａＩ！ｉｄ　）の存在とともに同時に活性（アクティブ）となるかど うかのどちらかの間を選択することをユーザー（利用者）に対して与えている。

ビンドライバ２４のイネーブル（ｅｎａｂｌｅ）入力に結合されることに加えて 、優先論理回路Ｘ２３の出力はクロック論理回路１６の１つの入力へ結合されて いる。従って、ビンドライバ２４がチップセレクト信号を活性にドライブするた めにイネーブル（可能化）される時にはいつでも制御レジスタ２２の。

ＷＡ　Ｉ　Ｔビットによってそのようにするべくプログラムされる場合にはクロ ック論理回路１６はバスストレッチ動作を実行するためにイネーブル（可能化） されている。

制御レジスタ２２から２ビツトを用いることによって、ここに図示されるように 、４つの異なるバスストレッチ期間をプロダラム可能である。望ましい実施例に おいては、ＷＡＩＴｌ及びＷＡＩＴ２において蓄積されたデータ値はディジタル な値０゜１．２或いは３を表現していてもよい、これはクロック論理回路１６に よって多数のエキストラＥ−クロックサイクル、或いは待ち状態（ｗａｉｔ　５ ｔａｔｅｓ）として、現行のバスサイクルへ挿入されるように（プログラムを） 機械言語に翻訳処理される。もちろん、他の通常のマイクロコンピュータのバス とは、バスストレッチビットのエンコーディング（符号化）及び（実行）の詳細 な点は多少異なっていても差し支えい。

第３図Ａ及び第３図Ｂを参照すると、よりもっと詳細に記載されているように、 クロック論理回路１６は優先論理回路２３からの入力と、様々な内部及び外部デ バイスへ提供するクロック信号のすべてではないが、そのいくつかを変更するこ とによってＷＡ　Ｉ　Ｔビットの値に応答している。Ｅ−クロック信号は、外部 デバイスに対する時間を実効的に拡張して凍結されている。

さらに加えて、ＣＰＵＩＩへ供給されたクロック信号は、継続する以前に適当に 終了させるバスサイクルを持たなければならないことから、凍結されることにな る。外部バスインタフェース１５へ供給されたクロックもまた凍結され、従って アドレス及び読み出し／書き込みライントライバも凍結された状態に留まる。

しかしながら、クロック論理回路１６によって、タイマー１２及びシリアルイン タフェース１３（及び定常的なりロック信号である必要があるかもしれないすべ ての他の如何なるオンボードデバイス）へ供給されたクロック信号は凍結されな い。例えばりアルタイム信号を発生するべく用いられるタイマー１２におけるフ リーランニング（ｆｒｅｅ　ｒｕｎｎｉｎｇ）カウンタは拡張（ストレッチ）さ れたバスサイクルを用いるこによっては不正確になされることがないということ をこれは提供している。同様に、シリアルタイムベースどしてのシステムクロッ クに依存して動作するシリアルインタフェース１３におけるボーレート発生器（ ｂａｕｄ　ｒａｔｅ　ｇｅｎｅｒａｔｏｒＳ）は干渉されることはない。同様の 利点、恩恵はマイクロコンピュータチップ上において集積化できる他のデバイス にも与えられている。

ここで第３図Ａを参照すると、第１図のマイクロコンピュータの変更されていな い外部バスのタイミングが図示されている。

第３図Ａの最も上部（ｕｐｐｅｒ　ｍｏｓｔ））の波形トレース（ｔ　ｒ　ａ　 ｃ　ｅ）はクロック論理回路１６によって発生されたＥ−クロック信号を表わし ている。Ｅ−クロック信号は、はぼ、所定の期間の短形波となっている０例えば 、マイクロコンピュータの基本的なバススピードは２ＭＨｚであり、Ｅ−クロッ ク信号の期間は約５００ｎｓｅｃ、である。

第３図Ａの次の波形トレースは外部アドレスバス上における有効な（ｖａｌｉｄ ）信号の存在の有無を表わしている。通常は、アドレス情報はＥ−クロックの立 下りエツジ（端部）のすぐ後で変わり、しかもＥ−クロックの次の立下りエツジ （端部）の後まで有効のままに留まることになる。１つの外部デバイスは、第３ 図Ａの次のトレースによって図示されるように、そのアドレスが有効（ｖａＩ！ ｉｄ）になった後の所定の時間ｔ　Ａｃｅよりも遅くならない範囲内でデータバ ス上においてデータを配置すること（読み出しサイクルの場合において）によっ てその有効な（ｖａｌｉｄ）アドレスに応答しなければならない０図示されてい るようにｔ　ＡＣＣは１つのＥ−クロック期間よりも短く、例えばいくつかの遅 いメモリに対する最小アクセス時間よりも実質的に短いかもしれない。

第３図Ａの最後の波形トレースはプログラムされたチップセレクト信号の動作波 形を図示している。この場合において、この特別のチップセレクト信号に対する スタートアドレスは＄１８００でセット（設定）され、かつそのサイズ（大きさ ）は２にバイト（ｂ　ｙ　ｔ　ｅ　ａ）に設定されたと仮定して下さい、さらに その信号のタイミングはＥ−バ、リッド（Ｅ−ｖａｌｉｄ）に設定されかつその 信号はアクティブロー（ａｃｔｉｖｅ　ｊ！。

Ｗ）にプログラムされたと仮定して下さい、従って、アドレスライン上において 短時間の後にアドレス＄１８００が配置され、チップセレクト信号はアクティブ （ａｃｔｉｖｅ）になり（低になる＊　ｇｏｅｓｊ！ｏｗ）、従って周辺回路部 分（ｐｅｒｉｐｈｅｒａｊりを可能化（活性化）してアドレスに対して応答する ようになる０図示されるように、次の２つのバスサイクルは、それぞれアドレス ＄Ｅ０００及びアドレス＄ＥＯＯ１をアクセスすることから、プログラムされた アドレス範囲の外にそれらが入りこむため、チップセレクト信号の活動（ａｃｔ ｉｖａｔｔｏｎ）をトリガしない。

第３図Ａに図示された場合において明らかなように、待ち状態（ｖａｉｔ　５ｔ ａｔｅｓ）或いはバスストレッチサイクルのプログラムされた数（番号）はゼロ である。ｔＭｃｃよりも長い最小アクセス時間ｔ’ａｃｃを持つ周辺デバイスに 適合させるためにプログラマブルバスストレッチ（拡張）の特徴を利用すること が第３図Ｂには図示されている。このデバイスに対するチップセレクト論理（ロ ジック）をプログラミングすることは、ＩＥ−クロックサイクルのバスストレッ チがプログラムされてきたということを除いて上述の記載と同様である。図示さ れるように、アドレス及びチップセレクト信号は両方ともにＥ−クロックに関す るそれらの個々の通常時間において有効になるが、しかし、それらは各々Ｅ−ク ロック信号そのものと同様に、１つの“ノーマル１　（“ｎｏｒｍａｊ！”）Ｅ −クロック期間に等しい付加的な期間に対して有効なものに留まっている。この 場合において、遅い周辺回路部分はそれに必要なアクセスタイムが与えられてい る。一方間時に、上記で指摘されたように、いかなるタイマー、シリアルインタ フェース及び他のオンボードの、システムクロックに依存したいかなるデバイス も、それらのクロック信号が遮断（中断）されない×から、依然として正確なま まに留まっている。

上述の記載は非常に柔軟でパワフル（強力）なプログラマブルチップセレクト及 びバスストレッチの実行を含んでいるが、一方、特別の状況に適合するためには ある程度の変更（ｍｏｄｉｆｃａｔｉｏｎ）及び変化（ｃ　ｈ　ａ　ｎ　ｇ　ｅ ）がなされても差し支えない０例えば、本発明の望ましい実施例において、マイ クロコンピュータは４つのチップセレクトピンを保持している。

汎用チップセレクトと呼ばれるもの（ピン）の１つは実質的に上述の通りである 。

プログラムチップセレクトと呼ばれる別のもの（ビン）は、汎用チップセレクト ピンが保有するのと同様の配置としての同様の柔軟性を保有はしていない。その 大きさは６４Ｋ、３２Ｋ、１６に或いは８にバイト（ｂｙｔｅｓ）の１つとなる ２ビツト制御レジスタフイールドによって決定され、かつその上限（Ｕｐｐｅｒ 　ｂｏｕｎｄ）は常に３ＦＦＦＦである。その極性は常にアクティブロー（ａｃ ｔｉｖｅ　ｊ！ｏｗ）であり、しかもそれは常にアドレス有効（ａｄｄｒｅｓｓ 　ｖａｌｉｄ　）である、１ビツト制御フイールドはゼロサイスのオプションが 得られないことからこのチップセレクト及びバスストレッチの機構を可能化（イ ネーブル）か或いは不可能化（ディスイネーブル）するために動作する。また１ ビツト制御フイールドはプログラムか或いは汎用チップセレクトがより高い優先 権を保有するかどうかを決定している。そのプログラムチップセレクトは、汎用 チップセレクトが保有するのと同様のプログラマプルバストレツチを保有してい る。

プログラムチップセレクトは１つの外部メモリデバイスが或いはユーザー（利用 者）に供給されたプログラムを含む複数のデバイス（ｄｅｖｉｃｅｓ）を選択す ることに対して最適化されている。プログラムチップセレクトは、汎用チップセ レクトの１３ビツトに対してわずか６ビツトの制御情報を必要としている。

レジスタセレクトとして呼ばれる他の２つのラップセレクトは、またより柔軟性 の少ない配置とメモリの大きさくサイズ）を持っている。レジスタセレクトの配 置は、メモリマツプの範囲内のすべての４にの境界内へマツピングが可能なマイ クロコンピュータのレジスタスペース（空間）の配置によって決定づけられてい る。レジスタセレクト及びレジスタスペース（空間）は全体として４にビットの メモリスペース（空間）を占有している。第１のレジスタセレクトは２にのメモ リサイズを保有し、かつ他のレジスタセレクトは２にマイナスレジスタスペース のメモリサイズとなっている。各レジスタセレクトは１つのイネーブル（ｅｎａ ｂｊ！ｅ）ビット、１つの極性（ｐｏｌａｒｉｔｙ）ビット及び２ビツトバスス トレツチフイールドを具備している。そのタイミングは常にＥ−バリッド（Ｅ− ｖａｌｉｄ）である。レジスタセレクトは他のセレクトよりも高いが内部デバイ スよりも低い優先権を具備している。レジスタセレクトは全体的として６ビツト の制御情報を必要としている。　上述の記載の変更はちょうど、本発明の原理に 対する多数の可能性のある変更のうちのわずか２〜３の変更にすぎない、メモリ マツプ内のチップセレクト配置、アドレス範囲のメモリサイズ、タイミング、極 性及びプログラマブルバスストレッチングの数多くの可能性のある組合わせは望 ましい実施例の説明から、５業技術者にとっては明らかなものとなるであろう。

ＦＩＧ、７ Ｅ ＦＩＧ、３Ａ ＦＩＧ、３Ｂ 国際調査報告 １ｍｓ’＋ｔｍｍｌＡｓ＃ｘ−ｍ、ＰＣＴ／ＵＳ　８８１０２０１５国際調査報 告

Claims (9)

【特許請求の範囲】
1. １．中央演算処理装置と、 前記中央演算処理装置に第１のタイミング信号を提供するクロック論理手段と、 前記クロック論理手段から第２のタイミング信号を受信する別のデバイスと、 前記中央演算処理装置とマイクロコンピュータの外部のデバイスとの間の通信を 提供し、前記中央演算処理装置によって与えられた１つのアドレスがアドレス値 の予め選択された範囲内に存在する時にはチップセレクト信号を与える外部バス インタフェース手段と、及び選択可能なようにバスサイクルを拡張し、かつチッ プセレクト信号が、前記第２のタイミング信号を変更することなしに、動作可能 である期間中に予め選択された期間に対して前記第１のタイミング信号を凍結す るバスストレッチ手段とを含むことを特徴とするマイクロコンピュータ。
2. ２．前記バスストレッチ手段がさらに、前記予め選択された期間を表示する値を 蓄積するレジスタ手段と、前記中央演算処理装置によって供給された１つのアド レスが、前記予め選択された期間中の前記第１のタイミング信号を凍結するべく アドレス値の所定の範囲内に存在するということの１つの表示に応答する手段、 とを含むことを特徴とする前記請求項１記載のマイクロコンピュータ。
3. ３．前記レジスタ手段が前記中央演算処理装置によって書き込み可能であること を特徴とする前記請求項２記載のマイクロコンピュータ。
4. ４．命令を実行し、データを処理し、そして周辺デバイスとの間でデータをやり 取りする中央演算処理装置手段と、前記中央演算処理装置手段へ結合された内部 アドレス及びデータバスと、周辺デバイスと、 前記内部アドレス及びデータバスへ外部周辺デバイスを結合し、もしも前記中央 演算処理装置手段によって与えられた１つのアドレスがアドレス値の予め選択（ セレクト）された範囲内に存在する場合には前記外部周辺デバイスへチツプセレ クト信号を提供する、前記内部アドレス及びデータバスへ結合された外部バスイ ンタフェース手段と、前記中央演算処理装置手段、前記周辺デバイス、前記外部 バスインタフェース手段及び前記外部周辺デバイスへタイミング信号を提供し、 前記中央演算処理装置手段、前記外部バスインタフェース手段及び外部周辺デバ イスへ与えられた前記タイミング信号を凍結し、かつ前記周辺デバイスへ与えら れた前記タイミング信号を影響されることなく続行する、第１の制御信号へ応答 するクロツク論理手段と、前記中央演算処理装置手段によって与えられた１つの アドレスが前記予め選択されたアドレス値の範囲内に存在する時、前記第１の制 御信号を選択可能的に擁護するバスストレッチ手段とを含むことを特徴とするマ イクロコンピュータ。
5. ５．前記バスストレッチ手段がさらに、１つの値を蓄積するレジスタ手段と、 前記蓄積された値によって決定された時間の期間に対して前記第１の制御信号を 擁護する前記レジスタ手段に応答する手段とを含むことを特徴とする、前記請求 項４記載のマイクロコンピュータ。
6. ６．前記レジスタ手段が前記中央演算処理装置によって書き込み可能であること を特徴とする前記請求項５記載のマイクロコンピュータ。
7. ７．中央演算処理装置と、 中央演算処理装置への第１のタイミング信号を与えるクロック論理手段と、前記 クロック論理手段から第２のタイミング信号を受信する別のデバイスと、及び前 記中央演算処理装置とマイクロコンピユータへの外部デバイスとの間の通信を与 える外部バスインタフェース手段とからなるマイクロコンピュータにおいて、 前記中央演算処理装置によって与えられた１つのアドレスがアドレス値の予め選 択された範囲内に存在する場合には、チップセレクト信号を前記外部デバイスへ 選択可能的に与えるステップと、及び前記チップセレクト信号を与える間予め選 択された期間に対して前記外部バスインタフェースのバスサイクルを選択可能的 に拡張するステップを含むことを特徴とする方法。
8. ８．レジスタ内に値を蓄積するステップと、及び前記第２のタイミング信号を影 響されることなく発生する間、前記レジスタ内に蓄積された前記値によって決定 された期間に対して、前記第１のタイミング信号を凍結し、前記クロック論理を 動作させるステップを、前記選択可能的に拡張するステップがさらに含むことを 特徴とする前記請求項７記載の方法。
9. ９．前記第１のタイミング信号が凍結される間、前記クロック論理によって前記 外部デバイスへ与えられた第３のタイミング信号を凍結するステップをさらに含 むことを特徴とする前記請求項８記載の方法。