JPS6052468B2 - Ｄｍａバス負荷可変装置 - Google Patents
Ｄｍａバス負荷可変装置Info
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- JPS6052468B2 JPS6052468B2 JP57034468A JP3446882A JPS6052468B2 JP S6052468 B2 JPS6052468 B2 JP S6052468B2 JP 57034468 A JP57034468 A JP 57034468A JP 3446882 A JP3446882 A JP 3446882A JP S6052468 B2 JPS6052468 B2 JP S6052468B2
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- dma
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- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＤＭＡバス回路を備えたＤＭＡバス負荷可変
装置に関する。
装置に関する。
一般にＤＭＡバスを備えた情報処理システムは第１図
に示されるように構成されている。
に示されるように構成されている。
図中１はＤＭＰｖゞスである。ＤＭＡバス１には主メモ
リ２のほかにＣＰＵ（中央処理装置）３、ＤＭＡ装置（
チャネル） ４、４・・・・・・・・・などが接続され
ている。 しかして、主メモリ２に対してメモリアクセ
スを行なおうとする装置が要求を出すと、この装置は物
理的に決められた優先度に従つてＤＭＡバス１を使用す
ることができるようになつている。
リ２のほかにＣＰＵ（中央処理装置）３、ＤＭＡ装置（
チャネル） ４、４・・・・・・・・・などが接続され
ている。 しかして、主メモリ２に対してメモリアクセ
スを行なおうとする装置が要求を出すと、この装置は物
理的に決められた優先度に従つてＤＭＡバス１を使用す
ることができるようになつている。
このようなシステムにおいて、ＤＭＡ装置の試験を行
なう場合、テストプログラムによりＤＭＡ装置を単体で
動作させる方法が一般にとられていた。この方法では、
他のＤＭＡ装置との競合があつた場合の試験ができず問
題であつた。また、競合試験を実際に行なうためには、
第１図に示されるように複数のＤＭＡ装置を必要とし、
かつテストプログラムもマルチプログラミングにより複
数のＤＭＡ装置を多重動作させなければならなかつた。
また、ＤＭＡバスの負荷を最大にした場合のＣＰＵ速度
やＤＭＡ装置速度などのシステム性能評価試験を行なう
場合にも、上述した競合試験と同様に複数のＤＭＡ装置
並びにマルチプログラミングが必要であつた。また、Ｄ
ＭＡバスの性能を評価する場合、上述した場合と同様に
第１図に示されるように複数のＤＭＩｈＳｃ置（ＤＭＡ
装置４，４・・・・・・・）をＤＭＡバス（ＤＭＡバス
１）に接続して実際にシステムを組み、各ＤＭＡ装置４
，４・・・のビジー時間を測定装置５で計測して評価し
なければならなかつた。このビジー時間の計測について
更に詳細に説明する。ＤＭＡバス上の装置が同時にデー
タ転送を行なおうとすると、周知のように優先度の低い
ＤＭＡ装置は待たされる。
なう場合、テストプログラムによりＤＭＡ装置を単体で
動作させる方法が一般にとられていた。この方法では、
他のＤＭＡ装置との競合があつた場合の試験ができず問
題であつた。また、競合試験を実際に行なうためには、
第１図に示されるように複数のＤＭＡ装置を必要とし、
かつテストプログラムもマルチプログラミングにより複
数のＤＭＡ装置を多重動作させなければならなかつた。
また、ＤＭＡバスの負荷を最大にした場合のＣＰＵ速度
やＤＭＡ装置速度などのシステム性能評価試験を行なう
場合にも、上述した競合試験と同様に複数のＤＭＡ装置
並びにマルチプログラミングが必要であつた。また、Ｄ
ＭＡバスの性能を評価する場合、上述した場合と同様に
第１図に示されるように複数のＤＭＩｈＳｃ置（ＤＭＡ
装置４，４・・・・・・・）をＤＭＡバス（ＤＭＡバス
１）に接続して実際にシステムを組み、各ＤＭＡ装置４
，４・・・のビジー時間を測定装置５で計測して評価し
なければならなかつた。このビジー時間の計測について
更に詳細に説明する。ＤＭＡバス上の装置が同時にデー
タ転送を行なおうとすると、周知のように優先度の低い
ＤＭＡ装置は待たされる。
優先度の低いＤＭＡ装置が、磁気デイスク装置のように
機械的動作に同期して動作する装置に接続されている場
合、持ち時間によつては前のデータが転送されないうち
に次のデータの転送になつてしまうタイミングエラーが
発生する恐れがある。そこでタイミングエラーの発生を
防止するためにＤＭＡ装置にデータバツフアを設けるこ
とがある。この場合、データバツフアのバツフアサイズ
を決定するためにＤＭＡ装置の持ち時間を知る必要があ
る。また、速度の異なる．ＤＭＡ装置の優先度割り付け
をどのように設定すれば最適なシステムを構成できるか
を検討する場合にも持ち時間を知る必要がある。そして
、このようなりＭＡバスの性能を評価する場合、従来は
上述したように実際にシステムを組んで各ＤＭＡ．装置
のビジー時間を測定装置で計測して評価しなければなら
なかつた。〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその目的は、
複数のＤＭＡ装置をＤＭＡバスを接続する−ことなしに
、ＤＭＡ装置の競合試験、ＤＭＡバスの最大負荷試験、
並びにシステム性能評価が極めて容易に行なえるＤＭＡ
バス負荷可変装置を提供することにある。
機械的動作に同期して動作する装置に接続されている場
合、持ち時間によつては前のデータが転送されないうち
に次のデータの転送になつてしまうタイミングエラーが
発生する恐れがある。そこでタイミングエラーの発生を
防止するためにＤＭＡ装置にデータバツフアを設けるこ
とがある。この場合、データバツフアのバツフアサイズ
を決定するためにＤＭＡ装置の持ち時間を知る必要があ
る。また、速度の異なる．ＤＭＡ装置の優先度割り付け
をどのように設定すれば最適なシステムを構成できるか
を検討する場合にも持ち時間を知る必要がある。そして
、このようなりＭＡバスの性能を評価する場合、従来は
上述したように実際にシステムを組んで各ＤＭＡ．装置
のビジー時間を測定装置で計測して評価しなければなら
なかつた。〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその目的は、
複数のＤＭＡ装置をＤＭＡバスを接続する−ことなしに
、ＤＭＡ装置の競合試験、ＤＭＡバスの最大負荷試験、
並びにシステム性能評価が極めて容易に行なえるＤＭＡ
バス負荷可変装置を提供することにある。
本発明の他の目的は、実際のＤＭＡ装置をＤＭＡバスに
接続することなしに、ＤＭＡバス最大負荷試験並びにＤ
ＭＡバス性能評価が極めて容易に行なえ、もつてバツフ
ア付ＤＭＡ装置のバツフアサイズの決定が設計以前にで
き、かつＤＭＡ装置の優先度割り付けの最適化が実際の
システム稼動以前に行なえ、効率のよいシステム設計が
できるＤＭＡバス負荷可変装置を提供することにある。
接続することなしに、ＤＭＡバス最大負荷試験並びにＤ
ＭＡバス性能評価が極めて容易に行なえ、もつてバツフ
ア付ＤＭＡ装置のバツフアサイズの決定が設計以前にで
き、かつＤＭＡ装置の優先度割り付けの最適化が実際の
システム稼動以前に行なえ、効率のよいシステム設計が
できるＤＭＡバス負荷可変装置を提供することにある。
〔発明の概要〕任意の転送周期、任意の転送領域、任意
のモード（メモリリード／ライト）てＤＭＡバス要求実
行が行なえる構成とする一方、必要により任意のサイズ
のプロツク転送が終了するまでの時間を計測するタイマ
を設け、ＤＭＡバス負荷可変装置、更にはＤＭＡバスシ
ミユレータとしての機能を持たせたものである。
のモード（メモリリード／ライト）てＤＭＡバス要求実
行が行なえる構成とする一方、必要により任意のサイズ
のプロツク転送が終了するまでの時間を計測するタイマ
を設け、ＤＭＡバス負荷可変装置、更にはＤＭＡバスシ
ミユレータとしての機能を持たせたものである。
以下、本発明の一実施例を図面を参照して説明する。
第２図において、１０はＤＭＡバス負荷可変装置。１１
はＤＭＡバス、１２は主メモＩ八 １３はＣＰＵである
。
はＤＭＡバス、１２は主メモＩ八 １３はＣＰＵである
。
ＤＭＡバス負荷可変装置１０はＤＭＡバス１１に接続さ
れて使用されるもので、通常のＤＭＡ装置に設けられて
いるＤＭＡバス回路と同様のＤＭＡバス回路２０を有し
ている。ＤＭＡバス回路２０において、２１はＤＭＡバ
ス１１上へデータを送出すると共に、ＤＭＡバス１１上
のデータを取り込むトランシーバ、２２はデータレジス
タである。また、２３は主メモリ１２をアクセスするた
めのメモリアドレスを発生するメモリアドレスカウンタ
、２４はＤＭＡバス制御回路である。ＤＭＡバス制御回
路２４は後述するＦ／Ｆ４Ｏから出力されるＤＭＡ要求
信号ＲＥＱに応答し、後述するモード指定部３１の指定
内容に従つたメモリアクセスをＤＭＡバス１１を介して
行なう機能を有する。また、ＤＭＡバス制御回路２４は
１回のＤＭＡバスサイクルを終了する毎にメモリアドレ
スカウンタ２３を例えばカウントアツプし、終了信号Ｅ
ＮＤを出力する機能を有する。３１はメモリリード並び
にメモリライトの動作指定、メモリリード／ライトの連
続動作指定、およびメモリリード／ライト動作のスター
ト並びにストツプ指定を行なうためのモード指定部であ
る。
れて使用されるもので、通常のＤＭＡ装置に設けられて
いるＤＭＡバス回路と同様のＤＭＡバス回路２０を有し
ている。ＤＭＡバス回路２０において、２１はＤＭＡバ
ス１１上へデータを送出すると共に、ＤＭＡバス１１上
のデータを取り込むトランシーバ、２２はデータレジス
タである。また、２３は主メモリ１２をアクセスするた
めのメモリアドレスを発生するメモリアドレスカウンタ
、２４はＤＭＡバス制御回路である。ＤＭＡバス制御回
路２４は後述するＦ／Ｆ４Ｏから出力されるＤＭＡ要求
信号ＲＥＱに応答し、後述するモード指定部３１の指定
内容に従つたメモリアクセスをＤＭＡバス１１を介して
行なう機能を有する。また、ＤＭＡバス制御回路２４は
１回のＤＭＡバスサイクルを終了する毎にメモリアドレ
スカウンタ２３を例えばカウントアツプし、終了信号Ｅ
ＮＤを出力する機能を有する。３１はメモリリード並び
にメモリライトの動作指定、メモリリード／ライトの連
続動作指定、およびメモリリード／ライト動作のスター
ト並びにストツプ指定を行なうためのモード指定部であ
る。
これらの動作指定は、主メモｌ川２内のテストプログラ
ムをＣＰＵｌ３が実行して該当する指令情報がモード指
定部３１に設定されることにより可能となる。モード指
定部３１はＣＰＵｌ３からスタート指定が与えられた場
合、スタートパルス（論理゜゜０゛で有効）を出力する
とともに動作信号をオン状態にする機能を有している。
また、モード指定部３１は上記連続動作が指定されてい
ない場合には、後述する１４１の出力の立下りに応じて
上記動作信号をオフ状態にし、上記連続動作が指定され
ている場合にはＣＰＵｌ３からのストツプ指定に応じて
上記動作信号をオフ状態にする機能も有している。３２
はモード指定部３１から与えられる動作信号がオン状態
にある期間中クロツク信号ＣＬＫを発生するクロツク発
生回路（以下、クロツク回路と称する）、３３は周期カ
ウンタである。
ムをＣＰＵｌ３が実行して該当する指令情報がモード指
定部３１に設定されることにより可能となる。モード指
定部３１はＣＰＵｌ３からスタート指定が与えられた場
合、スタートパルス（論理゜゜０゛で有効）を出力する
とともに動作信号をオン状態にする機能を有している。
また、モード指定部３１は上記連続動作が指定されてい
ない場合には、後述する１４１の出力の立下りに応じて
上記動作信号をオフ状態にし、上記連続動作が指定され
ている場合にはＣＰＵｌ３からのストツプ指定に応じて
上記動作信号をオフ状態にする機能も有している。３２
はモード指定部３１から与えられる動作信号がオン状態
にある期間中クロツク信号ＣＬＫを発生するクロツク発
生回路（以下、クロツク回路と称する）、３３は周期カ
ウンタである。
周期カウンタ３３は上記クロツク信号ＣＬＫのパルス数
を計数する例えばアツプカウンタである。周期カウンタ
３３は後述するＦ／Ｆ４Ｏの例えばＯ出力の立下りのタ
イミングでクリアされる。３４は任意の転送周期が設定
される周期設定部、３５は比較器（以下、ＣＯＭＰと称
する）である。
を計数する例えばアツプカウンタである。周期カウンタ
３３は後述するＦ／Ｆ４Ｏの例えばＯ出力の立下りのタ
イミングでクリアされる。３４は任意の転送周期が設定
される周期設定部、３５は比較器（以下、ＣＯＭＰと称
する）である。
ＣＯＭＰ３５は周期カウンタ３３のカウント出力と周期
設定部３４の設定内容とを比較し、一致検出時に例えば
論理゜゛１゛の一致検出信号を出力する。３７はサイズ
カウンタである。
設定部３４の設定内容とを比較し、一致検出時に例えば
論理゜゛１゛の一致検出信号を出力する。３７はサイズ
カウンタである。
サイズカウンタ３７はＤＭＡバス制御回路２４から終了
信号ＥＮＤが出力される毎に例えばカウントアツプする
アツプカウンタである。すなわち、サイズカウンタ３７
はＤＭＡバスサイクル数、言いかえれば転送データのサ
イズを計数する。サイズカウンタ３７は後述する１４１
の出力の例えば立下りのタイミングでクリアされる。３
８はメモリリード／ライト動作における任意の転送デー
タサイズが設定されるサイズ設定部、３９はＣＯｒ！４
ｐ（比較器）である。
信号ＥＮＤが出力される毎に例えばカウントアツプする
アツプカウンタである。すなわち、サイズカウンタ３７
はＤＭＡバスサイクル数、言いかえれば転送データのサ
イズを計数する。サイズカウンタ３７は後述する１４１
の出力の例えば立下りのタイミングでクリアされる。３
８はメモリリード／ライト動作における任意の転送デー
タサイズが設定されるサイズ設定部、３９はＣＯｒ！４
ｐ（比較器）である。
ＣＯＭＰ３９はサイズカウンタ３７のカウント出力とサ
イズ設定部３８の設定内容とを比較し、一致検出時に例
えば論理゜゜１゛の一致検出信号を出力する。４０はフ
リツプフロツプ例えばＲＳフリツプフロツプ（以下、Ｆ
／Ｆと称する）である。
イズ設定部３８の設定内容とを比較し、一致検出時に例
えば論理゜゜１゛の一致検出信号を出力する。４０はフ
リツプフロツプ例えばＲＳフリツプフロツプ（以下、Ｆ
／Ｆと称する）である。
Ｆ／Ｆ４Ｏのセツト入力端子Ｓ（図示せず）にはＣＯＭ
Ｐ３５の比較結果が入力され、りセツト入力端子Ｒ（図
示せず）にはＤＭＡバス制御回路２４から出力される終
了信号ＥＮＤが入力される。Ｆ／Ｆ４ＯのＱ出力はＤＭ
Ａバス要求信号ＲＥＱ（ＲＥＱ＝“１゛で有効）として
ＤＭＡバス制御回路２４に導かれる。またＦ／Ｆ４Ｏｆ
）″Ｑ出力は周期カウンタ３３のクリア端子ＣＬＲに導
かれる。４１はＣＯＭＰ３９の比較結果が入力されるイ
ンバータ（以下、Ｉと称する）である。
Ｐ３５の比較結果が入力され、りセツト入力端子Ｒ（図
示せず）にはＤＭＡバス制御回路２４から出力される終
了信号ＥＮＤが入力される。Ｆ／Ｆ４ＯのＱ出力はＤＭ
Ａバス要求信号ＲＥＱ（ＲＥＱ＝“１゛で有効）として
ＤＭＡバス制御回路２４に導かれる。またＦ／Ｆ４Ｏｆ
）″Ｑ出力は周期カウンタ３３のクリア端子ＣＬＲに導
かれる。４１はＣＯＭＰ３９の比較結果が入力されるイ
ンバータ（以下、Ｉと称する）である。
１４１の出力はサイズカウンタ３７のクリア端子ＣＬＲ
ｌモード指定部３１などに導びかれる。
ｌモード指定部３１などに導びかれる。
４２はモード指定部３１から出力される前記スタートパ
ルスおよび１４１の出力が入力されるアンドゲート（以
下、Ａと称する）である。
ルスおよび１４１の出力が入力されるアンドゲート（以
下、Ａと称する）である。
Ａ４２の出力はメモリアドレスカウンタ２３のロード端
子Ｌに導びかれる。４３はメモリリード／ライト動作に
おける任意のメモリスタートアドレスが設定されるメモ
リスタートアドレス部である。
子Ｌに導びかれる。４３はメモリリード／ライト動作に
おける任意のメモリスタートアドレスが設定されるメモ
リスタートアドレス部である。
このメモリスタートアドレス部４３の設定内容はＡ４２
の出力の立下りに応じてメモリアドレスカウンタ２３に
ロードされる。次に本発明の一実施例の動作を説明する
。
の出力の立下りに応じてメモリアドレスカウンタ２３に
ロードされる。次に本発明の一実施例の動作を説明する
。
ＣＯＭＰｌ３が主メモリ１２に格納されているテストプ
ログラムを実行することにより、周期設定部３４、サイ
ズ設定部３８、およびメモリスタートアドレス部４３に
任意の値が設定される。
ログラムを実行することにより、周期設定部３４、サイ
ズ設定部３８、およびメモリスタートアドレス部４３に
任意の値が設定される。
すなわち周期設定部３４には任意の転送周期が、サイズ
設定部３８には任意の転送データサイズ（実際にはＤＭ
Ａバスサイクル数）が、メモリスタートアドレス部４３
にはメモリスタートアドレスがそれぞれ設定される。そ
して、ＣＰＵｌ３によりＤＭＡバス１１、トランシーバ
２１を介してモード設定部３１にメモリリードまたはメ
モリライトのスタ”一ト指令が設定されると、ＤＭＡバ
ス負荷可変装置１０の動作が開始される。モード指定部
３１はメモリリード／ライト動作のスタート指令が設定
されると、論理゜“０゛（負）のスタートパルスをＡ４
２に出力する。
設定部３８には任意の転送データサイズ（実際にはＤＭ
Ａバスサイクル数）が、メモリスタートアドレス部４３
にはメモリスタートアドレスがそれぞれ設定される。そ
して、ＣＰＵｌ３によりＤＭＡバス１１、トランシーバ
２１を介してモード設定部３１にメモリリードまたはメ
モリライトのスタ”一ト指令が設定されると、ＤＭＡバ
ス負荷可変装置１０の動作が開始される。モード指定部
３１はメモリリード／ライト動作のスタート指令が設定
されると、論理゜“０゛（負）のスタートパルスをＡ４
２に出力する。
こ・れによりＡ４２からメモリアドレスカウンタ２３の
ロード端子Ｌに６６０モパルスが供給され、このパルス
の立下りに応じてメモリスタートアドレス部４３の設定
内容すなわちメモリスタートアドレスがメモリアドレス
カウンタ２３にロードされノる。また、モード指定部３
１は動作信号をオン状態にする。これによりクロツク回
路３２はクロツク信号ＣＬＫを発生する。周期カウンタ
３３はクロツク信号ＣＬＫのパルス数を計数する。ＣＯ
ｒ！４ｐ３５は周期カウンタ３３のカウント出力と周期
設定部３４の設定内容とを比較しており、一致を検出す
ると論理゜“１゛の一致検出信号を出力する。Ｆ／Ｆ４
Ｏはこの一致検出信号によつてセツトされる。これによ
りＦ／Ｆ４ＯのＱ出力、Ｏ出力はそれぞれ論理“゜１゛
゛、論理“゜０゛となる。このＦ／Ｆ４ＯのＱ出力（論
理“１゛）は有効なりＭＡバス要求信号ＲＥＱとしてＤ
ＭＡバス制御回路２４に導かれる。一方、Ｆ／Ｆ４Ｏの
互出力（論理゜゜０゛）は周期カウンタ３３のクリア端
子ＣＬＲに導かれる。これにより周期カウンタ３３はク
リアされる。周期カウンタ３３がクリアされるとＣＯＭ
Ｐ３５は不一致を検出するため、上記一致検出信号の出
力が停止される。この結果周読カウンタ３３は再び計数
動作を開始する。ＤＭＡバス制御回路２４はＦ／Ｆ４Ｏ
から前記ＤＭＡバス要求信号ＲＥＱが供給されると、モ
ード指定部３１の指定内容（メモリリードまたはメモリ
ライト指定）に捉つて主メモｌ川２に対するメモリアク
セス動作を行なう。
ロード端子Ｌに６６０モパルスが供給され、このパルス
の立下りに応じてメモリスタートアドレス部４３の設定
内容すなわちメモリスタートアドレスがメモリアドレス
カウンタ２３にロードされノる。また、モード指定部３
１は動作信号をオン状態にする。これによりクロツク回
路３２はクロツク信号ＣＬＫを発生する。周期カウンタ
３３はクロツク信号ＣＬＫのパルス数を計数する。ＣＯ
ｒ！４ｐ３５は周期カウンタ３３のカウント出力と周期
設定部３４の設定内容とを比較しており、一致を検出す
ると論理゜“１゛の一致検出信号を出力する。Ｆ／Ｆ４
Ｏはこの一致検出信号によつてセツトされる。これによ
りＦ／Ｆ４ＯのＱ出力、Ｏ出力はそれぞれ論理“゜１゛
゛、論理“゜０゛となる。このＦ／Ｆ４ＯのＱ出力（論
理“１゛）は有効なりＭＡバス要求信号ＲＥＱとしてＤ
ＭＡバス制御回路２４に導かれる。一方、Ｆ／Ｆ４Ｏの
互出力（論理゜゜０゛）は周期カウンタ３３のクリア端
子ＣＬＲに導かれる。これにより周期カウンタ３３はク
リアされる。周期カウンタ３３がクリアされるとＣＯＭ
Ｐ３５は不一致を検出するため、上記一致検出信号の出
力が停止される。この結果周読カウンタ３３は再び計数
動作を開始する。ＤＭＡバス制御回路２４はＦ／Ｆ４Ｏ
から前記ＤＭＡバス要求信号ＲＥＱが供給されると、モ
ード指定部３１の指定内容（メモリリードまたはメモリ
ライト指定）に捉つて主メモｌ川２に対するメモリアク
セス動作を行なう。
そして、１回のＤＭＡバスサイクルが終了するとＤＭＡ
バス制御回路２４はメモリアドレスカウンタ２３をカウ
ントアツプし、次のＤＭＡバスサイクルに備えると共に
、終了信号ＥＮＤを出力する。これによりサイズカウン
タ３７は＋１される。ＣＯＭＰ３９はサイズカウンタ３
７のカウント出力とサイズ設定部３８の設定内容とを比
較している。ＣＯＭＰ３９が一致を検出しない場合、す
なわち転送データサイズが指定されたサイズに一致しな
い場合（実際のＤＭＩＶ＜スサイクル数が指定されたサ
イクル数に一致しない場合）には、一致検出信号は出力
され！ず、上述した動作が再び行なわれる。一方、ＣＯ
ＭＰ３９が一致を検出すると、ＣＯＭＰ３９から論理“
゜１゛の一致検出信号が出力される。この一致検出信号
は１４１に供給される。１４１は上記一致検出信号のレ
ベルを反転してサイズカウンタ；３７のクリア端子ＣＬ
Ｒｌモード指定部３１およびＡ４２に出力する。
バス制御回路２４はメモリアドレスカウンタ２３をカウ
ントアツプし、次のＤＭＡバスサイクルに備えると共に
、終了信号ＥＮＤを出力する。これによりサイズカウン
タ３７は＋１される。ＣＯＭＰ３９はサイズカウンタ３
７のカウント出力とサイズ設定部３８の設定内容とを比
較している。ＣＯＭＰ３９が一致を検出しない場合、す
なわち転送データサイズが指定されたサイズに一致しな
い場合（実際のＤＭＩＶ＜スサイクル数が指定されたサ
イクル数に一致しない場合）には、一致検出信号は出力
され！ず、上述した動作が再び行なわれる。一方、ＣＯ
ＭＰ３９が一致を検出すると、ＣＯＭＰ３９から論理“
゜１゛の一致検出信号が出力される。この一致検出信号
は１４１に供給される。１４１は上記一致検出信号のレ
ベルを反転してサイズカウンタ；３７のクリア端子ＣＬ
Ｒｌモード指定部３１およびＡ４２に出力する。
これによりサイズカウンタ３７はクリアされる。また、
Ａ４２の出力が立下るため、この立下りに応じてメモリ
スタートアドレス部４３の設定内容が起動時と同様にメ
モリアｚドレスカウンタ２３にロードされる。このよう
に本実施例によれば、ＤＭＡ負荷可変装置１０をＤＭＡ
バス１１に接続して用い、周期設定部３４、サイズ設定
部３８、メモリスタートアドレス部４３、およびモード
指定部３１に任意の情報を設定することにより、任意の
転送周期、任意の転送領域（ＤＭＡバスサイクル数）任
意のモード（リード／ライト）でＤＭＡバス要求・実行
が行なえる。
Ａ４２の出力が立下るため、この立下りに応じてメモリ
スタートアドレス部４３の設定内容が起動時と同様にメ
モリアｚドレスカウンタ２３にロードされる。このよう
に本実施例によれば、ＤＭＡ負荷可変装置１０をＤＭＡ
バス１１に接続して用い、周期設定部３４、サイズ設定
部３８、メモリスタートアドレス部４３、およびモード
指定部３１に任意の情報を設定することにより、任意の
転送周期、任意の転送領域（ＤＭＡバスサイクル数）任
意のモード（リード／ライト）でＤＭＡバス要求・実行
が行なえる。
したがつて、ＤＭＡ負荷可変装置１０のほかに１台のＤ
ＭＡ装置をＤＭＡバス１１に接続することにより次に列
挙する如き種々の作用効果を得ることができる。
ＭＡ装置をＤＭＡバス１１に接続することにより次に列
挙する如き種々の作用効果を得ることができる。
１転送周期が任意に設定できる（周期可変）ため、物理
的に１台のＤＭＡ負荷可変装置でありながら、任意数の
ＤＭＡ装置をＤＭＡバス１１に接続した場合と実質的に
同じであり、上記１台のＤＭＭｊｃ置を対象として所望
の条件でのＤＭＡ装置の競合試験が行なえる。
的に１台のＤＭＡ負荷可変装置でありながら、任意数の
ＤＭＡ装置をＤＭＡバス１１に接続した場合と実質的に
同じであり、上記１台のＤＭＭｊｃ置を対象として所望
の条件でのＤＭＡ装置の競合試験が行なえる。
２しかも、上記１台のＤＭＡ装置を対象としたＤＭＡ装
置テストプログラムは、従来のＤＭＡ装置を単体で動作
させるテストプログラムそのものでよい。
置テストプログラムは、従来のＤＭＡ装置を単体で動作
させるテストプログラムそのものでよい。
すなわち、従来のＤＭＡ装置テストプログラムに何ら手
を加えることなく、かつマルチプログラミングの必要が
なくＤＭＡ装置の競合試験が行なえる。３上記１から理
解されるように、ＤＭＡバスの最大負荷試験が極めて容
易に行なえる。
を加えることなく、かつマルチプログラミングの必要が
なくＤＭＡ装置の競合試験が行なえる。３上記１から理
解されるように、ＤＭＡバスの最大負荷試験が極めて容
易に行なえる。
４ＤＭＡバスの負荷との関連において、ＣＰＵ速度やＤ
ＭＡ装置速度などのシステム性能評価が容易に行なえる
。
ＭＡ装置速度などのシステム性能評価が容易に行なえる
。
５インタリーフ方式のメモリシステムの競合試験評価が
容易に行なえる。
容易に行なえる。
これは転送領域（転送データサイズ）が任意に設定でき
る（サイズ可変）ため、インタリーフ構成の複数のメモ
リを交互にアクセスすることができることと、上記１に
よる。次に本発明の他の実施例を第３図を参照して説明
する。
る（サイズ可変）ため、インタリーフ構成の複数のメモ
リを交互にアクセスすることができることと、上記１に
よる。次に本発明の他の実施例を第３図を参照して説明
する。
なお、第２図と同一部分には同一符号を付して説明を省
略する。第３図のＤＭＡバス負荷可変装置５０において
、５１はタイマである。タイマ５１はクロツク回路３２
から発生される前記クロツク信号ＣＬＫのパルス数を計
数する機能すなわち時間計測機能を有している。タイマ
５１の計数（計測）結果はＣＰＵｌ３からの要求に応じ
てトランシーバ２１を介してＤＭＡバス１１上に送出さ
れるようになつている。明らかなように、本発明の他の
実施例のＤＭＡバス負荷可変装置５０が前記実施例のＤ
ＭＡバス負荷可変装置１０と異なる点はタイマ５１が新
たに設けられたことである。上述した構成のＤＭＡバス
負荷可変装置５０が前記実施例で説明した場合と同様に
して動作を開始すると、クロツク回路３２がモード指定
部３１からの動作信号゜゜オン゛に応じてクロツク信号
ＣＬＫを発生するようになる。
略する。第３図のＤＭＡバス負荷可変装置５０において
、５１はタイマである。タイマ５１はクロツク回路３２
から発生される前記クロツク信号ＣＬＫのパルス数を計
数する機能すなわち時間計測機能を有している。タイマ
５１の計数（計測）結果はＣＰＵｌ３からの要求に応じ
てトランシーバ２１を介してＤＭＡバス１１上に送出さ
れるようになつている。明らかなように、本発明の他の
実施例のＤＭＡバス負荷可変装置５０が前記実施例のＤ
ＭＡバス負荷可変装置１０と異なる点はタイマ５１が新
たに設けられたことである。上述した構成のＤＭＡバス
負荷可変装置５０が前記実施例で説明した場合と同様に
して動作を開始すると、クロツク回路３２がモード指定
部３１からの動作信号゜゜オン゛に応じてクロツク信号
ＣＬＫを発生するようになる。
タイマ５１はこのクロツク信号ＣＬＫのパルス数を計数
する。このような状態でメモリアクセスが繰り返され、
サイズカウンタ３７のカウント出力がサイズ設定部３８
の設定内容に一致したものとする。すなわち、指定され
たサイズのデータ転送が終了したものとする。このとき
、ＣＯＭＰ３９から論理“゜１゛の一致検出信号が出力
される。モード指定部３１は、ＣＰＵｌ３からメモリリ
ード／ライトの連続動作を指示されていない場合、上記
論理゜“１゛の一致検出信号に応じて前記動作信号をオ
フ状態にする。これによりクロツク回路３２はクロツク
信号ＣＬＫの発生動作を停止する；これに伴い、タイマ
５１の計数動作も停止される。すなわち、タイマ５１は
クロツク回路３２が動作している期間中におけるクロツ
ク信号ＣＬＫのパルス数を計数したことになる。以上の
説明から明らかなように本実施例によれば、前記実施例
のバス負荷可変装置１０にタイマ５１を付加することに
よつて、ＤＭＡバス負荷可変装置５０が起動されてから
指定されたサイズのデータ転送が終了するまでの時間Ｔ
を計測することができる。
する。このような状態でメモリアクセスが繰り返され、
サイズカウンタ３７のカウント出力がサイズ設定部３８
の設定内容に一致したものとする。すなわち、指定され
たサイズのデータ転送が終了したものとする。このとき
、ＣＯＭＰ３９から論理“゜１゛の一致検出信号が出力
される。モード指定部３１は、ＣＰＵｌ３からメモリリ
ード／ライトの連続動作を指示されていない場合、上記
論理゜“１゛の一致検出信号に応じて前記動作信号をオ
フ状態にする。これによりクロツク回路３２はクロツク
信号ＣＬＫの発生動作を停止する；これに伴い、タイマ
５１の計数動作も停止される。すなわち、タイマ５１は
クロツク回路３２が動作している期間中におけるクロツ
ク信号ＣＬＫのパルス数を計数したことになる。以上の
説明から明らかなように本実施例によれば、前記実施例
のバス負荷可変装置１０にタイマ５１を付加することに
よつて、ＤＭＡバス負荷可変装置５０が起動されてから
指定されたサイズのデータ転送が終了するまでの時間Ｔ
を計測することができる。
ところで、１回のデータ転送においてメモリアクセスに
要する時間（メモリサイクル）ＴＭは決まつている。し
たがつてＮ回のデータ転送（サイズｎ）が指定されてい
る場合、サイズｎのデータ転送領域のメモリアクセスに
要する合計時間はｎ−ＴＭとなる。通常このｎ−ＴＭと
上記Ｔとは一致することはなく、Ｔ．（５ｎ−ＴＭとの
差α（＝Ｔ−ｎ−ＴＭ）が指定されたサイズのデータ転
送が終了するまでの持ち時間となる。したがつて、上述
したＤＭＡバス負荷可変装置５０を複数台ＤＭＡバス１
１に接続することにより、実際のＤＭＡ装置を１台も接
続することなく次に列挙する如き作用効果を得ることが
できる。１競合による持ち時間の計測が行なえるので、
ＤＭＡ／＜スの性能評価が容易に行なえる。
要する時間（メモリサイクル）ＴＭは決まつている。し
たがつてＮ回のデータ転送（サイズｎ）が指定されてい
る場合、サイズｎのデータ転送領域のメモリアクセスに
要する合計時間はｎ−ＴＭとなる。通常このｎ−ＴＭと
上記Ｔとは一致することはなく、Ｔ．（５ｎ−ＴＭとの
差α（＝Ｔ−ｎ−ＴＭ）が指定されたサイズのデータ転
送が終了するまでの持ち時間となる。したがつて、上述
したＤＭＡバス負荷可変装置５０を複数台ＤＭＡバス１
１に接続することにより、実際のＤＭＡ装置を１台も接
続することなく次に列挙する如き作用効果を得ることが
できる。１競合による持ち時間の計測が行なえるので、
ＤＭＡ／＜スの性能評価が容易に行なえる。
２上記１によりバツフア付ＤＭＡ装置に要求されるデー
タバツフアのバツフアサイズを設計以前の段階で決定す
ることができる。
タバツフアのバツフアサイズを設計以前の段階で決定す
ることができる。
３ＤＭＡ装置の優先度割り付けの最適化が実際のシステ
ムを稼動する以前に行なえる。
ムを稼動する以前に行なえる。
なお、第２図および第３図において、周期カウンタ３３
、サイズカウンタ３７はアツプカウンタであるものとし
て説明したが、それぞれロード機能付きのダウンカウン
タを用いるようにしてもよい。
、サイズカウンタ３７はアツプカウンタであるものとし
て説明したが、それぞれロード機能付きのダウンカウン
タを用いるようにしてもよい。
すなわち周期設定部３４、サイズ設定部３８の各設定内
容をスタート時にそれぞれダウンカウンタにロードし、
一方はクロツク信号ＣＬＫに応じてダウンカウントせし
め、他方は終了信号ＥＮＤに応じてダウンカウントせし
める。そして、ダウンカウンタから出力されるボロ一信
号を前述した一致検出信号として用いる。すなわち周期
カウンタとして用いられるダウンカウンタから出力され
るボロ一信号をＦ／Ｆ４Ｏのセツト入力端子Ｓに導き、
サイズカウンタとして用いられるダウンカウンタから出
力されるボロ一信号を１４１に導くようにする。こうす
ることにより、ＣＯＭＰ３５，３９が不要となる。ただ
し、この場合、Ｆ／Ｆ４ＯのＯ出力、１４１の出力を（
前記実施例のように対応するカウンタ３３，３７のクリ
ア端子ＣＬＲでなく）それぞれ対応するダウンカウンタ
のロード端子に導く必要がある。〔発明の効果〕 以上詳述したように本発明のＤＭＡバス負荷可変装置に
よれば、複数のＤＭＡ装置をＤＭＡバスに・接続するこ
となしに、ＤＭＡ装置の競合試験、ＤＭＡ！＜スの最大
負荷試験、並にシステム性能評価が極めて容易に行なえ
る。
容をスタート時にそれぞれダウンカウンタにロードし、
一方はクロツク信号ＣＬＫに応じてダウンカウントせし
め、他方は終了信号ＥＮＤに応じてダウンカウントせし
める。そして、ダウンカウンタから出力されるボロ一信
号を前述した一致検出信号として用いる。すなわち周期
カウンタとして用いられるダウンカウンタから出力され
るボロ一信号をＦ／Ｆ４Ｏのセツト入力端子Ｓに導き、
サイズカウンタとして用いられるダウンカウンタから出
力されるボロ一信号を１４１に導くようにする。こうす
ることにより、ＣＯＭＰ３５，３９が不要となる。ただ
し、この場合、Ｆ／Ｆ４ＯのＯ出力、１４１の出力を（
前記実施例のように対応するカウンタ３３，３７のクリ
ア端子ＣＬＲでなく）それぞれ対応するダウンカウンタ
のロード端子に導く必要がある。〔発明の効果〕 以上詳述したように本発明のＤＭＡバス負荷可変装置に
よれば、複数のＤＭＡ装置をＤＭＡバスに・接続するこ
となしに、ＤＭＡ装置の競合試験、ＤＭＡ！＜スの最大
負荷試験、並にシステム性能評価が極めて容易に行なえ
る。
更に本発明によれば、実際のＤＭＡ装置をＤＭＡバスに
接続することなしにＤＭＡバス最大負荷試門験並にＤＭ
Ａバス性能評価が極めて容易に行なえるのでシステム設
計が効率よく行なえる。
接続することなしにＤＭＡバス最大負荷試門験並にＤＭ
Ａバス性能評価が極めて容易に行なえるのでシステム設
計が効率よく行なえる。
第１図はＤＭＡバス性能評価のための測定装置が付加さ
れた一般的な情報処理システムのシステフム構成図、第
２図は本発明の一実施例を示すプロツク図、第３図は本
発明の他の実施例を示すプロツク図である。 １，１１・・・・・・ＤＭＡバス、２，１２・・・・・
・主メモリ、３，１３・・・・・・ＣＰＵｌ４，４・・
・・・・ＤＭＡ装置、５・・・・・・測定装置、１０，
５０・・・・・・ＤＭＡバス負荷可変装置、２０・・・
・・・ＤＭＡバス回路、３１・・・・・・モード指定部
、３２・・・・・・クロツク回路（クロツク発生回路）
、３３・・・・・周期カウンタ、３４・・・・・・周期
設定部、３５，３９・・・・・・比較器（ＣＯＭＰ）、
３７・・サイズカウンタ、３８・・・・・・サイズ設定
部、４３・・・・・・メモリスタートアドレス部、５１
・・・・・・タイマ。
れた一般的な情報処理システムのシステフム構成図、第
２図は本発明の一実施例を示すプロツク図、第３図は本
発明の他の実施例を示すプロツク図である。 １，１１・・・・・・ＤＭＡバス、２，１２・・・・・
・主メモリ、３，１３・・・・・・ＣＰＵｌ４，４・・
・・・・ＤＭＡ装置、５・・・・・・測定装置、１０，
５０・・・・・・ＤＭＡバス負荷可変装置、２０・・・
・・・ＤＭＡバス回路、３１・・・・・・モード指定部
、３２・・・・・・クロツク回路（クロツク発生回路）
、３３・・・・・周期カウンタ、３４・・・・・・周期
設定部、３５，３９・・・・・・比較器（ＣＯＭＰ）、
３７・・サイズカウンタ、３８・・・・・・サイズ設定
部、４３・・・・・・メモリスタートアドレス部、５１
・・・・・・タイマ。
Claims (1)
- 【特許請求の範囲】 １ メモリリード／ライト動作並びにそのスタート／ス
トップ指令が設定されるモード指定部と、このモード指
定部からのスタート指令に応じて起動されるクロック発
生回路と、このクロック発生回路から発生されるパルス
を計数し、指定された周期でＤＭＡバス要求信号を出力
する手段と、この手段によつて出力される上記ＤＭＡバ
ス要求信号によつて起動され、ＤＭＡバスを介して上記
モード指定部の指定内容に従つたメモリアクセスを行な
うと共に、１回のＤＭＡバスサイクル終了毎にメモリア
ドレスカウンタをカウント更新するＤＭＡバス回路と、
このＤＭＡバス回路のメモリアクセス動作を監視してＤ
ＭＡバスサイクルのサイクル数を計数し、指定されたサ
イズのデータ転送が終了する毎に上記メモリアドレスカ
ウンタの内容を初期化する手段とを具備することを特徴
とするＤＭＡバス負荷可変装置。 ２ メモリリード／ライト動作並びにそのスタート／ス
トップ指令が設定されるモード指定部と、このモード指
定部からのスタート指令に応じて起動されるクロック発
生回路と、このクロック発生回路から発生されるパルス
を計数し、指定された周期でＤＭＡバス要求信号を出力
する手段と、この手段によつて出力される上記ＤＭＡバ
ス要求信号によつて起動され、ＤＭＡバスを介して上記
モード指定部の指定内容に従つたメモリアクセスを行な
うと共に、１回のＤＭＡバスサイクル終了毎にメモリア
ドレスカウンタをカウント更新するＤＭＡバス回路と、
このＤＭＡバス回路のメモリアクセス動作を監視してＤ
ＭＡバスサイクルのサイクル数を計数し、指定されたサ
イズのデータ転送が終了する毎に上記メモリアドレスカ
ウンタの内容を初期化する手段と、上記クロック発生回
路から発生されるパルスを計数して上記指定されたサイ
ズのデータ転送が終了するまでの時間計測を行なうタイ
マとを具備することを特徴とするＤＭＡバス負荷可変装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034468A JPS6052468B2 (ja) | 1982-03-04 | 1982-03-04 | Ｄｍａバス負荷可変装置 |
| US06/469,300 US4502117A (en) | 1982-03-04 | 1983-02-24 | DMA Bus load varying unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034468A JPS6052468B2 (ja) | 1982-03-04 | 1982-03-04 | Ｄｍａバス負荷可変装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151631A JPS58151631A (ja) | 1983-09-08 |
| JPS6052468B2 true JPS6052468B2 (ja) | 1985-11-19 |
Family
ID=12415075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57034468A Expired JPS6052468B2 (ja) | 1982-03-04 | 1982-03-04 | Ｄｍａバス負荷可変装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4502117A (ja) |
| JP (1) | JPS6052468B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821173A (en) * | 1986-06-30 | 1989-04-11 | Motorola, Inc. | Wired "OR" bus evaluator for logic simulation |
| US5125088A (en) * | 1986-09-08 | 1992-06-23 | Compaq Computer Corporation | Computer system speed control at continuous processor speed |
| JPS63172359A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | 直接メモリアクセスシステム |
| US5151986A (en) * | 1987-08-27 | 1992-09-29 | Motorola, Inc. | Microcomputer with on-board chip selects and programmable bus stretching |
| US5185877A (en) * | 1987-09-04 | 1993-02-09 | Digital Equipment Corporation | Protocol for transfer of DMA data |
| JP2674809B2 (ja) * | 1988-11-07 | 1997-11-12 | 日本電気株式会社 | 情報処理装置 |
| US5293493A (en) * | 1989-10-27 | 1994-03-08 | International Business Machines Corporation | Preemption control for central processor with cache |
| US5584044A (en) * | 1990-09-28 | 1996-12-10 | Fuji Photo Film Co., Ltd. | Integrated circuit memory card for write in/read out capability having plurality of latching means for expandable addressing using counting means for enabling latches thereof |
| US5463744A (en) * | 1991-12-30 | 1995-10-31 | Intel Corporation | Emulation of slower speed processor |
| US5513374A (en) * | 1993-09-27 | 1996-04-30 | Hitachi America, Inc. | On-chip interface and DMA controller with interrupt functions for digital signal processor |
| US5740404A (en) * | 1993-09-27 | 1998-04-14 | Hitachi America Limited | Digital signal processor with on-chip select decoder and wait state generator |
| JPH07168741A (ja) * | 1993-12-15 | 1995-07-04 | Toshiba Corp | ウォッチドッグタイマ装置 |
| JP3220029B2 (ja) * | 1996-11-11 | 2001-10-22 | 日本電気株式会社 | 入力信号読み取り回路 |
| JPH10228442A (ja) * | 1997-02-17 | 1998-08-25 | Canon Inc | ダイレクト・メモリ・アクセスによるデータ受信装置，方法および記憶媒体 |
| US6078919A (en) * | 1997-10-23 | 2000-06-20 | Lucent Technologies Inc. | Method and apparatus for delivery of data over a network based on determination of network parameters |
| US6473780B1 (en) * | 1998-04-01 | 2002-10-29 | Intel Corporation | Scheduling of direct memory access |
| JP2001350713A (ja) * | 2000-06-07 | 2001-12-21 | Hitachi Ltd | 転送制御装置 |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| JP4598858B2 (ja) | 2005-06-30 | 2010-12-15 | フリースケール セミコンダクター インコーポレイテッド | ダイレクトメモリアクセスタスク要求のアービトレーションを行うためのデバイスおよび方法 |
| DE602005023542D1 (de) * | 2005-06-30 | 2010-10-21 | Freescale Semiconductor Inc | Einrichtung und verfahren zum ausführen einer dma-task |
| EP1899826B1 (en) | 2005-06-30 | 2011-03-16 | Freescale Semiconductor, Inc. | Device and method for controlling an execution of a dma task |
| EP1899825B1 (en) * | 2005-06-30 | 2009-07-22 | Freescale Semiconductor, Inc. | Device and method for controlling multiple dma tasks |
| WO2007083197A1 (en) | 2006-01-18 | 2007-07-26 | Freescale Semiconductor Inc. | Device having data sharing capabilities and a method for sharing data |
| JP2008097372A (ja) * | 2006-10-12 | 2008-04-24 | Matsushita Electric Ind Co Ltd | システム制御装置 |
| JP2009187446A (ja) | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | 半導体集積回路及びその最大遅延試験定方法 |
| US8214557B2 (en) * | 2010-04-26 | 2012-07-03 | Continental Automotive Systems, Inc. | Measuring direct memory access throughput |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4096567A (en) * | 1976-08-13 | 1978-06-20 | Millard William H | Information storage facility with multiple level processors |
| US4159534A (en) * | 1977-08-04 | 1979-06-26 | Honeywell Information Systems Inc. | Firmware/hardware system for testing interface logic of a data processing system |
-
1982
- 1982-03-04 JP JP57034468A patent/JPS6052468B2/ja not_active Expired
-
1983
- 1983-02-24 US US06/469,300 patent/US4502117A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4502117A (en) | 1985-02-26 |
| JPS58151631A (ja) | 1983-09-08 |
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