JP2003141096A - 半導体集積回路装置およびシステム、ならびにシステムの開発方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム格納用のマスクＲＯＭを内蔵せ
ず、このマスクＲＯＭを内蔵した場合と同じ効果を得る
ことができる汎用のマイクロコンピュータを含む半導体
集積回路装置、これを用いたシステム、この開発技術を
提供する。 【解決手段】 ＣＰＵ１、シリアルフラッシュインタフ
ェース回路２、プログラム転送回路３、プログラム用内
蔵ＲＡＭ４、書き込みマスク回路５などの各回路から構
成されるマイクロコンピュータ１００であって、このマ
イクロコンピュータ１００の外部には外部シリアルフラ
ッシュメモリ２００が接続され、電源投入時、ＣＰＵ１
が動作する前に、外部シリアルフラッシュメモリ２００
からプログラムを読み込んでプログラム用内蔵ＲＡＭ４
に書き込み、ＣＰＵ１がプログラム用内蔵ＲＡＭ４上の
プログラムを実行することができ、また必要に応じてプ
ログラム用内蔵ＲＡＭ４への書き込みを禁止することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置、およびこの半導体集積回路装置を用いたシステム、
ならびにシステムの開発技術に関し、特にプログラム格
納用のマスクＲＯＭを内蔵しないマイクロコンピュータ
に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置の技術に関し、この半導体集積回路装
置の一例としてのマイクロコンピュータについては、た
とえば特開平１０−３２６２６６号公報、特開平３−２
８６３５３号公報に記載される技術などが挙げられる。

【０００３】前記特開平１０−３２６２６６号公報に
は、シリアル通信による外部メモリへのアクセス機能を
有するマイクロコンピュータに関し、外部メモリとの間
でデータを授受するためのシリアル通信部を内蔵した技
術が開示されている。

【０００４】前記特開平３−２８６３５３号公報には、
ワンチップマイクロコンピュータに外付けのシリアル出
力ＰＲＯＭを付加した構成におけるデータ読み出し方式
に関し、ワンチップマイクロコンピュータによってシリ
アル出力ＰＲＯＭから読み出したプログラムデータを、
マイクロコンピュータなどの外部デバイスに直接出力
し、このプログラムデータによって外部デバイスを制御
する技術が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記のようなマイクロコンピュータの技術につい
て検討した結果、以下のようなことを明らかとした。

【０００６】前記特開平１０−３２６２６６号公報の技
術は、マイクロコンピュータと外部メモリとの間ではデ
ータをシリアル通信するものである。よって、この公報
に記載のマイクロコンピュータにおいては、プログラム
が内蔵ＲＯＭに格納されており、この内蔵ＲＯＭに格納
されているプログラムに従い、ＣＰＵの管理下で動作す
る技術である。

【０００７】前記特開平３−２８６３５３号公報の技術
は、ワンチップマイクロコンピュータと、これに外付け
のシリアル出力ＰＲＯＭおよびマイクロコンピュータな
どの外部デバイスとの間において、シリアル出力ＰＲＯ
Ｍから読み出したプログラムデータをワンチップマイク
ロコンピュータに取り込むのではなく、外部デバイスに
取り込むものである。よって、この公報に記載のワンチ
ップマイクロコンピュータは、内蔵ＲＯＭに格納されて
いるプログラムに従い、ＣＰＵの管理下で動作する技術
である。

【０００８】また、本発明者が、本発明の前提として検
討した技術として、以下のような技術が考えられる。

【０００９】一般に、ＲＡＭは揮発性メモリのため、Ｒ
ＡＭに書き込まれたデータやプログラムは電源が切れる
と消去されてしまうので、マイクロコンピュータのユー
ザは、マイクロコンピュータをコントロールするための
プログラムを不揮発性メモリに蓄えておく必要がある。

【００１０】そこで、マイクロコンピュータには、ユー
ザプログラムを格納するマスクＲＯＭを内蔵しているも
の、あるいはマスクＲＯＭを内蔵しない場合には、マイ
クロコンピュータの外部に接続したマスクＲＯＭにユー
ザプログラムを配置するようにしたものがある。

【００１１】しかし、近年、ＳＤＲＡＭなどに比べて消
費量の少ないマスクＲＯＭは、手に入れ難くなってい
る。このため、マイクロコンピュータを使う小規模なユ
ーザでさえ、マイクロコンピュータ内蔵のマスクＲＯＭ
を起こさなければならず、不便である。

【００１２】これに対して、様々な携帯機器（携帯電
話、デジタルカメラ、ＭＰ３音楽プレーヤなど）で使用
され始めてきたシリアルインタフェースのフラッシュメ
モリ（電気的に書き込み／消去可能な不揮発性メモリ）
は、市場を拡大しており、マスクＲＯＭより手に入れ易
い。しかし、シリアルインタフェースであり、マイクロ
コンピュータの実行速度に比べてアクセス速度が遅いな
ど、プログラム格納用メモリとして使うには適さない。

【００１３】また、通常のマスクＲＯＭの接続には、ア
ドレス用に１６〜２４本、データ用に８〜１６本、制御
信号用に２本程度の端子が必要であり、コストや実装面
積などの観点からマイクロコンピュータの端子数を減ら
したいというユーザにとってはデメリットが大きい。

【００１４】そこで、本発明者は、入手が困難なマスク
ＲＯＭを必要とせず、比較的入手が容易なシリアルイン
タフェースのフラッシュメモリを利用し、これを外部に
接続し、この外部のシリアルフラッシュメモリと、内蔵
ＲＡＭとの組み合わせによって、マスクＲＯＭを内蔵し
た場合と同じ効果を得ることが可能となることを考え付
いた。

【００１５】そこで、本発明の目的は、プログラム格納
用のマスクＲＯＭを内蔵せず、このマスクＲＯＭを内蔵
した場合と同じ効果を得ることができる汎用のマイクロ
コンピュータを含む半導体集積回路装置、およびこの半
導体集積回路装置を用いたシステム、ならびにシステム
の開発技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】すなわち、本発明による半導体集積回路装
置は、ＣＰＵと、このＣＰＵと独立に転送可能であり、
外部に接続された外部不揮発性メモリとの間でプログラ
ムのシリアル転送をインタフェースするシリアルインタ
フェース手段と、このシリアルインタフェース手段を通
して外部不揮発性メモリに格納されていたプログラムを
読み込んで転送するプログラム転送手段と、このプログ
ラム転送手段により転送されてきたプログラムを書き込
むプログラム用内蔵メモリとを有し、起動モード時、Ｃ
ＰＵが動作する前に、プログラム転送手段がシリアルイ
ンタフェース手段を通して外部不揮発性メモリからプロ
グラムを読み込んでプログラム用内蔵メモリに書き込
み、ＣＰＵがプログラム用内蔵メモリに書き込まれたプ
ログラムを読み込んで実行を開始することを特徴とする
ものである。

【００１９】また、本発明による他の半導体集積回路装
置は、ＣＰＵと、このＣＰＵと独立に転送可能であり、
外部に接続された外部不揮発性メモリとの間でプログラ
ムのシリアル転送をインタフェースするシリアルインタ
フェース手段と、このシリアルインタフェース手段を通
して外部不揮発性メモリに格納されていたプログラムを
読み込んで転送するプログラム転送用プログラムを格納
したプログラム転送用内蔵メモリと、このプログラム転
送用内蔵メモリに格納されていたプログラム転送用プロ
グラムにより転送されてきたプログラムを書き込むプロ
グラム用内蔵メモリとを有し、起動モード時、ＣＰＵが
プログラム転送用内蔵メモリに格納されていたプログラ
ム転送用プログラムを実行し、シリアルインタフェース
手段を通して外部不揮発性メモリからプログラムを読み
込んでプログラム用内蔵メモリに書き込み、ＣＰＵがプ
ログラム用内蔵メモリに書き込まれたプログラムを読み
込んで実行を開始することを特徴とするものである。

【００２０】また、本発明によるシステムは、前記半導
体集積回路装置と、この半導体集積回路装置のシリアル
インタフェース手段に接続され、シリアルインタフェー
ス手段を通してシリアル転送されるプログラムを格納し
ている外部不揮発性メモリと、半導体集積回路装置およ
び外部不揮発性メモリを搭載する基板とを有することを
特徴とするものである。

【００２１】また、本発明によるシステムの開発方法
は、前記システムを有し、基板上に搭載された外部不揮
発性メモリをコネクタから抜き出して、外部不揮発性メ
モリに格納されているプログラムを修正する工程と、こ
の修正したプログラムを格納した外部不揮発性メモリを
基板上のコネクタに挿入して、修正したプログラムの動
作を確認する工程と、この修正したプログラムの動作確
認の結果が良好となるまで修正を繰り返して正規のプロ
グラムとして開発を終了する工程とを有することを特徴
とするものである。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２３】また、本実施の形態では、半導体集積回路
装置の一例として、マイクロコンピュータを例に説明す
るが、これに限定されるものではない。さらに、マイク
ロコンピュータは、特に限定されないが、公知の半導体
製造技術によって、単結晶シリコンのような１個の半導
体基板上に形成される。

【００２４】（実施の形態１）図１は本発明の実施の形
態１のマイクロコンピュータを示すブロック図、図２は
本実施の形態のマイクロコンピュータにおいて、起動モ
ードの動作を示すフロー図、図３は本実施の形態のマイ
クロコンピュータを用いたシステムを示すブロック図、
図４はプログラムの開発を示すフロー図である。

【００２５】まず、図１により、本実施の形態のマイク
ロコンピュータの構成の一例を説明する。

【００２６】本実施の形態のマイクロコンピュータ１０
０は、たとえばシングルチップマイクロコンピュータと
され、ＣＰＵ１、シリアルフラッシュインタフェース回
路２、プログラム転送回路３、プログラム用内蔵ＲＡＭ
４、書き込みマスク回路５、汎用シリアルインタフェー
ス回路６、データ用内蔵ＲＡＭ７、バスコントローラ８
などの各回路から構成され、これらの各回路はアドレス
バスＩＡＢ、データバスＩＤＢ、リード／ライトやアク
セスデータサイズなどを知らせるための制御バスＩＣＢ
などの内部バスによって接続されている。また、マイク
ロコンピュータ１００の外部には、シリアル転送される
プログラムを格納している外部シリアルフラッシュメモ
リ２００が接続されている。

【００２７】ＣＰＵ１は、アドレスバスＩＡＢ、データ
バスＩＤＢ、制御バスＩＣＢなどの内部バスに接続さ
れ、マイクロコンピュータ１００の全体の制御を司る制
御手段である。また、このＣＰＵ１は、外部シリアルフ
ラッシュメモリ２００からプログラム用内蔵ＲＡＭ４へ
のプログラム転送終了後に、バスコントローラ８からバ
ス権使用許可信号が供給され、バス権の使用が許可され
た後は、このＣＰＵ１の管理下において、プログラム用
内蔵ＲＡＭ４に格納されているプログラムに従って動作
が可能となっている。

【００２８】シリアルフラッシュインタフェース回路２
は、プログラム転送回路３に接続されるとともに、マイ
クロコンピュータ１００の外部に外部シリアルフラッシ
ュメモリ２００が接続可能となっており、ＣＰＵ１と独
立に転送可能であり、外部に接続された外部シリアルフ
ラッシュメモリ２００との間でプログラムのシリアル転
送をインタフェースするシリアルインタフェース手段で
ある。

【００２９】プログラム転送回路３は、シリアルフラッ
シュインタフェース回路２に接続されるとともに、アド
レスバスＩＡＢ、データバスＩＤＢ、制御バスＩＣＢな
どの内部バスに接続され、シリアルフラッシュインタフ
ェース回路２を通して外部シリアルフラッシュメモリ２
００に格納されていたプログラムを読み込んで転送する
プログラム転送手段である。また、このプログラム転送
回路３は、起動モード時、ＣＰＵ１が動作する前に、バ
スコントローラ８からプログラム転送開始信号が供給さ
れ、外部シリアルフラッシュメモリ２００からプログラ
ム用内蔵ＲＡＭ４へのプログラム転送を実行することが
可能となっている。さらに、プログラムの転送が終了す
ると、バスコントローラ８に対して転送終了信号を供給
し、プログラム転送が終了したことをバスコントローラ
８に知らせることが可能となっている。

【００３０】プログラム用内蔵ＲＡＭ４は、アドレスバ
スＩＡＢ、データバスＩＤＢ、制御バスＩＣＢなどの内
部バスに接続され、プログラム転送回路３により転送さ
れてきたプログラムを書き込むプログラム用内蔵メモリ
である。また、このプログラム用内蔵ＲＡＭ４は、制御
バスＩＣＢとの間に書き込みマスク回路５が介在され、
この制御バスＩＣＢのコマンドと、バスコントローラ８
の内部の書き込み許可レジスタ９の値に応じて、書き込
みの許可または禁止の制御が可能となっている。

【００３１】書き込みマスク回路５は、プログラム用内
蔵ＲＡＭ４と、制御バスＩＣＢおよびバスコントローラ
８の内部の書き込み許可レジスタ９との間に介在され、
プログラム用内蔵ＲＡＭ４に外部シリアルフラッシュメ
モリ２００から読み込まれたプログラムが書き込まれた
後は、プログラム用内蔵ＲＡＭ４内のプログラムが書き
込まれた領域への書き込みを禁止する書き込み禁止手段
である。

【００３２】汎用シリアルインタフェース回路６は、ア
ドレスバスＩＡＢ、データバスＩＤＢ、制御バスＩＣＢ
などの内部バスに接続され、シリアルフラッシュインタ
フェース回路２とは別に、外部に接続されたデバイスと
の間でデータのシリアル転送をインタフェースするシリ
アルインタフェース手段である。

【００３３】データ用内蔵ＲＡＭ７は、アドレスバスＩ
ＡＢ、データバスＩＤＢ、制御バスＩＣＢなどの内部バ
スに接続され、マイクロコンピュータ１００の動作にお
ける入力データおよび出力データや処理中のデータを格
納するデータ用内蔵メモリである。

【００３４】バスコントローラ８は、プログラム転送回
路３、ＣＰＵ１に接続され、内部バスの動作を調停する
バス制御手段である。このバスコントローラ８は、プロ
グラム転送回路３に対してプログラム転送開始信号を供
給し、そしてプログラムの転送が終了すると、プログラ
ム転送回路３から転送終了信号を受け、ＣＰＵ１に対し
てプログラム転送が終了したことを知らせることが可能
となっている。また、このバスコントローラ８は、起動
モード端子、リセット端子を介して外部にユーザ回路が
接続可能となっており、起動モード端子からリセット解
除後のマイクロコンピュータ１００の起動方法を指定
し、またリセット端子からリセット解除を指定すること
が可能となっている。さらに、このバスコントローラ８
は、内部に書き込み許可レジスタ９を持ち、この書き込
み許可レジスタ９の値に基づいて、プログラム用内蔵Ｒ
ＡＭ４への書き込みを許可または禁止することが可能と
なっている。

【００３５】外部シリアルフラッシュメモリ２００は、
マイクロコンピュータ１００のシリアルフラッシュイン
タフェース回路２に接続され、このシリアルフラッシュ
インタフェース回路２を通してシリアル転送されるプロ
グラムを格納している外部不揮発性メモリである。この
外部シリアルフラッシュメモリ２００は、シリアルイン
タフェースでマイクロコンピュータ１００と接続できる
ようになっており、通常、シリアルクロックＳＣＫ、シ
リアルデータ出力ＳＤＯ、シリアルデータ入力ＳＤＩに
示す３つの信号線で接続が可能となっている。

【００３６】以上のように構成されるマイクロコンピュ
ータ１００においては、特にアドレスバスＩＡＢ、デー
タバスＩＤＢ、制御バスＩＣＢなどからなる内部バス
に、ＣＰＵ１、プログラム転送回路３、プログラム用内
蔵ＲＡＭ４、データ用内蔵ＲＡＭ７がつながっており、
ＣＰＵ１とプログラム転送回路３の２つが積極的に内部
バスを使ってデータをアクセスするバスマスタである。
さらに、内部バスの動作を調停するバスコントローラ８
には、マイクロコンピュータ１００のリセット信号がつ
ながっており、リセット解除後、バス権をＣＰＵ１では
なく、プログラム転送回路３に与える。また、プログラ
ム転送の終了後は、バス権をプログラム転送回路３から
ＣＰＵ１に戻す。このように、バス権を持ったバスマス
タだけが、アドレスバスＩＡＢ、制御バスＩＣＢを駆動
し、データバスＩＤＢを使ってデータをアクセスするこ
とが許可されるようになっている。

【００３７】次に、図２により、本実施の形態のマイク
ロコンピュータ１００において、起動モードの動作フロ
ーの一例を説明する。

【００３８】（１）起動モードにおいて、マイクロコン
ピュータ１００の電源投入後、リセットを解除した後
に、このリセット解除後のマイクロコンピュータ１００
の起動方法を指定するための起動モード端子のレベル
が、たとえば“Ｈｉｇｈ”レベルであるか否かを判定し
（ステップＳ１０１）、“Ｈｉｇｈ”レベルでない場合
はプログラム転送回路３が起動し、“Ｈｉｇｈ”レベル
の場合にはプログラム用内蔵ＲＡＭ４への書き込み禁止
処理（ステップＳ１０５）に移行する。

【００３９】すなわち、リセット解除後、通常はＣＰＵ
１にバス権が与えられており、ＣＰＵ１が内部バスを通
してプログラムを読み込み動作するが、本実施の形態で
は、リセット解除後のバス権がＣＰＵ１に持っていない
ため、ＣＰＵ１の動作が保留される。

【００４０】（２）プログラム転送回路３が起動すると
（ステップＳ１０２）、この間にバス権を与えられたプ
ログラム転送回路３が、シリアルフラッシュインタフェ
ース回路２を通して、外部シリアルフラッシュメモリ２
００からプログラムを読み込み、プログラム用内蔵ＲＡ
Ｍ４へ書き込む（ステップＳ１０３）。そして、外部シ
リアルフラッシュメモリ２００からプログラム用内蔵Ｒ
ＡＭ４へのプログラムの転送が終了したか否かを判定す
る。

【００４１】（３）プログラム転送が終了したか否かの
判定の結果（ステップＳ１０４）、プログラムの転送が
終了していなければ、外部シリアルフラッシュメモリ２
００からプログラム用内蔵ＲＡＭ４へのプログラムの転
送を繰り返し、プログラム転送回路３がプログラムを転
送し終わると、バスコントローラ８に対してプログラム
の転送終了を知らせる転送終了信号をアサートする。

【００４２】（４）バスコントローラ８は、プログラム
転送回路３から転送終了信号を受け取ると、ＣＰＵ１、
プログラム転送回路３からリード／ライトすることが可
能な書き込み許可レジスタ９に、たとえば“０”を書き
込み、プログラム用内蔵ＲＡＭ４内のプログラムが書き
込まれた領域への書き込みを禁止する（ステップＳ１０
５）。

【００４３】この際に、書き込み許可レジスタ９に
“０”が書き込まれると、プログラム用内蔵ＲＡＭ４と
制御バスＩＣＢとの間にある書き込みマスク回路５が制
御バスＩＣＢに出力された書き込み信号をマスクする。
なお、リセット解除直後、書き込み許可レジスタ９の値
は“１”であり、プログラム用内蔵ＲＡＭ４への書き込
みは許可されている。

【００４４】このように、外部シリアルフラッシュメモ
リ２００からプログラムを転送し終わった後では、プロ
グラム用内蔵ＲＡＭ４は、従来の内蔵ＲＯＭのように書
き換えできないことを期待している場合が多いので、書
き込み許可レジスタ９に“０”を書き込むことにより、
プログラム用内蔵ＲＡＭ４への書き込みを禁止すること
ができる。

【００４５】（５）バスコントローラ８は、プログラム
転送回路３からの転送終了信号を受け取ると、バス権を
プログラム転送回路３からＣＰＵ１へ切り替え、ＣＰＵ
１を起動する（ステップＳ１０６）。そして、ＣＰＵ１
は、バス権が戻った時点でプログラム用内蔵ＲＡＭ４か
らプログラムを読み込み、実行を開始する（ステップＳ
１０７）。

【００４６】以上の動作により、本実施の形態のマイク
ロコンピュータ１００においては、外部シリアルフラッ
シュメモリ２００から読み込んだプログラムをプログラ
ム用内蔵ＲＡＭ４に書き込み、このプログラム用内蔵Ｒ
ＡＭ４に書き込んだプログラムに従ってＣＰＵの実行を
開始することができる。

【００４７】また、本実施の形態のマイクロコンピュー
タ１００は、最初の電源投入時、外部シリアルフラッシ
ュメモリ２００からプログラム用内蔵ＲＡＭ４へプログ
ラムが転送されていれば、電源が供給されている間はプ
ログラム用内蔵ＲＡＭ４の値は保持されているので、リ
セット端子によってマイクロコンピュータ１００をリセ
ットするたびにプログラムを転送し直す必要はない。

【００４８】さらに、起動モード端子のレベルが“Ｈｉ
ｇｈ”レベルだったときには、リセット解除後、ＣＰＵ
１にバス権を与えるようにしておく。こうすることで、
前述とは逆にプログラム転送回路３の動作が保留され、
直ちにＣＰＵ１がプログラム用内蔵ＲＡＭ４にあらかじ
め転送されていたプログラムを読み込み、実行を開始す
ることができる。

【００４９】次に、図３および図４により、本実施の形
態のマイクロコンピュータ１００を用いたシステムの構
成と、プログラムの開発フローの一例を説明する。

【００５０】本実施の形態のマイクロコンピュータ１０
０を用いたシステムは、たとえばプリンタシステムに適
用され、図３にプリンタシステムのプリンタ制御基板３
００を作成し、プログラム開発をパーソナルコンピュー
タ４００上で行う場合の概略構成を、図４にその場合の
プログラムの開発フローの一例をそれぞれ示す。

【００５１】図３に示すように、プリンタ制御基板３０
０には、前述したマイクロコンピュータ１００、ＵＳＢ
コネクタ３１０を介して外部とのインタフェースを制御
するＵＳＢインタフェースコントローラ３２０、ヘッド
の動作を制御するヘッド制御回路３３０、モータの駆動
を制御するモータ制御回路３４０、バッファメモリとし
てのＳＤＲＡＭ３５０などの各ＬＳＩが搭載され、これ
らの各ＬＳＩは基板上のバスによって接続されている。

【００５２】また、このプリンタ制御基板３００上に
は、マイクロコンピュータ１００と接続されるメモリカ
ード３６０のメモリカードコネクタ３７０が搭載され、
このコネクタ３７０にメモリカード３６０が挿抜可能と
なっている。このメモリカード３６０には、前述したシ
リアルインタフェースを持つフラッシュメモリ２００が
内蔵されている。

【００５３】このプリンタシステムは、外部に接続され
たホストパーソナルコンピュータ（図示せず）からＵＳ
Ｂコネクタ３１０を通して送られてきた印字データを、
一旦、バッファメモリとしてのＳＤＲＡＭ３５０に転送
し、このＳＤＲＡＭ３５０に格納されたデータを加工す
るか、もしくはそのままヘッド制御回路３３０に送り印
字する。同時に、モータ制御回路３４０によりモータを
制御し、紙送り、ヘッドの移動などを制御する。

【００５４】このプリンタシステムでは、複数のモータ
を制御しながら、同時にヘッドにデータを送り印字する
という、複雑な制御プログラムをデバッグするため、マ
イクロコンピュータ１００のプログラムは頻繁に書き換
えられる。この制御プログラムは、メモリカード３６０
に内蔵したフラッシュメモリ２００に格納されている。
この制御プログラムの開発フローを、図４に従って以下
に説明する。

【００５５】（１）ユーザは、パーソナルコンピュータ
４００上でプログラムを作成すると（ステップＳ２０
１）、メモリカードライタ５００を使って、プログラム
をメモリカード３６０内のフラッシュメモリ２００に書
き込む（ステップＳ２０２）。

【００５６】（２）メモリカード３６０をプリンタ制御
基板３００上に取り付けたメモリカードコネクタ３７０
に挿入し（ステップＳ２０３）、これによってマイクロ
コンピュータ１００の起動ＲＯＭとしての動作が可能と
なる。

【００５７】（３）プリンタシステムの電源を投入する
と、前述したように、メモリカード３６０内のフラッシ
ュメモリ２００からマイクロコンピュータ１００内のプ
ログラム用内蔵ＲＡＭ４へプログラムを転送し、ＣＰＵ
１はそこからフェッチして起動する。

【００５８】（４）プリンタシステムの起動後に、プロ
グラムの動作を確認し（ステップＳ２０４）、この動作
確認の結果、良好であれば正規のプログラムとして開発
を終了し、また不良であればプログラムを修正する。

【００５９】（５）プログラムの動作確認の結果、プロ
グラムを修正する必要が生じた場合には、プリンタ制御
基板３００上に取り付けたメモリカードコネクタ３７０
からメモリカード３６０を抜き出して、パーソナルコン
ピュータ４００上でプログラムを修正する（ステップＳ
２０１）。

【００６０】（６）プログラムの修正後は、再び前述し
た処理を繰り返し、メモリカードライタ５００を使っ
て、修正したプログラムをメモリカード３６０内のフラ
ッシュメモリ２００に書き込む（ステップＳ２０２）。

【００６１】（７）修正したプログラムを書き込んだメ
モリカード３６０をプリンタ制御基板３００上のメモリ
カードコネクタ３７０に挿入する（ステップＳ２０
３）。

【００６２】（８）プリンタシステムの電源を投入し、
メモリカード３６０内のフラッシュメモリ２００からマ
イクロコンピュータ１００内のプログラム用内蔵ＲＡＭ
４へプログラムを転送した後、修正したプログラムの動
作を確認し（ステップＳ２０４）、良好となるまで修
正、書き込み、動作確認のサイクルを繰り返すことによ
り、所望とするプログラムを開発することができる。

【００６３】従って、本実施の形態のマイクロコンピュ
ータ１００によれば、電源投入時、ＣＰＵ１が動作する
前に、フラッシュメモリ２００からプログラムを読み込
み、プログラム用内蔵ＲＡＭ４に転送し、ＣＰＵ１がプ
ログラム用内蔵ＲＡＭ４上のプログラムを実行すること
により、入手困難なマスクＲＯＭを必要とせず、汎用の
マイクロコンピュータ１００を提供することができる。
さらに、シリアルインタフェースであるため、接続に必
要な端子数を３本程度にできるため、マイクロコンピュ
ータ１００の端子数を大幅に削減することができる。

【００６４】また、このマイクロコンピュータ１００
は、フラッシュメモリ２００と、プログラム用内蔵ＲＡ
Ｍ４との組み合わせによって、マスクＲＯＭを内蔵した
場合と同じ効果を期待するものであるから、必要に応じ
て、プログラム用内蔵ＲＡＭ４への書き込みを禁止する
ことができる。

【００６５】この結果、ユーザの使い勝手が向上する。
すなわち、マスクＲＯＭが入手できない場合、マイクロ
コンピュータ１００の内蔵ＲＯＭを起こすしか選択肢は
なかったが、この場合、マイクロコンピュータ１００の
製造後に、ユーザプログラムのバグが見つかった場合、
製造してしまったマイクロコンピュータ１００は救済不
能で、全て損失となってしまっていた。しかし、本実施
の形態のように、比較的入手容易なフラッシュメモリ２
００にプログラムを置くことが可能となり、ユーザプロ
グラムのバグが見つかった場合でも、フラッシュメモリ
２００の内容を書き換えるだけで対応することができ
る。

【００６６】（実施の形態２）図５は本発明の実施の形
態２のマイクロコンピュータを示すブロック図、図６は
本実施の形態のマイクロコンピュータにおいて、ＣＰＵ
のメモリ空間のアドレス割付を変更する場合を示す説明
図、図７は起動モードの動作を示すフロー図である。

【００６７】まず、図５により、本実施の形態のマイク
ロコンピュータの構成および動作の一例を説明する。

【００６８】本実施の形態と前記実施の形態１との相違
点は、プログラム転送回路３の代わりに、シリアルフラ
ッシュインタフェース回路２を通して外部シリアルフラ
ッシュメモリ２００に格納されていたプログラムを読み
込んで転送するプログラム転送用プログラムを格納した
プログラム転送用内蔵メモリとしてのプログラム転送用
標準内蔵ＲＯＭ１０を内蔵している点である。

【００６９】すなわち、本実施の形態のマイクロコンピ
ュータ１００ａは、たとえばシングルチップマイクロコ
ンピュータとされ、ＣＰＵ１、シリアルフラッシュイン
タフェース回路２、プログラム用内蔵ＲＡＭ４、書き込
みマスク回路５、汎用シリアルインタフェース回路６、
データ用内蔵ＲＡＭ７、バスコントローラ８、プログラ
ム転送用標準内蔵ＲＯＭ１０、アドレス割付変更回路
（Ａ）１１、アドレス割付変更回路（Ｂ）１２などの各
回路から構成され、バスコントローラ８には書き込み許
可レジスタ９の他に転送終了レジスタ１３が設けられて
いる。

【００７０】本実施の形態のマイクロコンピュータ１０
０ａでは、ＣＰＵ１が常に最下位アドレス“０ｘ０００
０００”から実行を開始する。また、シリアルフラッシ
ュインタフェース回路２をＣＰＵ１からアクセス可能と
し、さらにプログラム転送用標準内蔵ＲＯＭ１０が設け
られている。このプログラム転送用標準内蔵ＲＯＭ１０
は、アドレスバスＩＡＢ、データバスＩＤＢ、制御バス
ＩＣＢなどの内部バスに接続されている。

【００７１】さらに、バスコントローラ８の内部には、
ＣＰＵ１からリード／ライト可能な転送終了レジスタ１
３が設けられている。この転送終了レジスタ１３は、プ
ログラム用内蔵ＲＡＭ４のアドレス信号を変更するアド
レス割付変更回路（Ａ）１１、ならびにプログラム転送
用標準内蔵ＲＯＭ１０のアドレス信号を変更するアドレ
ス割付変更回路（Ｂ）１２にそれぞれ接続され、この転
送終了レジスタ１３の値はアドレス割付変更信号として
用いられる。また、転送終了レジスタ１３からは、アド
レス割付が変わったことを知らせるＣＰＵリセット信号
がＣＰＵ１に供給される。アドレス割付変更回路（Ａ）
１１，（Ｂ）１２は、プログラム用内蔵ＲＡＭ４、プロ
グラム転送用標準内蔵ＲＯＭ１０と、アドレスバスＩＡ
Ｂとの間に介在されている。

【００７２】次に、図６および図７により、本実施の形
態のマイクロコンピュータ１００ａにおいて、ＣＰＵ１
のメモリ空間のアドレス割付を変更する場合の一例を説
明する。

【００７３】図６に示すように、アドレス割付変更回路
（Ａ）１１，（Ｂ）１２は、アドレス割付変更信号の値
によって、接続された各メモリのアドレス割付を変更す
る。たとえば、図６（ａ）に示すように、アドレス割付
変更信号が“０”の時、最下位アドレス“０ｘ００００
００”にはプログラム転送用標準内蔵ＲＯＭ１０が割り
付けられ、さらにプログラム用内蔵ＲＡＭ４はアドレス
“０ｘ０１００００”に割り付けられている。また、ア
ドレス割付変更信号が“１”の時、図６（ｂ）に示すよ
うに、最下位アドレス“０ｘ００００００”にはプログ
ラム用内蔵ＲＡＭ４が割り付けられ、この場合、必要の
ないプログラム転送用標準内蔵ＲＯＭ１０はメモリ空間
には割り付けられない。なお、シリアルフラッシュイン
タフェース回路２、データ用内蔵ＲＡＭ７は、アドレス
“０ｘ０３００００”に割り付けられている。

【００７４】また、転送終了レジスタ１３の初期値は、
リセットの解除時、起動モード端子のレベルによって異
なる。たとえば、リセットの解除時、起動モード端子が
“Ｌｏｗ”レベルの場合、転送終了レジスタ１３の初期
値を“０”、起動モード端子が“Ｈｉｇｈ”レベルの場
合、転送終了レジスタ１３の初期値を“１”とする。以
上より、リセットの解除時、起動モード端子が“Ｌｏ
ｗ”レベルの場合、転送終了レジスタ１３の初期値が
“０”のため、アドレス割付は図６（ａ）のようにな
り、ＣＰＵ１はプログラム転送用標準内蔵ＲＯＭ１０か
らプログラムを読み込み、実行する。

【００７５】このプログラム転送用標準内蔵ＲＯＭ１０
には、図７に示すような簡単な初期プログラムが格納さ
れており、この初期プログラムに従い、シリアルフラッ
シュインタフェース回路２を初期化した後は（ステップ
Ｓ３０１）、外部シリアルフラッシュメモリ２００から
ユーザプログラムをプログラム用内蔵ＲＡＭ４へ転送す
る（ステップＳ３０２）。そして、転送が終了すると
（ステップＳ３０３）、ＣＰＵ１は転送終了レジスタ１
３に“１”を書き込む（ステップＳ３０４）。

【００７６】そして、バスコントローラ８は、転送終了
レジスタ１３に“１”が書き込まれると、アドレス割付
が変わったことをＣＰＵ１に知らせるため、ＣＰＵ１に
リセット信号をアサートする。これを受け、ＣＰＵ１
は、バスコントローラ８がアサートしたリセット信号に
よりリセットされ、再び最下位アドレス“０ｘ００００
００”から実行を開始するが、このときに転送終了レジ
スタ１３の値は“１”となっているため、アドレス割付
は図６（ｂ）のようになっており、ＣＰＵ１はプログラ
ム用内蔵ＲＡＭ４からプログラムを読み込んで実行す
る。

【００７７】また、前記実施の形態１の場合と同様に、
電源投入後、一度、プログラムをプログラム用内蔵ＲＡ
Ｍ４へ転送してしまえば、電源が供給されている限り、
プログラム用内蔵ＲＡＭ４の内容は保持されている。よ
って、マイクロコンピュータ１００ａをリセットするた
びにプログラムを外部シリアルフラッシュメモリ２００
からプログラム用内蔵ＲＡＭ４へ転送し直す必要はな
い。

【００７８】このような場合、起動モード端子を“Ｈｉ
ｇｈ”レベルにしてリセットを解除することにより、転
送終了レジスタ１３の初期値を“１”としてマイクロコ
ンピュータ１００ａを起動することができる。この際
に、転送終了レジスタ１３の値が“１”なので、アドレ
ス割付は図６（ｂ）となり、プログラム用内蔵ＲＡＭ４
からプログラムを読み込み、実行する。

【００７９】従って、本実施の形態のマイクロコンピュ
ータ１００ａによれば、電源投入時、ＣＰＵ１がプログ
ラム転送用標準内蔵ＲＯＭ１０の初期プログラムを実行
し、外部シリアルフラッシュメモリ２００からプログラ
ムを読み込み、プログラム用内蔵ＲＡＭ４に転送し、Ｃ
ＰＵ１がプログラム用内蔵ＲＡＭ４上のプログラムを実
行することにより、前記実施の形態１と同様の効果を得
ることができる。

【００８０】特に、本実施の形態のマイクロコンピュー
タ１００ａでは、プログラムの転送をハードウェアで行
う前記実施の形態１の場合に比べて、ＣＰＵ１がプログ
ラム転送用標準内蔵ＲＯＭ１０のプログラム（ソフトウ
ェア）に従って、プログラム転送を行う分、回路構成を
簡略化でき、自由度も上がる点で有利である。ただし、
プログラム転送をＣＰＵ１で行うため、転送に要する時
間が長くなることが今後の改善課題となる。

【００８１】（実施の形態３）図８は本発明の実施の形
態３のマイクロコンピュータを示すブロック図、図９は
本実施の形態のマイクロコンピュータにおいて、メモリ
空間を分割する場合を示す説明図、図１０はメモリマネ
ージメントユニットを示すブロック図、図１１はアドレ
ス比較器を示す回路図である。

【００８２】まず、図８により、図９を参照しながら、
本実施の形態のマイクロコンピュータの構成および動作
の一例を説明する。

【００８３】本実施の形態と前記実施の形態１および２
との相違点は、外部シリアルフラッシュメモリ２００の
メモリ空間の任意のアドレスページをプログラム用内蔵
ＲＡＭ４のメモリ空間に割り付け、ＣＰＵ１による外部
シリアルフラッシュメモリ２００のメモリ空間へのアク
セスを、割り付けたプログラム用内蔵ＲＡＭ４のメモリ
空間へのアクセスに切り替えるメモリマネージメント手
段としてのＭＭＵ（メモリマネージメントユニット）１
４を内蔵している点である。

【００８４】すなわち、本実施の形態のマイクロコンピ
ュータ１００ｂは、たとえばシングルチップマイクロコ
ンピュータとされ、ＣＰＵ１、シリアルフラッシュイン
タフェース回路２、プログラム用内蔵ＲＡＭ４、汎用シ
リアルインタフェース回路６、データ用内蔵ＲＡＭ７、
バスコントローラ８、ＭＭＵ１４、例外処理用標準内蔵
ＲＯＭ１５などの各回路から構成され、ＭＭＵ１４には
例外アドレスレジスタ１６が設けられている。

【００８５】本実施の形態のマイクロコンピュータ１０
０ｂでは、ＣＰＵ１が外部シリアルフラッシュメモリ２
００のメモリ空間の任意のアドレスページをプログラム
用内蔵ＲＡＭ４のメモリ空間のアドレスページに割り付
けてアクセス可能なＭＭＵ１４を介して、内部のアドレ
スバスＩＡＢと接続されている。さらに、ＭＭＵ１４か
らは、例外処理の実行を指示するための例外要求の信号
がＣＰＵ１に供給される。また、例外処理用標準内蔵Ｒ
ＯＭ１５は、アドレスバスＩＡＢ、データバスＩＤＢ、
制御バスＩＣＢなどの内部バスに接続されている。

【００８６】ＭＭＵ１４は、図９に示すように、プログ
ラム用内蔵ＲＡＭ４のメモリ空間を、たとえば８つのペ
ージに分割する（図９（ｂ））。また、外部シリアルフ
ラッシュメモリ２００のメモリ空間も同じサイズのペー
ジに分割して管理し（図９（ａ））、ＣＰＵ１の外部シ
リアルフラッシュメモリ２００のメモリ空間へのアクセ
スを、割り付けたプログラム用内蔵ＲＡＭ４のメモリ空
間のアクセスにすり替える。

【００８７】また、ＣＰＵ１がアクセスしようとしたペ
ージが、プログラム用内蔵ＲＡＭ４に未割り付けの領域
だった場合、ＭＭＵ１４はＣＰＵ１に対して例外要求を
アサートする。同時に、ＣＰＵ１から参照可能な例外ア
ドレスレジスタ１６に例外要求の要因となったアドレス
値を格納する。そして、ＣＰＵ１は、例外要求を受け付
けると、その時点でユーザプログラムの実行を保留し、
例外処理用標準内蔵ＲＯＭ１５に記憶された例外処理ル
ーチンの実行を開始する。

【００８８】この例外処理用標準内蔵ＲＯＭ１５には、
以下の処理を行う例外処理ルーチンが記憶されている。

【００８９】（１）プログラム用内蔵ＲＡＭ４の未使用
領域を探す。全てのページが割り付け済み（使用中）の
場合には、一番古く割り付けたページ、または使用頻度
の低いページを探す。

【００９０】（２）ＭＭＵ１４内の例外アドレスレジス
タ１６を参照し、前記（１）で見つけたページに例外要
求の要因となったアドレスを含むページを割り当てる。
実効的には、ＭＭＵ１４内のページアドレスレジスタの
値を書き換えればよい。

【００９１】（３）割り当てたプログラム用内蔵ＲＡＭ
４のページに、対応する外部シリアルフラッシュメモリ
２００の内容を、シリアルフラッシュインタフェース回
路２を経由して転送する。

【００９２】（４）例外要求の起きた命令に戻って、ユ
ーザプログラムを再び実行する。

【００９３】以上のようにして、ＣＰＵ１がアクセスし
ようとしたページがプログラム用内蔵ＲＡＭ４に未割り
付けの領域だった場合には、例外処理ルーチンを実行
し、割り当てることが可能なプログラム用内蔵ＲＡＭ４
のページを探索し、このページに、対応する外部シリア
ルフラッシュメモリ２００の内容を転送することができ
る。

【００９４】次に、図１０により、ＭＭＵ１４の構成お
よび動作の一例を説明する。

【００９５】ＭＭＵ１４は、アドレスデコーダＡＤ１、
８個のページアドレスレジスタ（０）ＰＡＲ１〜（７）
ＰＡＲ８、８個のアドレス比較器ＡＣ１〜ＡＣ８、８入
力のＮＯＲ回路ＮＯＲ１、２入力のＡＮＤ回路ＡＮＤ
１、トライステートバッファＴＢ１などから構成され、
たとえば１つのページのデータ量を８ｋバイトとした場
合に、８ｋバイトのメモリ空間をアクセスするのに必要
なアドレス信号は１３本なので、ＣＰＵ１の出力アドレ
スＡＤＲの下位１３ビットのアドレスＡＤＲ［１２：
０］はそのままアドレスバスＩＡＢ［１２：０］に出力
する。

【００９６】アドレスデコーダＡＤ１は、ＣＰＵ１の出
力アドレスＡＤＲの上位６ビットのアドレスＡＤＲ［２
３：１８］をデコードして、マイクロコンピュータ１０
０ｂの全体のメモリ空間の一部に割り当てられた外部シ
リアルフラッシュメモリ２００のメモリ空間をデコード
し、ヒットしたときは外部シリアルフラッシュメモリ２
００のメモリ空間へのアクセス信号を“１”にアサート
する。

【００９７】８個のページアドレスレジスタＰＡＲ１〜
ＰＡＲ８はそれぞれ、外部シリアルフラッシュメモリ２
００のメモリ空間のどのアドレスページを、プログラム
用内蔵ＲＡＭ４のメモリ空間のどのアドレスページに割
り当てるか、という対応表を保持するレジスタであり、
２つの値（ソースページアドレスＳＰＡ［１７：１
３］、ディスティネーションページアドレスＤＰＡ［１
７：１３］）をアドレス比較器ＡＣ１〜ＡＣ８に出力す
る。このページアドレスレジスタＰＡＲ１〜ＰＡＲ８の
値は、ＣＰＵ１からリード／ライト可能である。

【００９８】８個のアドレス比較器ＡＣ１〜ＡＣ８には
それぞれ、ＣＰＵ１の出力アドレスＡＤＲのうち、ペー
ジを特定する信号に当たる中位のアドレスＡＤＲ［１
７：１３］が入力され、ページアドレスレジスタ（０）
ＰＡＲ１〜（７）ＰＡＲ８の値（ソースページアドレス
ＳＰＡ［１７：１３］）と比較する。各アドレス比較器
ＡＣ１〜ＡＣ８の比較結果はＮＯＲ回路ＮＯＲ１に入力
され、否定論理和演算により不一致信号としてＡＮＤ回
路ＡＮＤ１に出力する。このＡＮＤ回路ＡＮＤ１では、
不一致信号とアドレスデコーダＡＤ１からの外部シリア
ルフラッシュメモリ２００のメモリ空間へのアクセス信
号とが論理積演算され、ＣＰＵ１への例外要求の信号を
出力する。

【００９９】次に、図１１により、アドレス比較器ＡＣ
１（ＡＣ２〜ＡＣ８も同様）の構成および動作の一例を
説明する。

【０１００】アドレス比較器ＡＣ１は、５個のＥＯＲ回
路ＥＯＲ１〜ＥＯＲ５、５入力のＡＮＤ回路ＡＮＤ２、
２入力のＡＮＤ回路ＡＮＤ３、トライステートバッファ
ＴＢ２などから構成され、入力されたＣＰＵ１の出力ア
ドレスＡＤＲ［１７：１３］と、ソースページアドレス
ＳＰＡ［１７：１３］がＥＯＲ回路ＥＯＲ１〜ＥＯＲ５
による排他的論理和演算とＡＮＤ回路ＡＮＤ２による論
理積演算で一致／不一致が調べられ、値が一致したとき
に“１”を出力する。このＡＮＤ回路ＡＮＤ２の出力は
ＡＮＤ回路ＡＮＤ３に入力され、このＡＮＤ回路ＡＮＤ
３において、アドレスページの割り付けは外部シリアル
フラッシュメモリ２００のメモリ空間へのアクセス時に
のみ有効となるので、この外部シリアルフラッシュメモ
リ２００のメモリ空間へのアクセス信号と論理積演算し
た信号を比較結果として出力する。

【０１０１】また、比較結果が一致（“１”）したと
き、ディスティネーションページアドレスＤＰＡ［１
７：１３］をアドレスＡＤＲ［１７：１３］の代わり
に、アドレスバスＩＡＢ［１７：１３］の値として出力
する。

【０１０２】従って、本実施の形態のマイクロコンピュ
ータ１００ｂによれば、前記実施の形態１および２と同
様の効果を得ることができ、特に前記実施の形態１およ
び２に比べて、プログラム用内蔵ＲＡＭ４の容量を超え
る容量の外部シリアルフラッシュメモリ２００を有効に
活用できる点で有利である。ただし、ユーザがプログラ
ムを作る際に、ページ境界を意識して作らないと、頻繁
にページ割り付けの変更が起こって実行速度を低下させ
る恐れがあるので、この点が改善課題となる。

【０１０３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【０１０４】たとえば、前記実施の形態においては、半
導体集積回路装置の一例としてマイクロコンピュータを
例に説明したが、これに限定されるものではなく、前述
したようなＣＰＵ、シリアルインタフェース手段、プロ
グラム転送手段、プログラム用内蔵メモリなどを有する
構成であればよいので、これらの構成要素を含む半導体
集積回路装置全般に広く適用することができる。

【０１０５】また、システムについても、プリンタシス
テムに限定されるものではなく、前述した半導体集積回
路装置、外部不揮発性メモリなどを基板上に搭載するシ
ステム全般に広く適用可能である。さらに、このシステ
ムの開発においては、外部不揮発性メモリが基板上から
挿抜可能となっていることが必要である。

【０１０６】さらに、前記実施の形態では、マイクロコ
ンピュータの外部にシリアルインタフェースを持ったフ
ラッシュメモリを接続する場合を説明したが、たとえば
ＥＥＰＲＯＭなどの他の不揮発性メモリについても適用
することができる。

【０１０７】また、外部に接続するデバイスは、データ
を保持し、シーケンシャルにアクセスできさえすればよ
く（ランダムアクセスできる必要はない）、たとえばＵ
ＳＢインタフェースとパーソナルコンピュータのような
組み合わせでもよい。この場合は、パーソナルコンピュ
ータ上のＨＤＤなどに保持されたマイクロコンピュータ
の実行プログラムを、マイクロコンピュータの電源投入
時にＵＳＢインタフェースを通して内蔵ＲＡＭへ転送し
て実行することができる。

【０１０８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０９】（１）電源投入時、外部不揮発性メモリか
らプログラムを読み込んでプログラム用内蔵メモリに書
き込み、ＣＰＵがプログラム用内蔵メモリ上のプログラ
ムを実行することができ、また必要に応じてプログラム
用内蔵メモリへの書き込みを禁止することができるの
で、プログラム格納用のマスクＲＯＭを内蔵せず、この
マスクＲＯＭを内蔵した場合と同じ効果を得ることがで
きる汎用のマイクロコンピュータを含む半導体集積回路
装置、およびこの半導体装置を用いたシステムを提供す
ることが可能となる。

【０１１０】（２）外部不揮発性メモリとの接続がシリ
アルインタフェースであるため、この接続に必要な端子
数を３本程度に低減することができるので、マイクロコ
ンピュータを含む半導体集積回路装置の端子数を大幅に
削減することが可能となる。

【０１１１】（３）外部不揮発性メモリにプログラムを
格納しておくことにより、ユーザプログラムのバグが見
つかった場合でも、外部不揮発性メモリの内容を書き換
えるだけで対応することができるので、ユーザの使い勝
手が向上する半導体集積回路装置を用いたシステムの開
発技術を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のマイクロコンピュータ
を示すブロック図である。

【図２】本発明の実施の形態１のマイクロコンピュータ
において、起動モードの動作を示すフロー図である。

【図３】本発明の実施の形態１のマイクロコンピュータ
を用いたシステムを示すブロック図である。

【図４】本発明の実施の形態１のマイクロコンピュータ
を用いたシステムにおいて、プログラムの開発を示すフ
ロー図である。

【図５】本発明の実施の形態２のマイクロコンピュータ
を示すブロック図である。

【図６】（ａ），（ｂ）は本発明の実施の形態２のマイ
クロコンピュータにおいて、ＣＰＵのメモリ空間のアド
レス割付を変更する場合を示す説明図である。

【図７】本発明の実施の形態２のマイクロコンピュータ
において、起動モードの動作を示すフロー図である。

【図８】本発明の実施の形態３のマイクロコンピュータ
を示すブロック図である。

【図９】（ａ），（ｂ）は本発明の実施の形態３のマイ
クロコンピュータにおいて、メモリ空間を分割する場合
を示す説明図である。

【図１０】本発明の実施の形態３のマイクロコンピュー
タにおいて、メモリマネージメントユニットを示すブロ
ック図である。

【図１１】本発明の実施の形態３のマイクロコンピュー
タにおいて、アドレス比較器を示す回路図である。

【符号の説明】

１ ＣＰＵ ２ シリアルフラッシュインタフェース回路 ３ プログラム転送回路 ４ プログラム用内蔵ＲＡＭ ５ 書き込みマスク回路 ６ 汎用シリアルインタフェース回路 ７ データ用内蔵ＲＡＭ ８ バスコントローラ ９ 書き込み許可レジスタ １０ プログラム転送用標準内蔵ＲＯＭ １１ アドレス割付変更回路（Ａ） １２ アドレス割付変更回路（Ｂ） １３ 転送終了レジスタ １４ ＭＭＵ １５ 例外処理用標準内蔵ＲＯＭ １６ 例外アドレスレジスタ １００，１００ａ，１００ｂ マイクロコンピュータ ２００ 外部シリアルフラッシュメモリ ３００ プリンタ制御基板 ３１０ ＵＳＢコネクタ ３２０ ＵＳＢインタフェースコントローラ ３３０ ヘッド制御回路 ３４０ モータ制御回路 ３５０ ＳＤＲＡＭ ３６０ メモリカード ３７０ メモリカードコネクタ ４００ パーソナルコンピュータ ５００ メモリカードライタ ＡＤ１ アドレスデコーダ ＰＡＲ１〜ＰＡＲ８ ページアドレスレジスタ（０）〜
（７） ＡＣ１〜ＡＣ８ アドレス比較器 ＮＯＲ１ ＮＯＲ回路 ＡＮＤ１〜ＡＮＤ３ ＡＮＤ回路 ＴＢ１，ＴＢ２ トライステートバッファ ＥＯＲ１〜ＥＯＲ５ ＥＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西野 辰郎 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 花井 孝子 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5B025 AD00 AD01 AE00 5B062 FF02 JJ10 5B076 BB12 BB18

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、 前記ＣＰＵと独立に転送可能であり、外部に接続された
   外部不揮発性メモリとの間でプログラムのシリアル転送
   をインタフェースするシリアルインタフェース手段と、 前記シリアルインタフェース手段を通して前記外部不揮
   発性メモリに格納されていたプログラムを読み込んで転
   送するプログラム転送手段と、 前記プログラム転送手段により転送されてきた前記プロ
   グラムを書き込むプログラム用内蔵メモリとを有し、 起動モード時、前記ＣＰＵが動作する前に、前記プログ
   ラム転送手段が前記シリアルインタフェース手段を通し
   て前記外部不揮発性メモリからプログラムを読み込んで
   前記プログラム用内蔵メモリに書き込み、前記ＣＰＵが
   前記プログラム用内蔵メモリに書き込まれたプログラム
   を読み込んで実行を開始することを特徴とする半導体集
   積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記プログラム用内蔵メモリに前記外部不揮発性メモリ
   から読み込まれたプログラムが書き込まれた後は、前記
   プログラム用内蔵メモリ内の前記プログラムが書き込ま
   れた領域への書き込みを禁止する書き込み禁止手段を有
   することを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、 前記シリアルインタフェース手段とは別に、外部に接続
   されたデバイスとの間でデータ転送をインタフェースす
   る汎用インタフェース手段を有することを特徴とする半
   導体集積回路装置。
4. 【請求項４】 請求項１記載の半導体集積回路装置にお
   いて、 前記外部不揮発性メモリのメモリ空間の任意のアドレス
   ページを前記プログラム用内蔵メモリのメモリ空間に割
   り付け、前記ＣＰＵによる前記外部不揮発性メモリのメ
   モリ空間へのアクセスを、前記割り付けた前記プログラ
   ム用内蔵メモリのメモリ空間へのアクセスに切り替える
   メモリマネージメント手段を有することを特徴とする半
   導体集積回路装置。
5. 【請求項５】 ＣＰＵと、 前記ＣＰＵと独立に転送可能であり、外部に接続された
   外部不揮発性メモリとの間でプログラムのシリアル転送
   をインタフェースするシリアルインタフェース手段と、 前記シリアルインタフェース手段を通して前記外部不揮
   発性メモリに格納されていたプログラムを読み込んで転
   送するプログラム転送用プログラムを格納したプログラ
   ム転送用内蔵メモリと、 前記プログラム転送用内蔵メモリに格納されていたプロ
   グラム転送用プログラムにより転送されてきた前記プロ
   グラムを書き込むプログラム用内蔵メモリとを有し、 起動モード時、前記ＣＰＵが前記プログラム転送用内蔵
   メモリに格納されていたプログラム転送用プログラムを
   実行し、前記シリアルインタフェース手段を通して前記
   外部不揮発性メモリからプログラムを読み込んで前記プ
   ログラム用内蔵メモリに書き込み、前記ＣＰＵが前記プ
   ログラム用内蔵メモリに書き込まれたプログラムを読み
   込んで実行を開始することを特徴とする半導体集積回路
   装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置にお
   いて、 前記プログラム用内蔵メモリに前記外部不揮発性メモリ
   から読み込まれたプログラムが書き込まれた後は、前記
   プログラム用内蔵メモリ内の前記プログラムが書き込ま
   れた領域への書き込みを禁止する書き込み禁止手段を有
   することを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項５記載の半導体集積回路装置にお
   いて、 前記シリアルインタフェース手段とは別に、外部に接続
   されたデバイスとの間でデータ転送をインタフェースす
   る汎用インタフェース手段を有することを特徴とする半
   導体集積回路装置。
8. 【請求項８】 請求項５記載の半導体集積回路装置にお
   いて、 前記外部不揮発性メモリのメモリ空間の任意のアドレス
   ページを前記プログラム用内蔵メモリのメモリ空間に割
   り付け、前記ＣＰＵによる前記外部不揮発性メモリのメ
   モリ空間へのアクセスを、前記割り付けた前記プログラ
   ム用内蔵メモリのメモリ空間へのアクセスに切り替える
   メモリマネージメント手段を有することを特徴とする半
   導体集積回路装置。
9. 【請求項９】 ＣＰＵ、前記ＣＰＵと独立に転送可能で
   あり、プログラムのシリアル転送をインタフェースする
   シリアルインタフェース手段、前記シリアルインタフェ
   ース手段を通して前記プログラムを転送するプログラム
   転送手段、および前記プログラム転送手段により転送さ
   れてきた前記プログラムを書き込むプログラム用内蔵メ
   モリを有する半導体集積回路装置と、 前記半導体集積回路装置の前記シリアルインタフェース
   手段に接続され、前記シリアルインタフェース手段を通
   してシリアル転送される前記プログラムを格納している
   外部不揮発性メモリと、 前記半導体集積回路装置および前記外部不揮発性メモリ
   を搭載する基板とを有し、 起動モード時、前記ＣＰＵが動作する前に、前記プログ
   ラム転送手段が前記シリアルインタフェース手段を通し
   て前記外部不揮発性メモリからプログラムを読み込んで
   前記プログラム用内蔵メモリに書き込み、前記ＣＰＵが
   前記プログラム用内蔵メモリに書き込まれたプログラム
   を読み込んで実行を開始することを特徴とするシステ
   ム。
10. 【請求項１０】 ＣＰＵ、前記ＣＰＵと独立に転送可能
    であり、プログラムのシリアル転送をインタフェースす
    るシリアルインタフェース手段、前記シリアルインタフ
    ェース手段を通して前記プログラムを転送するプログラ
    ム転送用プログラムを格納したプログラム転送用内蔵メ
    モリ、および前記プログラム転送用内蔵メモリに格納さ
    れていたプログラム転送用プログラムにより転送されて
    きた前記プログラムを書き込むプログラム用内蔵メモリ
    を有する半導体集積回路装置と、 前記半導体集積回路装置の前記シリアルインタフェース
    手段に接続され、前記シリアルインタフェース手段を通
    してシリアル転送される前記プログラムを格納している
    外部不揮発性メモリと、 前記半導体集積回路装置および前記外部不揮発性メモリ
    を搭載する基板とを有し、 起動モード時、前記ＣＰＵが前記プログラム転送用内蔵
    メモリに格納されていたプログラム転送用プログラムを
    実行し、前記シリアルインタフェース手段を通して前記
    外部不揮発性メモリからプログラムを読み込んで前記プ
    ログラム用内蔵メモリに書き込み、前記ＣＰＵが前記プ
    ログラム用内蔵メモリに書き込まれたプログラムを読み
    込んで実行を開始することを特徴とするシステム。
11. 【請求項１１】 ＣＰＵと、 前記ＣＰＵと独立に転送可能であり、外部に接続された
    外部不揮発性メモリとの間でプログラムのシリアル転送
    をインタフェースするシリアルインタフェース手段と、 前記シリアルインタフェース手段を通して前記外部不揮
    発性メモリに格納されていたプログラムを読み込んで転
    送するプログラム転送手段と、 前記プログラム転送手段により転送されてきた前記プロ
    グラムを書き込むプログラム用内蔵メモリとを有するこ
    とを特徴とする半導体集積回路装置。
12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    において、 起動モード時、前記ＣＰＵが動作する前に、前記プログ
    ラム転送手段が前記シリアルインタフェース手段を通し
    て前記外部不揮発性メモリからプログラムを読み込んで
    前記プログラム用内蔵メモリに書き込むことが可能で、 さらに、前記ＣＰＵは前記プログラム用内蔵メモリに書
    き込まれたプログラムを読み込んで実行を開始すること
    を特徴とする半導体集積回路装置。
13. 【請求項１３】 ＣＰＵ、前記ＣＰＵと独立に転送可能
    であり、プログラムのシリアル転送をインタフェースす
    るシリアルインタフェース手段、前記シリアルインタフ
    ェース手段を通して前記プログラムを転送するプログラ
    ム転送手段、および前記プログラム転送手段により転送
    されてきた前記プログラムを書き込むプログラム用内蔵
    メモリを有する半導体集積回路装置と、 前記半導体集積回路装置の前記シリアルインタフェース
    手段に接続され、前記シリアルインタフェース手段を通
    してシリアル転送される前記プログラムを格納している
    外部不揮発性メモリと、 前記半導体集積回路装置および前記外部不揮発性メモリ
    を搭載する基板とを有し、 起動モード時、前記ＣＰＵが動作する前に、前記プログ
    ラム転送手段が前記シリアルインタフェース手段を通し
    て前記外部不揮発性メモリからプログラムを読み込んで
    前記プログラム用内蔵メモリに書き込み、前記ＣＰＵが
    前記プログラム用内蔵メモリに書き込まれたプログラム
    を読み込んで実行を開始するシステムの開発方法であっ
    て、 前記基板上に搭載された前記外部不揮発性メモリをコネ
    クタから抜き出して、前記外部不揮発性メモリに格納さ
    れているプログラムを修正する工程と、 前記修正したプログラムを格納した前記外部不揮発性メ
    モリを前記基板上のコネクタに挿入して、前記修正した
    プログラムの動作を確認する工程と、 前記修正したプログラムの動作確認の結果が良好となる
    まで修正を繰り返して正規のプログラムとして開発を終
    了する工程とを有することを特徴とするシステムの開発
    方法。
14. 【請求項１４】 ＣＰＵ、前記ＣＰＵと独立に転送可能
    であり、プログラムのシリアル転送をインタフェースす
    るシリアルインタフェース手段、前記シリアルインタフ
    ェース手段を通して前記プログラムを転送するプログラ
    ム転送用プログラムを格納したプログラム転送用内蔵メ
    モリ、および前記プログラム転送用内蔵メモリに格納さ
    れていたプログラム転送用プログラムにより転送されて
    きた前記プログラムを書き込むプログラム用内蔵メモリ
    を有する半導体集積回路装置と、 前記半導体集積回路装置の前記シリアルインタフェース
    手段に接続され、前記シリアルインタフェース手段を通
    してシリアル転送される前記プログラムを格納している
    外部不揮発性メモリと、 前記半導体集積回路装置および前記外部不揮発性メモリ
    を搭載する基板とを有し、 起動モード時、前記ＣＰＵが前記プログラム転送用内蔵
    メモリに格納されていたプログラム転送用プログラムを
    実行し、前記シリアルインタフェース手段を通して前記
    外部不揮発性メモリからプログラムを読み込んで前記プ
    ログラム用内蔵メモリに書き込み、前記ＣＰＵが前記プ
    ログラム用内蔵メモリに書き込まれたプログラムを読み
    込んで実行を開始するシステムの開発方法であって、 前記基板上に搭載された前記外部不揮発性メモリをコネ
    クタから抜き出して、前記外部不揮発性メモリに格納さ
    れているプログラムを修正する工程と、 前記修正したプログラムを格納した前記外部不揮発性メ
    モリを前記基板上のコネクタに挿入して、前記修正した
    プログラムの動作を確認する工程と、 前記修正したプログラムの動作確認の結果が良好となる
    まで修正を繰り返して正規のプログラムとして開発を終
    了する工程とを有することを特徴とするシステムの開発
    方法。