JP2003067190A - プログラム転送制御装置 - Google Patents
プログラム転送制御装置Info
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- JP2003067190A JP2003067190A JP2001251712A JP2001251712A JP2003067190A JP 2003067190 A JP2003067190 A JP 2003067190A JP 2001251712 A JP2001251712 A JP 2001251712A JP 2001251712 A JP2001251712 A JP 2001251712A JP 2003067190 A JP2003067190 A JP 2003067190A
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- memory
- rom
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Abstract
(57)【要約】
【課題】 ＣＰＵのイニシャライズ後、すぐにＲＡＭの
プログラムを読み出すことを可能にする。 【解決手段】 アクセス速度の遅いＲＯＭ３に格納され
ており、ＣＰＵ２を動作させるためのプログラムをアク
セス速度の速いＲＡＭ４へ転送するプログラム転送制御
装置１であって、電源リセット後に、ＲＯＭ３に格納さ
れているプログラムをＲＡＭ４へ転送するＲＯＭデータ
メモリ転送制御回路１２を備えており、このＲＯＭデー
タメモリ転送制御回路１２が、ＣＰＵ２のイニシャライ
ズ中に、ＲＯＭ３に格納されているプログラムをＲＡＭ
４へ転送する。
プログラムを読み出すことを可能にする。 【解決手段】 アクセス速度の遅いＲＯＭ３に格納され
ており、ＣＰＵ２を動作させるためのプログラムをアク
セス速度の速いＲＡＭ４へ転送するプログラム転送制御
装置１であって、電源リセット後に、ＲＯＭ３に格納さ
れているプログラムをＲＡＭ４へ転送するＲＯＭデータ
メモリ転送制御回路１２を備えており、このＲＯＭデー
タメモリ転送制御回路１２が、ＣＰＵ２のイニシャライ
ズ中に、ＲＯＭ３に格納されているプログラムをＲＡＭ
４へ転送する。
Description
【０００１】
【発明の属する技術分野】本発明は、これからＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
上で実行するプログラムを、ＣＰＵをイニシャライズし
ている期間中に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）からＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）等の高速アクセス可能なメモリに転送し、
ＣＰＵイニシャライズ後すぐにＲＡＭ等の高速アクセス
可能なメモリ上のプログラムコードにアクセス可能とす
るシステムにおけるプログラム転送制御装置に関するも
のである。
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
上で実行するプログラムを、ＣＰＵをイニシャライズし
ている期間中に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）からＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）等の高速アクセス可能なメモリに転送し、
ＣＰＵイニシャライズ後すぐにＲＡＭ等の高速アクセス
可能なメモリ上のプログラムコードにアクセス可能とす
るシステムにおけるプログラム転送制御装置に関するも
のである。
【０００２】
【従来の技術】チップ内にプログラム用メモリを搭載し
ていないＣＰＵとその周辺回路から構成されるシステム
においては、通常、外部に設けたＲＯＭ内にプログラム
を格納し、そのプログラムにアクセスすることによって
動作する。しかしながら、ＲＯＭのアクセス速度はＣＰ
Ｕの動作スピードと比較して遅いため、ＣＰＵの動作ス
ピードが向上してもＲＯＭのアクセス速度の制限によ
り、システム全体の処理速度を充分に向上させることが
できない。そのため、一般には、ＲＯＭ内に格納されて
いるプログラムを高速アクセスが可能であるＲＡＭ等の
メモリに転送した後、ＣＰＵが、このＲＡＭ等のメモリ
からプログラムを読み出すことにより、処理速度を向上
させている。
ていないＣＰＵとその周辺回路から構成されるシステム
においては、通常、外部に設けたＲＯＭ内にプログラム
を格納し、そのプログラムにアクセスすることによって
動作する。しかしながら、ＲＯＭのアクセス速度はＣＰ
Ｕの動作スピードと比較して遅いため、ＣＰＵの動作ス
ピードが向上してもＲＯＭのアクセス速度の制限によ
り、システム全体の処理速度を充分に向上させることが
できない。そのため、一般には、ＲＯＭ内に格納されて
いるプログラムを高速アクセスが可能であるＲＡＭ等の
メモリに転送した後、ＣＰＵが、このＲＡＭ等のメモリ
からプログラムを読み出すことにより、処理速度を向上
させている。
【０００３】この処理を実行するためには、ＲＯＭに格
納されているプログラムをＲＡＭ等のメモリに転送する
必要がある。しかし、このＲＯＭに格納されているプロ
グラムをＲＡＭ等のメモリに転送するには時間がかかる
といった問題があった。
納されているプログラムをＲＡＭ等のメモリに転送する
必要がある。しかし、このＲＯＭに格納されているプロ
グラムをＲＡＭ等のメモリに転送するには時間がかかる
といった問題があった。
【０００４】そこで、このような問題を解決するものと
して、実開平６−３３２３３号公報に開示されているプ
ログラム転送制御装置がある。このプログラム転送制御
装置は、ＣＰＵがプログラムに従った動作を実行する前
に、そのプログラムが正しいか否かを最初に確認する前
処理を実行し、この前処理であるＲＯＭからの読み出し
時に、プログラムをＲＡＭへ自動的に転送するといった
ものである。
して、実開平６−３３２３３号公報に開示されているプ
ログラム転送制御装置がある。このプログラム転送制御
装置は、ＣＰＵがプログラムに従った動作を実行する前
に、そのプログラムが正しいか否かを最初に確認する前
処理を実行し、この前処理であるＲＯＭからの読み出し
時に、プログラムをＲＡＭへ自動的に転送するといった
ものである。
【０００５】また、特開平４−２６３３３０号公報には
スレーブワンチップマイクロコンピュータが開示されて
いる。このスレーブワンチップマイクロコンピュータ
は、システムにＲＯＭを搭載せずに、外部ＣＰＵ（以
下、「マスターＣＰＵ」という）からＲＡＭへプログラ
ムを転送することで、内部ＣＰＵ（以下、「スレーブＣ
ＰＵ」という）が完全にＲＯＭなしのＲＡＭベースで動
作するといったものである。
スレーブワンチップマイクロコンピュータが開示されて
いる。このスレーブワンチップマイクロコンピュータ
は、システムにＲＯＭを搭載せずに、外部ＣＰＵ（以
下、「マスターＣＰＵ」という）からＲＡＭへプログラ
ムを転送することで、内部ＣＰＵ（以下、「スレーブＣ
ＰＵ」という）が完全にＲＯＭなしのＲＡＭベースで動
作するといったものである。
【０００６】この構成では、スレーブＣＰＵがリセット
状態であるときにＲＡＭへのプログラムの転送を行うこ
とで、ＣＰＵリセット解除後にＲＡＭアクセス可能であ
るが、システム実現のためにはシステムへプログラムを
書き込むマスターＣＰＵが必要である。
状態であるときにＲＡＭへのプログラムの転送を行うこ
とで、ＣＰＵリセット解除後にＲＡＭアクセス可能であ
るが、システム実現のためにはシステムへプログラムを
書き込むマスターＣＰＵが必要である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
プログラム転送制御装置においては、前処理において、
ＲＯＭデータの最終アドレスとＣＰＵからのアドレスと
を比較しなければならない。そのため、この比較は、Ｃ
ＰＵがイニシャライズした後にしか行うことができず、
ＣＰＵのイニシャライズが終わった後でＲＯＭデータを
読み出すため、時間がかかるといった問題があった。ま
た、前処理のためのＣＰＵによるＲＯＭ内に格納されて
いるプログラムのアクセス時間が必要となるといった問
題もあった。
プログラム転送制御装置においては、前処理において、
ＲＯＭデータの最終アドレスとＣＰＵからのアドレスと
を比較しなければならない。そのため、この比較は、Ｃ
ＰＵがイニシャライズした後にしか行うことができず、
ＣＰＵのイニシャライズが終わった後でＲＯＭデータを
読み出すため、時間がかかるといった問題があった。ま
た、前処理のためのＣＰＵによるＲＯＭ内に格納されて
いるプログラムのアクセス時間が必要となるといった問
題もあった。
【０００８】また、従来のスレーブワンチップマイクロ
コンピュータにおいては、マスターＣＰＵがすでに動作
していなければならず、システム全体の起動と共にＣＰ
Ｕが立ち上がるシステムには適用が困難であるといった
問題があった。
コンピュータにおいては、マスターＣＰＵがすでに動作
していなければならず、システム全体の起動と共にＣＰ
Ｕが立ち上がるシステムには適用が困難であるといった
問題があった。
【０００９】このように、システム全体の起動と共にＣ
ＰＵが立ち上がるシステムにおいて、従来の技術では、
一旦ＣＰＵが起動した後に、ＲＯＭからＲＡＭへプログ
ラムの転送を行うため、プログラムの転送に時間がかか
るといった問題があった。
ＰＵが立ち上がるシステムにおいて、従来の技術では、
一旦ＣＰＵが起動した後に、ＲＯＭからＲＡＭへプログ
ラムの転送を行うため、プログラムの転送に時間がかか
るといった問題があった。
【００１０】本発明はこのような問題を解決すべく創案
されたものであり、ＣＰＵのイニシャライズ後、すぐに
ＲＡＭのプログラムを読み出すことを可能にするプログ
ラム転送制御装置を提供することを目的としている。
されたものであり、ＣＰＵのイニシャライズ後、すぐに
ＲＡＭのプログラムを読み出すことを可能にするプログ
ラム転送制御装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明のプログラム転送
制御装置は、アクセス速度の遅いＲＯＭに格納されてお
り、ＣＰＵを動作させるためのプログラムをアクセス速
度の速いＲＡＭへ転送するプログラム転送制御装置であ
って、電源リセット後に、ＲＯＭに格納されているプロ
グラムをＲＡＭへ転送する制御手段を備えており、この
制御手段が、ＣＰＵのイニシャライズ中に、ＲＯＭに格
納されているプログラムをＲＡＭへ転送するといったも
のである。
制御装置は、アクセス速度の遅いＲＯＭに格納されてお
り、ＣＰＵを動作させるためのプログラムをアクセス速
度の速いＲＡＭへ転送するプログラム転送制御装置であ
って、電源リセット後に、ＲＯＭに格納されているプロ
グラムをＲＡＭへ転送する制御手段を備えており、この
制御手段が、ＣＰＵのイニシャライズ中に、ＲＯＭに格
納されているプログラムをＲＡＭへ転送するといったも
のである。
【００１２】一般に、ＲＡＭは、ＲＯＭよりもアクセス
速度が速く、高速な読み出しが可能なメモリである。し
かし、ＲＡＭは、常にプログラム等のデータを記憶して
おくことができず、プログラムは、常に記憶しておくこ
とができるＲＯＭに格納しておく必要がある。本発明の
プログラム転送制御装置における制御手段は、ＣＰＵに
てイニシャライズが行われている間に、ＲＯＭ内に格納
されているプログラムをＲＡＭに転送するようになって
いる。従って、この発明によれば、ＣＰＵのイニシャラ
イズが終了した後、ＣＰＵを動作させるためのプログラ
ムをＲＡＭから読み出すことができる。
速度が速く、高速な読み出しが可能なメモリである。し
かし、ＲＡＭは、常にプログラム等のデータを記憶して
おくことができず、プログラムは、常に記憶しておくこ
とができるＲＯＭに格納しておく必要がある。本発明の
プログラム転送制御装置における制御手段は、ＣＰＵに
てイニシャライズが行われている間に、ＲＯＭ内に格納
されているプログラムをＲＡＭに転送するようになって
いる。従って、この発明によれば、ＣＰＵのイニシャラ
イズが終了した後、ＣＰＵを動作させるためのプログラ
ムをＲＡＭから読み出すことができる。
【００１３】また、前記制御手段が、電源リセット後
に、ＣＰＵの動作と独立して動作を行い、ＲＯＭに格納
されているプログラムのうちプログラム最終アドレスが
付与されている部分の転送が終了したときにプログラム
の転送を終了し、ＣＰＵによるＲＡＭ内のプログラムへ
のアクセスを実行するものであってもよい。
に、ＣＰＵの動作と独立して動作を行い、ＲＯＭに格納
されているプログラムのうちプログラム最終アドレスが
付与されている部分の転送が終了したときにプログラム
の転送を終了し、ＣＰＵによるＲＡＭ内のプログラムへ
のアクセスを実行するものであってもよい。
【００１４】この場合には、ＣＰＵのイニシャライズ中
に、ＲＯＭ内のプログラムをＲＡＭに転送することによ
って、ＣＰＵの動作開始と共に高速のアクセスが実現で
きる。
に、ＲＯＭ内のプログラムをＲＡＭに転送することによ
って、ＣＰＵの動作開始と共に高速のアクセスが実現で
きる。
【００１５】また、前記制御手段が、ＲＯＭからＲＡＭ
へのプログラムの転送を完了した後で、ＣＰＵによるＲ
ＡＭ内のプログラムへのアクセスを実行するものであっ
てもよい。
へのプログラムの転送を完了した後で、ＣＰＵによるＲ
ＡＭ内のプログラムへのアクセスを実行するものであっ
てもよい。
【００１６】この場合には、アクセス速度の速いＲＡＭ
を用いてデータ処理を行うことができる。
を用いてデータ処理を行うことができる。
【００１７】また、前記制御手段が、ＲＯＭに格納され
ているプログラムをＲＡＭへ転送している最中に、所定
のＣＰＵのイニシャライズが終了した場合には、プログ
ラムの転送が完了するまでＣＰＵによるＲＡＭからのプ
ログラムの読み出しを禁止し、プログラムの転送が完了
した時点で、ＣＰＵによるＲＡＭ内のプログラムへのア
クセスを可能とするものであってもよい。
ているプログラムをＲＡＭへ転送している最中に、所定
のＣＰＵのイニシャライズが終了した場合には、プログ
ラムの転送が完了するまでＣＰＵによるＲＡＭからのプ
ログラムの読み出しを禁止し、プログラムの転送が完了
した時点で、ＣＰＵによるＲＡＭ内のプログラムへのア
クセスを可能とするものであってもよい。
【００１８】この場合には、ＲＯＭ内に格納されている
プログラムの転送がＣＰＵのイニシャライズ中に終わら
なかったときに発生するシステムの暴走を防ぐことがで
きる。
プログラムの転送がＣＰＵのイニシャライズ中に終わら
なかったときに発生するシステムの暴走を防ぐことがで
きる。
【００１９】
【発明の実施の形態】次に、本発明のプログラム転送制
御装置の一実施の形態について図面を参照しつつ説明す
る。
御装置の一実施の形態について図面を参照しつつ説明す
る。
【００２０】図１は、本発明のプログラム転送制御装置
の一実施の形態を示す説明図である。なお、図１中の矢
印はデータの転送経路を示すものである。
の一実施の形態を示す説明図である。なお、図１中の矢
印はデータの転送経路を示すものである。
【００２１】このプログラム転送制御装置１には、ＣＰ
Ｕ２、ＲＯＭ３およびＲＡＭ４が接続されている。
Ｕ２、ＲＯＭ３およびＲＡＭ４が接続されている。
【００２２】ＣＰＵ２とは、中央演算処理装置のことで
あり、入力されてくるデータの演算を行っている。
あり、入力されてくるデータの演算を行っている。
【００２３】ＲＯＭ３とは、読み出し専用メモリのこと
であり、メモリ内の任意のセル（記憶の単位）にアクセ
スできるメモリのことである。このＲＯＭ３は、主に、
セルの内容の読み出しに使用され、書き込みはできな
い。また、このＲＯＭ３は、電源を切ってもメモリ内の
データは消えないが、アクセス速度が遅いといった欠点
を有しているものである。
であり、メモリ内の任意のセル（記憶の単位）にアクセ
スできるメモリのことである。このＲＯＭ３は、主に、
セルの内容の読み出しに使用され、書き込みはできな
い。また、このＲＯＭ３は、電源を切ってもメモリ内の
データは消えないが、アクセス速度が遅いといった欠点
を有しているものである。
【００２４】ＲＡＭ４とは、随時書き込み・読み出しメ
モリのことであり、任意のセルにアクセスして、その中
のデータを読み出したり、外部からそのセル中にデータ
を書き込むことができるメモリのことである。また、Ｒ
ＡＭ４は、演算の結果を一時的に貯えたり、それを次の
演算に使う等といった場合に便利なものであり、一般
に、汎用メモリとして多用されている。しかし、このＲ
ＡＭ４は、アクセス速度は速いが、電源を切ったとき
に、内部に記憶しているデータが消えてしまうといった
欠点を有しているものである。
モリのことであり、任意のセルにアクセスして、その中
のデータを読み出したり、外部からそのセル中にデータ
を書き込むことができるメモリのことである。また、Ｒ
ＡＭ４は、演算の結果を一時的に貯えたり、それを次の
演算に使う等といった場合に便利なものであり、一般
に、汎用メモリとして多用されている。しかし、このＲ
ＡＭ４は、アクセス速度は速いが、電源を切ったとき
に、内部に記憶しているデータが消えてしまうといった
欠点を有しているものである。
【００２５】また、ＣＰＵ２とＲＯＭ３とは、プログラ
ム転送制御装置１にバス５を介してそれぞれ接続されて
おり、ＲＡＭ４は、プログラム転送制御装置１に直接接
続されている。
ム転送制御装置１にバス５を介してそれぞれ接続されて
おり、ＲＡＭ４は、プログラム転送制御装置１に直接接
続されている。
【００２６】例えばＣＰＵチップセットシステムＡＳＩ
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されている
プログラム転送制御装置１は、リセット制御回路１１、
ＲＯＭデータメモリ転送制御回路１２、アドレス情報レ
ジスタ１３、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐ
ｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ） Ｉ／Ｆ（Ｉ
ｎｔｅｒｆａｃｅ）１４、およびＩ／Ｏ（Ｉｎｐｕｔ／
Ｏｕｔｐｕｔ）１５を備えている。
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されている
プログラム転送制御装置１は、リセット制御回路１１、
ＲＯＭデータメモリ転送制御回路１２、アドレス情報レ
ジスタ１３、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐ
ｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ） Ｉ／Ｆ（Ｉ
ｎｔｅｒｆａｃｅ）１４、およびＩ／Ｏ（Ｉｎｐｕｔ／
Ｏｕｔｐｕｔ）１５を備えている。
【００２７】リセット制御回路１１は、電源回路から電
源リセット信号が転送されてきたときに電源のリセット
を検知し、ＣＰＵ２およびＲＯＭデータメモリ転送制御
回路１２にリセット信号を送る。
源リセット信号が転送されてきたときに電源のリセット
を検知し、ＣＰＵ２およびＲＯＭデータメモリ転送制御
回路１２にリセット信号を送る。
【００２８】アドレス情報レジスタ１３には、ＲＯＭ３
内に格納されているプログラムをＲＡＭ４に転送する
際、ＲＯＭ３のアドレスとＲＡＭ４のアドレスとを対応
させるアドレス情報が記憶されている。このアドレス情
報レジスタ１３は、プログラム転送制御装置１の設計の
段階で作られている。
内に格納されているプログラムをＲＡＭ４に転送する
際、ＲＯＭ３のアドレスとＲＡＭ４のアドレスとを対応
させるアドレス情報が記憶されている。このアドレス情
報レジスタ１３は、プログラム転送制御装置１の設計の
段階で作られている。
【００２９】ＲＯＭデータメモリ転送制御回路１２は、
ＲＯＭ３内に格納されているプログラムをＲＡＭ４へ転
送する際の制御を行っている。具体的に説明すると、Ｒ
ＯＭデータメモリ転送制御回路１２は、リセット制御回
路１１からのリセット信号を受け、アドレス情報レジス
タ１３内のアドレス情報を用いて、ＲＯＭ３内に格納さ
れているプログラムをＲＡＭ４へ転送する際の制御を行
っている。また、ＲＯＭデータメモリ転送制御回路１２
は、ＲＯＭ３内に格納されているプログラムをＲＡＭ４
へ転送し終わった後、転送終了信号をリセット制御回路
１１へ返送する。
ＲＯＭ３内に格納されているプログラムをＲＡＭ４へ転
送する際の制御を行っている。具体的に説明すると、Ｒ
ＯＭデータメモリ転送制御回路１２は、リセット制御回
路１１からのリセット信号を受け、アドレス情報レジス
タ１３内のアドレス情報を用いて、ＲＯＭ３内に格納さ
れているプログラムをＲＡＭ４へ転送する際の制御を行
っている。また、ＲＯＭデータメモリ転送制御回路１２
は、ＲＯＭ３内に格納されているプログラムをＲＡＭ４
へ転送し終わった後、転送終了信号をリセット制御回路
１１へ返送する。
【００３０】ＰＣＩＩ／Ｆ１４は、ＰＣＩバス（図示せ
ず）に備えられている装置の制御を行っている。
ず）に備えられている装置の制御を行っている。
【００３１】また、Ｉ／Ｏ１５は、シリアルバス（図示
せず）に備えられている装置の制御を行っている。
せず）に備えられている装置の制御を行っている。
【００３２】次いで、本実施の形態のプログラム転送制
御装置において、ＲＯＭ内に格納されているプログラム
をＲＡＭへ転送する際の手順について図面を参照しつつ
説明する。
御装置において、ＲＯＭ内に格納されているプログラム
をＲＡＭへ転送する際の手順について図面を参照しつつ
説明する。
【００３３】図２は、図１に示すプログラム転送制御装
置において、ＲＯＭ内に格納されているプログラムをＲ
ＡＭへ転送する手順の一例を示すフローチャートであ
る。
置において、ＲＯＭ内に格納されているプログラムをＲ
ＡＭへ転送する手順の一例を示すフローチャートであ
る。
【００３４】まず、電源ＯＮ状態になると、リセット制
御回路１１は、ＲＯＭデータメモリ転送制御回路１２へ
リセット信号を転送し、電源のリセットが行われたこと
を知らせる（ステップＳ１）。
御回路１１は、ＲＯＭデータメモリ転送制御回路１２へ
リセット信号を転送し、電源のリセットが行われたこと
を知らせる（ステップＳ１）。
【００３５】続いて、ＲＯＭデータメモリ転送制御回路
１２は、アドレス情報レジスタ１３のアドレス情報を用
いて、ＲＯＭ３内に格納されているプログラムを読み出
すために先頭アドレスを設定する（ステップＳ２）。
１２は、アドレス情報レジスタ１３のアドレス情報を用
いて、ＲＯＭ３内に格納されているプログラムを読み出
すために先頭アドレスを設定する（ステップＳ２）。
【００３６】さらに、ＲＯＭデータメモリ転送制御回路
１２は、アドレス情報レジスタ１３のアドレス情報を用
いて、ＲＯＭ３内に格納されているプログラムを書き込
むために、ＲＡＭ４の先頭アドレスを設定する（ステッ
プＳ３）。
１２は、アドレス情報レジスタ１３のアドレス情報を用
いて、ＲＯＭ３内に格納されているプログラムを書き込
むために、ＲＡＭ４の先頭アドレスを設定する（ステッ
プＳ３）。
【００３７】その後、ＲＯＭデータメモリ転送制御回路
１２は、ＲＯＭ３内に格納されているプログラムをＲＡ
Ｍ４へ転送し（ステップＳ４）、現在転送しているデー
タのアドレスがプログラム終了アドレスであるか否かを
判断する（ステップＳ５）。
１２は、ＲＯＭ３内に格納されているプログラムをＲＡ
Ｍ４へ転送し（ステップＳ４）、現在転送しているデー
タのアドレスがプログラム終了アドレスであるか否かを
判断する（ステップＳ５）。
【００３８】もし、現在転送しているデータのアドレス
がプログラム終了アドレスではない場合には（ステップ
Ｓ５での判断結果がＮＯであった場合には）、ＲＯＭデ
ータメモリ転送制御回路１２は、ＲＯＭ３の読み出しア
ドレスおよびＲＡＭ４の書き込みアドレスを次のアドレ
スに設定する（ステップＳ６）。一方、現在転送してい
るアドレスがプログラム終了アドレスである場合には
（ステップＳ５での判断結果がＹＥＳであった場合に
は）、ＲＯＭ３からＲＡＭ４へのプログラムの転送が完
了する。
がプログラム終了アドレスではない場合には（ステップ
Ｓ５での判断結果がＮＯであった場合には）、ＲＯＭデ
ータメモリ転送制御回路１２は、ＲＯＭ３の読み出しア
ドレスおよびＲＡＭ４の書き込みアドレスを次のアドレ
スに設定する（ステップＳ６）。一方、現在転送してい
るアドレスがプログラム終了アドレスである場合には
（ステップＳ５での判断結果がＹＥＳであった場合に
は）、ＲＯＭ３からＲＡＭ４へのプログラムの転送が完
了する。
【００３９】次いで、本実施の形態のプログラム転送制
御装置において、ＣＰＵのイニシャライズが終了するま
でＲＡＭ内に記憶されたプログラムにアクセスしないよ
うにする手順の一例について図面を参照しつつ説明す
る。
御装置において、ＣＰＵのイニシャライズが終了するま
でＲＡＭ内に記憶されたプログラムにアクセスしないよ
うにする手順の一例について図面を参照しつつ説明す
る。
【００４０】図３は、図１に示すプログラム転送制御装
置において、ＣＰＵのイニシャライズが終了するまでＲ
ＡＭ内に記憶されたプログラムにアクセスしないように
する、即ち、ＣＰＵのイニシャライズが終了するまで、
ＣＰＵがＲＡＭ内のプログラムへアクセスしないように
するための手順の一例を示すフローチャートである。
置において、ＣＰＵのイニシャライズが終了するまでＲ
ＡＭ内に記憶されたプログラムにアクセスしないように
する、即ち、ＣＰＵのイニシャライズが終了するまで、
ＣＰＵがＲＡＭ内のプログラムへアクセスしないように
するための手順の一例を示すフローチャートである。
【００４１】まず、リセット制御回路１１は、ＣＰＵ２
のイニシャライズが完了する時間を測定し、Ｗａｉｔ
（待ち）タイマを設定する（ステップＳ１１）。
のイニシャライズが完了する時間を測定し、Ｗａｉｔ
（待ち）タイマを設定する（ステップＳ１１）。
【００４２】続いて、リセット制御回路１１は、先に設
定されたＷａｉｔタイマのカウント値が設定されている
カウント値になっているか否かを判断する（ステップＳ
１２）。
定されたＷａｉｔタイマのカウント値が設定されている
カウント値になっているか否かを判断する（ステップＳ
１２）。
【００４３】もし、先に設定されたＷａｉｔタイマのカ
ウント値が設定されているカウント値になっていない場
合には（ステップＳ１２での判断結果がＮＯであった場
合には）、所定時間経過後に再びステップＳ１２を実行
する。一方、先に設定されたＷａｉｔタイマのカウント
値が設定されているカウント値になっている場合には
（ステップＳ１２での判断結果がＹＥＳであった場合に
は）、ステップＳ１３に進む。
ウント値が設定されているカウント値になっていない場
合には（ステップＳ１２での判断結果がＮＯであった場
合には）、所定時間経過後に再びステップＳ１２を実行
する。一方、先に設定されたＷａｉｔタイマのカウント
値が設定されているカウント値になっている場合には
（ステップＳ１２での判断結果がＹＥＳであった場合に
は）、ステップＳ１３に進む。
【００４４】ステップＳ１３では、リセット制御回路１
１は、ＲＯＭデータメモリ転送制御回路１２からプログ
ラムの転送が完了したことを示す転送終了信号が送られ
てきているか否かを判断する。
１は、ＲＯＭデータメモリ転送制御回路１２からプログ
ラムの転送が完了したことを示す転送終了信号が送られ
てきているか否かを判断する。
【００４５】もし、転送終了信号が送られてきていない
場合には（ステップＳ１２での判断結果がＮＯであった
場合には）、所定時間経過後に再びステップＳ１３を実
行する。一方、転送終了信号が送られてきている場合に
は（ステップＳ１２での判断結果がＹＥＳであった場合
には）、ＣＰＵ２は、ＲＡＭ４内に記憶されたプログラ
ムにアクセスする。
場合には（ステップＳ１２での判断結果がＮＯであった
場合には）、所定時間経過後に再びステップＳ１３を実
行する。一方、転送終了信号が送られてきている場合に
は（ステップＳ１２での判断結果がＹＥＳであった場合
には）、ＣＰＵ２は、ＲＡＭ４内に記憶されたプログラ
ムにアクセスする。
【００４６】
【発明の効果】本発明のプログラム転送制御装置は、ア
クセス速度の遅いＲＯＭに格納されており、ＣＰＵを動
作させるためのプログラムをアクセス速度の速いＲＡＭ
へ転送するプログラム転送制御装置であって、電源リセ
ット後に、ＲＯＭに格納されているプログラムをＲＡＭ
へ転送する制御手段を備えており、この制御手段が、Ｃ
ＰＵのイニシャライズ中に、ＲＯＭに格納されているプ
ログラムをＲＡＭへ転送するといったものであり、この
発明によれば、ＣＰＵの動作開始と共に高速のアクセス
が可能となる。
クセス速度の遅いＲＯＭに格納されており、ＣＰＵを動
作させるためのプログラムをアクセス速度の速いＲＡＭ
へ転送するプログラム転送制御装置であって、電源リセ
ット後に、ＲＯＭに格納されているプログラムをＲＡＭ
へ転送する制御手段を備えており、この制御手段が、Ｃ
ＰＵのイニシャライズ中に、ＲＯＭに格納されているプ
ログラムをＲＡＭへ転送するといったものであり、この
発明によれば、ＣＰＵの動作開始と共に高速のアクセス
が可能となる。
【００４７】また、前記制御手段が、電源リセット後
に、ＣＰＵの動作と独立して動作を行い、ＲＯＭに格納
されているプログラムのうちプログラム最終アドレスが
付与されている部分の転送が終了したときにプログラム
の転送を終了し、ＣＰＵによるＲＡＭ内のプログラムへ
のアクセスを実行するものであってもよく、この場合に
は、演算処理の速度をより速くすることができる。
に、ＣＰＵの動作と独立して動作を行い、ＲＯＭに格納
されているプログラムのうちプログラム最終アドレスが
付与されている部分の転送が終了したときにプログラム
の転送を終了し、ＣＰＵによるＲＡＭ内のプログラムへ
のアクセスを実行するものであってもよく、この場合に
は、演算処理の速度をより速くすることができる。
【００４８】また、前記制御手段が、ＲＯＭからＲＡＭ
へのプログラムの転送を完了した後で、ＣＰＵによるＲ
ＡＭ内のプログラムへのアクセスを実行するものであっ
てもよく、この場合には、演算処理の速度をより速くす
ることができる。
へのプログラムの転送を完了した後で、ＣＰＵによるＲ
ＡＭ内のプログラムへのアクセスを実行するものであっ
てもよく、この場合には、演算処理の速度をより速くす
ることができる。
【００４９】また、前記制御手段が、ＲＯＭに格納され
ているプログラムをＲＡＭへ転送している最中に、所定
のＣＰＵのイニシャライズが終了した場合には、プログ
ラムの転送が完了するまでＣＰＵによるＲＡＭからのプ
ログラムの読み出しを禁止し、プログラムの転送が完了
した時点で、ＣＰＵによるＲＡＭ内のプログラムへのア
クセスを可能とするものであってもよく、この場合に
は、安定した動作環境において演算処理を行うことがで
きる。
ているプログラムをＲＡＭへ転送している最中に、所定
のＣＰＵのイニシャライズが終了した場合には、プログ
ラムの転送が完了するまでＣＰＵによるＲＡＭからのプ
ログラムの読み出しを禁止し、プログラムの転送が完了
した時点で、ＣＰＵによるＲＡＭ内のプログラムへのア
クセスを可能とするものであってもよく、この場合に
は、安定した動作環境において演算処理を行うことがで
きる。
【図１】本発明のプログラム転送制御装置の一実施の形
態を示す説明図である。
態を示す説明図である。
【図２】図１に示すプログラム転送制御装置において、
ＲＯＭ内に格納されているプログラムをＲＡＭへ転送す
る手順の一例を示すフローチャートである。
ＲＯＭ内に格納されているプログラムをＲＡＭへ転送す
る手順の一例を示すフローチャートである。
【図３】図１に示すプログラム転送制御装置において、
ＣＰＵのイニシャライズが終了するまでＲＡＭ内に記憶
されたプログラムにアクセスしないようにする手順の一
例を示すフローチャートである。
ＣＰＵのイニシャライズが終了するまでＲＡＭ内に記憶
されたプログラムにアクセスしないようにする手順の一
例を示すフローチャートである。
１ プログラム転送制御装置
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ バス
１１ リセット制御回路
１２ ＲＯＭデータメモリ転送制御回路
１３ アドレス情報レジスタ
１４ ＰＣＩ Ｉ／Ｆ
１５ Ｉ／Ｏ
Claims (4)
- 【請求項１】 アクセス速度の遅い読み出し専用メモリ
に格納されており、中央演算処理装置を動作させるため
のプログラムをアクセス速度の速い随時書き込み・読み
出しメモリへ転送するプログラム転送制御装置であっ
て、 電源リセット後に、読み出し専用メモリに格納されてい
るプログラムを随時書き込み・読み出しメモリへ転送す
る制御手段を備えており、 この制御手段が、中央演算処理装置のイニシャライズ中
に、読み出し専用メモリに格納されているプログラムを
随時書き込み・読み出しメモリへ転送することを特徴と
するプログラム転送制御装置。 - 【請求項２】 前記制御手段が、電源リセット後に、中
央演算処理装置の動作と独立して動作を行い、読み出し
専用メモリに格納されているプログラムのうちプログラ
ム最終アドレスが付与されている部分の転送が終了した
ときにプログラムの転送を終了し、前記中央演算処理装
置による随時書き込み・読み出しメモリ内のプログラム
へのアクセスを実行することを特徴とする請求項１記載
のプログラム転送制御装置。 - 【請求項３】 前記制御手段が、読み出し専用メモリか
ら随時書き込み・読み出しメモリへのプログラムの転送
を完了した後で、前記中央演算処理装置による随時書き
込み・読み出しメモリ内のプログラムへのアクセスを実
行することを特徴とする請求項２記載のプログラム転送
制御装置。 - 【請求項４】 前記制御手段が、読み出し専用メモリに
格納されているプログラムを随時書き込み・読み出しメ
モリへ転送している最中に、前記中央演算処理装置のイ
ニシャライズが終了した場合には、プログラムの転送が
完了するまで前記中央演算処理装置による随時書き込み
・読み出しメモリからのプログラムの読み出しを禁止
し、プログラムの転送が完了した時点で、前記中央演算
処理装置による随時書き込み・読み出しメモリ内のプロ
グラムへのアクセスを可能にすることを特徴とする請求
項２記載のプログラム転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251712A JP2003067190A (ja) | 2001-08-22 | 2001-08-22 | プログラム転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251712A JP2003067190A (ja) | 2001-08-22 | 2001-08-22 | プログラム転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003067190A true JP2003067190A (ja) | 2003-03-07 |
Family
ID=19080312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251712A Pending JP2003067190A (ja) | 2001-08-22 | 2001-08-22 | プログラム転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003067190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264978A (ja) * | 2006-03-28 | 2007-10-11 | Brother Ind Ltd | 情報処理装置、及びその起動方法 |
-
2001
- 2001-08-22 JP JP2001251712A patent/JP2003067190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007264978A (ja) * | 2006-03-28 | 2007-10-11 | Brother Ind Ltd | 情報処理装置、及びその起動方法 |
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