JP2003280998A - 内部バス試験装置及び内部バス試験方法 - Google Patents
内部バス試験装置及び内部バス試験方法Info
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- JP2003280998A JP2003280998A JP2002079242A JP2002079242A JP2003280998A JP 2003280998 A JP2003280998 A JP 2003280998A JP 2002079242 A JP2002079242 A JP 2002079242A JP 2002079242 A JP2002079242 A JP 2002079242A JP 2003280998 A JP2003280998 A JP 2003280998A
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Abstract
(57)【要約】
【課題】 複雑な回路を必要としないで、半導体集積回
路の内部バス試験を効率よく実行することのできる内部
バス試験装置及び内部バス試験方法を提供する。 【解決手段】 内部バス試験の開始信号に応じて、内部
バス制御回路２を、任意のアドレス領域を示すアドレス
情報が設定可能な状態に設定する領域アドレス設定手段
２１と、内部バス試験が開始されるとき、複数のモジュ
ールの内の特定のモジュールに対応する内部バス制御回
路２の領域セレクタに、領域アドレス設定手段からの状
態設定信号を転送することにより、特定モジュールと接
続するバスを介してその特定モジュールを半導体集積回
路に割り当てられた全てのアドレス領域にアクセス可能
とする制御手段２０とを設ける。
路の内部バス試験を効率よく実行することのできる内部
バス試験装置及び内部バス試験方法を提供する。 【解決手段】 内部バス試験の開始信号に応じて、内部
バス制御回路２を、任意のアドレス領域を示すアドレス
情報が設定可能な状態に設定する領域アドレス設定手段
２１と、内部バス試験が開始されるとき、複数のモジュ
ールの内の特定のモジュールに対応する内部バス制御回
路２の領域セレクタに、領域アドレス設定手段からの状
態設定信号を転送することにより、特定モジュールと接
続するバスを介してその特定モジュールを半導体集積回
路に割り当てられた全てのアドレス領域にアクセス可能
とする制御手段２０とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコントロ
ーラ等の半導体集積回路に使用される内部バス試験装置
及び内部バス試験方法に関する。
ーラ等の半導体集積回路に使用される内部バス試験装置
及び内部バス試験方法に関する。
【０００２】
【従来の技術】近年、マイクロコントローラ等の半導体
集積回路は、多機能、高機能化が求められており、回路
構成が複雑化している。このため、半導体集積回路の試
験検証も複雑化しており、試験検証を行うための時間が
増大している。この対策として、試験用回路等をマイク
ロコントローラ内部に組み込んでおき、試験用回路を用
いた試験検証を行うことが一般的である。しかしなが
ら、試験用回路を追加することが、チップ面積や回路規
模の増大につながってしまうという問題がある。一方、
半導体集積回路のコスト低減のため、チップ面積や回路
規模を小さくすることが求められている。このため、複
雑な回路を必要としないで、内部バス試験を効率よく行
うことができる半導体集積回路の需要が高まっている。
集積回路は、多機能、高機能化が求められており、回路
構成が複雑化している。このため、半導体集積回路の試
験検証も複雑化しており、試験検証を行うための時間が
増大している。この対策として、試験用回路等をマイク
ロコントローラ内部に組み込んでおき、試験用回路を用
いた試験検証を行うことが一般的である。しかしなが
ら、試験用回路を追加することが、チップ面積や回路規
模の増大につながってしまうという問題がある。一方、
半導体集積回路のコスト低減のため、チップ面積や回路
規模を小さくすることが求められている。このため、複
雑な回路を必要としないで、内部バス試験を効率よく行
うことができる半導体集積回路の需要が高まっている。
【０００３】図１に、従来の半導体集積回路の内部バス
試験装置の構成を示す。
試験装置の構成を示す。
【０００４】図１では、従来の半導体集積回路の一例と
して、マイクロコントローラをあげる。このマイクロコ
ントローラを構成する複数のモジュールとして、ＣＰＵ
１、内部バス制御回路２、ＤＭＡ（ダイレクト・メモリ
・アクセス）コントローラ３、フラッシュメモリ等の内
蔵メモリ４、外部バスインターフェース５などがある。
して、マイクロコントローラをあげる。このマイクロコ
ントローラを構成する複数のモジュールとして、ＣＰＵ
１、内部バス制御回路２、ＤＭＡ（ダイレクト・メモリ
・アクセス）コントローラ３、フラッシュメモリ等の内
蔵メモリ４、外部バスインターフェース５などがある。
【０００５】図１に示したように、これら複数のモジュ
ールが複数のバスで接続されることでマイクロコントロ
ーラが構成されている。ＣＰＵ１と内部バス制御回路２
とは、命令バス（以下、Ｉ−ＢＵＳという）６及びデー
タバス（以下、Ｄ−ＢＵＳという）７で接続されてい
る。内部バス制御回路２と内蔵メモリ４とは、内蔵メモ
リ専用バス（以下、Ｆ−ＢＵＳという）８で接続されて
いる。内部バス制御回路２と外部バスインターフェース
５とは、外部バス（以下、Ｘ−ＢＵＳという）９で接続
されている。さらに、内部バス制御回路２とＤＭＡコン
トローラ３とは、ＤＭＡバス（以下、Ｍ−ＢＵＳとい
う）１０で接続されている。これらのバスにはそれぞ
れ、アドレスバス、データバスおよび制御信号バスが含
まれる。
ールが複数のバスで接続されることでマイクロコントロ
ーラが構成されている。ＣＰＵ１と内部バス制御回路２
とは、命令バス（以下、Ｉ−ＢＵＳという）６及びデー
タバス（以下、Ｄ−ＢＵＳという）７で接続されてい
る。内部バス制御回路２と内蔵メモリ４とは、内蔵メモ
リ専用バス（以下、Ｆ−ＢＵＳという）８で接続されて
いる。内部バス制御回路２と外部バスインターフェース
５とは、外部バス（以下、Ｘ−ＢＵＳという）９で接続
されている。さらに、内部バス制御回路２とＤＭＡコン
トローラ３とは、ＤＭＡバス（以下、Ｍ−ＢＵＳとい
う）１０で接続されている。これらのバスにはそれぞ
れ、アドレスバス、データバスおよび制御信号バスが含
まれる。
【０００６】また、外部バスインターフェース５には、
ポート１１からの配線が入力させてあり、ＣＰＵ１は、
外部からこのポート１１に送出されるデータを外部バス
９経由で受取ることができる。
ポート１１からの配線が入力させてあり、ＣＰＵ１は、
外部からこのポート１１に送出されるデータを外部バス
９経由で受取ることができる。
【０００７】図１のマイクロコントローラにおいて、内
部バス制御回路２は各バスの制御を行っている。ＣＰＵ
１、ＤＭＡコントローラ３及び外部バスインターフェー
ス５は、各バスに対してマスタモジュールとして機能す
ることができる。ＣＰＵ１がマスタモジュールとして機
能するときには、内蔵メモリ４や外部バスインターフェ
ース５は、各バスに対してスレーブモジュールとして機
能する。
部バス制御回路２は各バスの制御を行っている。ＣＰＵ
１、ＤＭＡコントローラ３及び外部バスインターフェー
ス５は、各バスに対してマスタモジュールとして機能す
ることができる。ＣＰＵ１がマスタモジュールとして機
能するときには、内蔵メモリ４や外部バスインターフェ
ース５は、各バスに対してスレーブモジュールとして機
能する。
【０００８】この場合に、マスタモジュール側からのア
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、ＣＰＵ
１がマスタモジュールとしてデータバス７からアクセス
する際に、「０ｈ−＞５ｈ−＞Ｆｈ−＞Aｈ−＞０ｈ」
という試験パターンでアドレス領域を切り替えることは
可能である。この内部バス試験は、半導体集積回路に係
る故障検出率の向上のために一般的に行われる。
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、ＣＰＵ
１がマスタモジュールとしてデータバス７からアクセス
する際に、「０ｈ−＞５ｈ−＞Ｆｈ−＞Aｈ−＞０ｈ」
という試験パターンでアドレス領域を切り替えることは
可能である。この内部バス試験は、半導体集積回路に係
る故障検出率の向上のために一般的に行われる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
マイクロコントローラでは、複数のモジュールと接続す
る各バスをアドレス領域によってアクセス先をあらかじ
め決めているため、内部バス制御回路２は、通常動作と
して、スレーブモジュール側へのアクセス信号出力の
際、アドレスバスの内の数ビットは全く試験検証するこ
とが不可能であった。図１０は、マイクロコントローラ
で使用されるメモリマップの一例を示す。
マイクロコントローラでは、複数のモジュールと接続す
る各バスをアドレス領域によってアクセス先をあらかじ
め決めているため、内部バス制御回路２は、通常動作と
して、スレーブモジュール側へのアクセス信号出力の
際、アドレスバスの内の数ビットは全く試験検証するこ
とが不可能であった。図１０は、マイクロコントローラ
で使用されるメモリマップの一例を示す。
【００１０】図１０に示した例では、図１のマイクロコ
ンピュータは、入出力（ＩＯ）領域１００に００００＿
００００ｈから００００＿ＦＦＦＦｈのアドレス領域
が、命令バス６に対応するＩ−ＢＵＳ領域１０２に００
０１＿００００ｈから０００１＿ＦＦＦＦｈのアドレス
領域が、データバス７に対応するD−ＢＵＳ領域１０４
に０００２＿００００ｈから０００３＿ＦＦＦＦｈのア
ドレス領域が、内蔵メモリ専用バス８に対応するＦ−Ｂ
ＵＳ領域１０６に０００４＿００００ｈから０００Ｆ＿
ＦＦＦＦｈのアドレス領域が、外部バス９に対応するＸ
−ＢＵＳ領域１０８に００１０＿００００ｈからＦＦＦ
Ｆ＿ＦＦＦＦｈのアドレス領域がそれぞれ割り当てられ
ている。このように、従来のマイクロコントローラで
は、複数のモジュールと接続する各バスをアドレス領域
によってアクセス先をあらかじめ決めている。
ンピュータは、入出力（ＩＯ）領域１００に００００＿
００００ｈから００００＿ＦＦＦＦｈのアドレス領域
が、命令バス６に対応するＩ−ＢＵＳ領域１０２に００
０１＿００００ｈから０００１＿ＦＦＦＦｈのアドレス
領域が、データバス７に対応するD−ＢＵＳ領域１０４
に０００２＿００００ｈから０００３＿ＦＦＦＦｈのア
ドレス領域が、内蔵メモリ専用バス８に対応するＦ−Ｂ
ＵＳ領域１０６に０００４＿００００ｈから０００Ｆ＿
ＦＦＦＦｈのアドレス領域が、外部バス９に対応するＸ
−ＢＵＳ領域１０８に００１０＿００００ｈからＦＦＦ
Ｆ＿ＦＦＦＦｈのアドレス領域がそれぞれ割り当てられ
ている。このように、従来のマイクロコントローラで
は、複数のモジュールと接続する各バスをアドレス領域
によってアクセス先をあらかじめ決めている。
【００１１】例えば、内蔵メモリ専用バス（Ｆ−ＢＵ
Ｓ）８のアドレス領域は、０００４＿００００ｈから０
００Ｆ＿ＦＦＦＦｈであるため、内部バス制御回路２が
通常動作としてスレーブモジュールである内蔵メモリ４
側へアクセス信号出力の際には、Ｆ−ＢＵＳ８に含まれ
るアドレスバスの上位１０ビットは意味をもっていない
ことになり、従来の半導体集積回路では検証不可能であ
った。
Ｓ）８のアドレス領域は、０００４＿００００ｈから０
００Ｆ＿ＦＦＦＦｈであるため、内部バス制御回路２が
通常動作としてスレーブモジュールである内蔵メモリ４
側へアクセス信号出力の際には、Ｆ−ＢＵＳ８に含まれ
るアドレスバスの上位１０ビットは意味をもっていない
ことになり、従来の半導体集積回路では検証不可能であ
った。
【００１２】上記した内部バス試験を行うために、従来
の半導体集積回路の多くがテストモードを設け、テスト
時には、内部バスを外部から制御することで試験する必
要があった。従って、ユーザは実際に使用するＣＰＵ命
令動作で半導体集積回路の内部バス試験を行うことが困
難であった。
の半導体集積回路の多くがテストモードを設け、テスト
時には、内部バスを外部から制御することで試験する必
要があった。従って、ユーザは実際に使用するＣＰＵ命
令動作で半導体集積回路の内部バス試験を行うことが困
難であった。
【００１３】本発明は、上記の点に鑑みてなされたもの
であり、複雑な回路を必要としないで、半導体集積回路
の内部バス試験を効率よく行うことのできる内部バス試
験装置及び方法を提供することを目的とする。
であり、複雑な回路を必要としないで、半導体集積回路
の内部バス試験を効率よく行うことのできる内部バス試
験装置及び方法を提供することを目的とする。
【００１４】また、本発明の他の目的は、ユーザが実際
に使用するＣＰＵ命令で半導体集積回路の内部バス試験
を行うことを可能にする内部バス試験装置及び方法を提
供することである。
に使用するＣＰＵ命令で半導体集積回路の内部バス試験
を行うことを可能にする内部バス試験装置及び方法を提
供することである。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載された発明は、内部バス制御回路と
複数のモジュールとを複数のバスにより接続して構成さ
れる半導体集積回路の内部バス試験装置において、内部
バス試験の開始信号に応じて、前記内部バス制御回路
を、任意のアドレス領域を示すアドレス情報が設定可能
な状態に設定する領域アドレス設定手段と、前記内部バ
ス試験が開始されるとき、前記複数のモジュールの内の
特定のモジュールに対応する前記内部バス制御回路の領
域セレクタに、前記領域アドレス設定手段からの状態設
定信号を転送することにより、前記特定モジュールと接
続するバスを介して前記特定モジュールを前記半導体集
積回路に割り当てられた全てのアドレス領域にアクセス
可能とする制御手段とを備えることを特徴とする。本発
明によれば、ユーザ使用時の通常動作でアクセスできな
い領域アドレスの設定が簡単に実行可能となる。複数の
バスのうち選択されたバスの通常できないアドレスあっ
ても検証可能となり、効率的な内部バス試験が実現可能
となる。
め、請求項１に記載された発明は、内部バス制御回路と
複数のモジュールとを複数のバスにより接続して構成さ
れる半導体集積回路の内部バス試験装置において、内部
バス試験の開始信号に応じて、前記内部バス制御回路
を、任意のアドレス領域を示すアドレス情報が設定可能
な状態に設定する領域アドレス設定手段と、前記内部バ
ス試験が開始されるとき、前記複数のモジュールの内の
特定のモジュールに対応する前記内部バス制御回路の領
域セレクタに、前記領域アドレス設定手段からの状態設
定信号を転送することにより、前記特定モジュールと接
続するバスを介して前記特定モジュールを前記半導体集
積回路に割り当てられた全てのアドレス領域にアクセス
可能とする制御手段とを備えることを特徴とする。本発
明によれば、ユーザ使用時の通常動作でアクセスできな
い領域アドレスの設定が簡単に実行可能となる。複数の
バスのうち選択されたバスの通常できないアドレスあっ
ても検証可能となり、効率的な内部バス試験が実現可能
となる。
【００１６】また、上記課題を解決するため、請求項２
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路の内部バス試験装置において、内部バス試験の開
始信号に応じて、前記内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段と、前記内部バス試験が開始さ
れるとき、前記複数のモジュール全てに対応する前記内
部バス制御回路の各領域セレクタに、前記領域アドレス
設定手段からのアドレス情報を転送することにより、前
記複数のモジュールと接続する前記複数のバスを介して
前記複数のモジュールを前記半導体集積回路に割り当て
られた全てのアドレス領域に同時にアクセス可能とする
制御手段とを備えることを特徴とする。本発明によれ
ば、ユーザ使用時の通常動作でアクセスできない領域ア
ドレスの設定が簡単に実行可能となる。複数のバスの各
々で通常できないアドレスあっても検証可能となり、効
率的な内部バス試験が実現可能となる。
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路の内部バス試験装置において、内部バス試験の開
始信号に応じて、前記内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段と、前記内部バス試験が開始さ
れるとき、前記複数のモジュール全てに対応する前記内
部バス制御回路の各領域セレクタに、前記領域アドレス
設定手段からのアドレス情報を転送することにより、前
記複数のモジュールと接続する前記複数のバスを介して
前記複数のモジュールを前記半導体集積回路に割り当て
られた全てのアドレス領域に同時にアクセス可能とする
制御手段とを備えることを特徴とする。本発明によれ
ば、ユーザ使用時の通常動作でアクセスできない領域ア
ドレスの設定が簡単に実行可能となる。複数のバスの各
々で通常できないアドレスあっても検証可能となり、効
率的な内部バス試験が実現可能となる。
【００１７】請求項３に記載された発明は、請求項１ま
たは２記載の内部バス試験装置がさらに、前記内部バス
試験の開始信号を生成する試験開始手段を備え、該試験
開始手段が、外部端子の設定状態に応じて、前記開始信
号を前記領域アドレス設定手段に出力することを特徴と
する。
たは２記載の内部バス試験装置がさらに、前記内部バス
試験の開始信号を生成する試験開始手段を備え、該試験
開始手段が、外部端子の設定状態に応じて、前記開始信
号を前記領域アドレス設定手段に出力することを特徴と
する。
【００１８】請求項４に記載された発明は、請求項１記
載の内部バス試験装置がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタを備え、かつ、前記制御手段は、該レジス
タに保持されたデータを前記内部バス試験の検証結果と
して出力することを特徴とする。
載の内部バス試験装置がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタを備え、かつ、前記制御手段は、該レジス
タに保持されたデータを前記内部バス試験の検証結果と
して出力することを特徴とする。
【００１９】請求項５に記載された発明は、請求項２記
載の内部バス試験装置がさらに、前記複数のモジュール
と接続する前記複数のバスの各々に、送出されたデータ
を一時的に保持するレジスタを備え、かつ、前記制御手
段は、各レジスタに保持されたデータを前記内部バス試
験の検証結果として出力することを特徴とする。
載の内部バス試験装置がさらに、前記複数のモジュール
と接続する前記複数のバスの各々に、送出されたデータ
を一時的に保持するレジスタを備え、かつ、前記制御手
段は、各レジスタに保持されたデータを前記内部バス試
験の検証結果として出力することを特徴とする。
【００２０】また、上記課題を解決するため、請求項６
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路であって、該内部バス制御回路を、任意のアドレ
ス領域を示すアドレス情報が設定可能な状態に設定する
領域アドレス設定手段を有する半導体集積回路の内部バ
ス試験方法において、前記領域アドレス設定手段に出力
される内部バス試験の開始信号がオン状態に設定された
ことを検出する工程と、前記内部バス試験が開始される
とき、前記複数のモジュールの内の特定のモジュールに
係る前記内部バス制御回路の状態を通常状態から内部バ
ス試験状態に遷移させる信号を前記領域アドレス設定手
段に設定する工程と、前記特定のモジュールに対応する
前記内部バス制御回路の領域セレクタに、前記領域アド
レス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程とを含むこ
とを特徴とする。本発明によれば、ユーザ使用時の通常
動作でアクセスできない領域アドレスの設定が簡単に実
行可能となる。複数のバスのうち選択されたバスの通常
できないアドレスあっても検証可能となり、効率的な内
部バス試験が実現可能となる。
に記載された発明は、内部バス制御回路と複数のモジュ
ールとを複数のバスにより接続して構成される半導体集
積回路であって、該内部バス制御回路を、任意のアドレ
ス領域を示すアドレス情報が設定可能な状態に設定する
領域アドレス設定手段を有する半導体集積回路の内部バ
ス試験方法において、前記領域アドレス設定手段に出力
される内部バス試験の開始信号がオン状態に設定された
ことを検出する工程と、前記内部バス試験が開始される
とき、前記複数のモジュールの内の特定のモジュールに
係る前記内部バス制御回路の状態を通常状態から内部バ
ス試験状態に遷移させる信号を前記領域アドレス設定手
段に設定する工程と、前記特定のモジュールに対応する
前記内部バス制御回路の領域セレクタに、前記領域アド
レス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程とを含むこ
とを特徴とする。本発明によれば、ユーザ使用時の通常
動作でアクセスできない領域アドレスの設定が簡単に実
行可能となる。複数のバスのうち選択されたバスの通常
できないアドレスあっても検証可能となり、効率的な内
部バス試験が実現可能となる。
【００２１】請求項７に記載された発明は、請求項６記
載の内部バス試験方法がさらに、前記半導体集積回路の
外部端子の設定状態に応じて、前記内部バス試験の開始
信号を前記領域アドレス設定手段に出力する工程を含む
ことを特徴とする。
載の内部バス試験方法がさらに、前記半導体集積回路の
外部端子の設定状態に応じて、前記内部バス試験の開始
信号を前記領域アドレス設定手段に出力する工程を含む
ことを特徴とする。
【００２２】請求項８に記載された発明は、請求項６記
載の内部バス試験方法がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタに保持されたデータを前記内部バス試験の
検証結果として出力する工程を含むことを特徴とする。
載の内部バス試験方法がさらに、前記特定のモジュール
と接続する前記バスに送出されたデータを一時的に保持
するレジスタに保持されたデータを前記内部バス試験の
検証結果として出力する工程を含むことを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図面を参照しながら具体的に説明する。
の図面を参照しながら具体的に説明する。
【００２４】図２は、本発明の一実施例に係る半導体集
積回路の内部バス試験装置の構成を示す。また、図３
は、図２に示した内部バス試験装置の動作を説明するた
めの図である。
積回路の内部バス試験装置の構成を示す。また、図３
は、図２に示した内部バス試験装置の動作を説明するた
めの図である。
【００２５】本実施例の内部バス試験装置は、図１と同
様に、半導体集積回路の一例として、マイクロコントロ
ーラをあげる。図２および図３において、図１の半導体
集積回路と同一の構成要素には同一の参照符号を付す。
様に、半導体集積回路の一例として、マイクロコントロ
ーラをあげる。図２および図３において、図１の半導体
集積回路と同一の構成要素には同一の参照符号を付す。
【００２６】図２に示したように、マイクロコントロー
ラを構成する複数のモジュールとして、ＣＰＵ１、内部
バス制御回路２、ＤＭＡコントローラ３、フラッシュメ
モリ等の内蔵メモリ４、および外部バスインターフェー
ス５がある。これら複数のモジュールが複数のバスで接
続されることでマイクロコントローラが構成されてい
る。ＣＰＵ１と内部バス制御回路２とは、命令バス（Ｉ
−ＢＵＳ）６及びデータバス（Ｄ−ＢＵＳ）７で接続さ
れている。内部バス制御回路２と内蔵メモリ４とは、内
蔵メモリ専用バス（Ｆ−ＢＵＳ）８で接続されている。
内部バス制御回路２と外部バスインターフェース５と
は、外部バス（Ｘ−ＢＵＳ）９で接続されている。さら
に、内部バス制御回路２とＤＭＡコントローラ３とは、
ＤＭＡバス（Ｍ−ＢＵＳ）１０で接続されている。これ
らのバスにはそれぞれ、アドレスバス、データバスおよ
び制御信号バスが含まれる。
ラを構成する複数のモジュールとして、ＣＰＵ１、内部
バス制御回路２、ＤＭＡコントローラ３、フラッシュメ
モリ等の内蔵メモリ４、および外部バスインターフェー
ス５がある。これら複数のモジュールが複数のバスで接
続されることでマイクロコントローラが構成されてい
る。ＣＰＵ１と内部バス制御回路２とは、命令バス（Ｉ
−ＢＵＳ）６及びデータバス（Ｄ−ＢＵＳ）７で接続さ
れている。内部バス制御回路２と内蔵メモリ４とは、内
蔵メモリ専用バス（Ｆ−ＢＵＳ）８で接続されている。
内部バス制御回路２と外部バスインターフェース５と
は、外部バス（Ｘ−ＢＵＳ）９で接続されている。さら
に、内部バス制御回路２とＤＭＡコントローラ３とは、
ＤＭＡバス（Ｍ−ＢＵＳ）１０で接続されている。これ
らのバスにはそれぞれ、アドレスバス、データバスおよ
び制御信号バスが含まれる。
【００２７】また、外部バスインターフェース５には、
ポート１１からの配線が入力させてあり、ＣＰＵ１は、
外部からこのポート１１に送出されるデータを外部バス
９経由で受取ることができる。
ポート１１からの配線が入力させてあり、ＣＰＵ１は、
外部からこのポート１１に送出されるデータを外部バス
９経由で受取ることができる。
【００２８】図２のマイクロコントローラにおいて、内
部バス制御回路２は各バスの制御を行っている。ＣＰＵ
１、ＤＭＡコントローラ３及び外部バスインターフェー
ス５は、各バスに対してマスタモジュールとして機能す
ることができる。ＣＰＵ１がマスタモジュールとして機
能するときには、内蔵メモリ４や外部バスインターフェ
ース５は、各バスに対してスレーブモジュールとして機
能する。
部バス制御回路２は各バスの制御を行っている。ＣＰＵ
１、ＤＭＡコントローラ３及び外部バスインターフェー
ス５は、各バスに対してマスタモジュールとして機能す
ることができる。ＣＰＵ１がマスタモジュールとして機
能するときには、内蔵メモリ４や外部バスインターフェ
ース５は、各バスに対してスレーブモジュールとして機
能する。
【００２９】この場合に、マスタモジュール側からのア
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、ＣＰＵ
１がマスタモジュールとしてデータバス７からアクセス
する際に、「０ｈ−＞５ｈ−＞Ｆｈ−＞Ａｈ−＞０ｈ」
という試験パターンでアドレス領域を切り替えることは
可能である。
クセスの際、各バスのアドレスバス、データバス、制御
信号バスに対し、内部バス試験のために、アドレス領域
を任意に切り替えることが可能である。例えば、ＣＰＵ
１がマスタモジュールとしてデータバス７からアクセス
する際に、「０ｈ−＞５ｈ−＞Ｆｈ−＞Ａｈ−＞０ｈ」
という試験パターンでアドレス領域を切り替えることは
可能である。
【００３０】しかしながら、上述したように、図１の従
来のマイクロコントローラの場合は、複数のモジュール
と接続する各バスをアドレス領域によってアクセス先を
あらかじめ決めている（図１０参照）ため、内部バス制
御回路２は、通常動作として、スレーブモジュール側へ
のアクセス信号出力の際、アドレスバスの内の数ビット
は全く試験検証することが不可能であった。
来のマイクロコントローラの場合は、複数のモジュール
と接続する各バスをアドレス領域によってアクセス先を
あらかじめ決めている（図１０参照）ため、内部バス制
御回路２は、通常動作として、スレーブモジュール側へ
のアクセス信号出力の際、アドレスバスの内の数ビット
は全く試験検証することが不可能であった。
【００３１】上記の問題を解決するために、本実施例の
内部バス試験装置では、図２に示したように、内部バス
制御回路２内に、領域アドレス設定レジスタ（ＡＲＣ
Ｒ）２１を設け、この領域アドレス設定レジスタ２１を
用いて、内部バス試験を開始する際には、内部バス制御
回路２を、任意のアドレス領域を示すアドレス情報が設
定可能な状態に設定するよう構成している。
内部バス試験装置では、図２に示したように、内部バス
制御回路２内に、領域アドレス設定レジスタ（ＡＲＣ
Ｒ）２１を設け、この領域アドレス設定レジスタ２１を
用いて、内部バス試験を開始する際には、内部バス制御
回路２を、任意のアドレス領域を示すアドレス情報が設
定可能な状態に設定するよう構成している。
【００３２】図２の内部バス試験装置では、さらに、外
部バスインターフェース５内に、ＭＯＤＲレジスタ５１
を設け、このＭＯＤＲレジスタ５１の所定のビット位置
に予め内部バス試験開始用のイネーブルビットを設定し
ておく。外部端子ＣＰＵＴＥＳＴ１２がオン状態（＝
１）に設定されたとき、ＭＯＤＲレジスタ５１の上記イ
ネーブルビットからＡＲＣＲレジスタ２１に出力される
内部バス試験の開始信号ＢＵＳＴＥＳＴがオン状態（＝
１）となる。この開始信号ＢＵＳＴＥＳＴが１のとき、
内部バス制御回路２のＡＲＣＲレジスタ２１は、イネー
ブル状態となり、内部バス制御回路２は、各バスのアド
レス領域を任意に設定することが可能になる。以下の説
明では、この内部バス制御回路２の状態を、通常動作モ
ードと区別するため、内部バス試験モードという。
部バスインターフェース５内に、ＭＯＤＲレジスタ５１
を設け、このＭＯＤＲレジスタ５１の所定のビット位置
に予め内部バス試験開始用のイネーブルビットを設定し
ておく。外部端子ＣＰＵＴＥＳＴ１２がオン状態（＝
１）に設定されたとき、ＭＯＤＲレジスタ５１の上記イ
ネーブルビットからＡＲＣＲレジスタ２１に出力される
内部バス試験の開始信号ＢＵＳＴＥＳＴがオン状態（＝
１）となる。この開始信号ＢＵＳＴＥＳＴが１のとき、
内部バス制御回路２のＡＲＣＲレジスタ２１は、イネー
ブル状態となり、内部バス制御回路２は、各バスのアド
レス領域を任意に設定することが可能になる。以下の説
明では、この内部バス制御回路２の状態を、通常動作モ
ードと区別するため、内部バス試験モードという。
【００３３】また、本実施例の内部バス試験装置では、
図３に示したように、一例として、内蔵メモリ専用バス
（Ｆ−ＢＵＳ）８にキューレジスタ１２を設け、内部バ
ス試験時においてＦ−ＢＵＳ８に送出させたデータをこ
のキューレジスタ１２に、一時的に保持させ、その保持
させたデータを内部バス試験の検証結果として出力する
よう構成しておく。内部バス試験時には、図３の点線矢
印に示したように、ＣＰＵ１が、Ｄ−ＢＵＳ７及びＦ−
ＢＵＳ８を介して、内蔵メモリ４の任意のアドレス領域
を指定して送出させたデータ（例えば、内蔵メモリ４に
書込むべきデータ）と、そのときにキューレジスタ１２
に保持させたデータとを比較検証することによって、通
常動作モードでは検証できなかったアドレスバスの内の
数ビットの試験検証でも簡単に実現することができる。
図３に示したように、一例として、内蔵メモリ専用バス
（Ｆ−ＢＵＳ）８にキューレジスタ１２を設け、内部バ
ス試験時においてＦ−ＢＵＳ８に送出させたデータをこ
のキューレジスタ１２に、一時的に保持させ、その保持
させたデータを内部バス試験の検証結果として出力する
よう構成しておく。内部バス試験時には、図３の点線矢
印に示したように、ＣＰＵ１が、Ｄ−ＢＵＳ７及びＦ−
ＢＵＳ８を介して、内蔵メモリ４の任意のアドレス領域
を指定して送出させたデータ（例えば、内蔵メモリ４に
書込むべきデータ）と、そのときにキューレジスタ１２
に保持させたデータとを比較検証することによって、通
常動作モードでは検証できなかったアドレスバスの内の
数ビットの試験検証でも簡単に実現することができる。
【００３４】以上のように、本実施例の内部バス試験装
置においては、上記ＡＲＣＲレジスタ２１を用いること
により、スレーブモジュールのアドレス領域を任意に設
定することを可能としている。
置においては、上記ＡＲＣＲレジスタ２１を用いること
により、スレーブモジュールのアドレス領域を任意に設
定することを可能としている。
【００３５】図４は、図２に示した内部バス制御回路２
の構成を示す。
の構成を示す。
【００３６】図４に示したように、本実施例の内部バス
制御回路２は基本的に、コントロールモジュール２０
と、Ｍ−ＢＵＳ制御部３０と、Ｆ−ＢＵＳ制御部４０
と、Ｘ−ＢＵＳ制御部５０と、Ｉ−ＢＵＳ制御部６０
と、Ｄ−ＢＵＳ制御部７０とからなる。図２の複数のモ
ジュールに対応させて、各バス制御部３０、５０、６
０、７０には、領域セレクタ３６、５６、６６、７６を
それぞれ接続させている。コントロールモジュール２０
は、前記ＡＲＣＲレジスタ２１に接続するステートマシ
ン２２と、前記領域セレクタ３６、５６、６６、７６に
接続するバスセレクタ２４とを含む。
制御回路２は基本的に、コントロールモジュール２０
と、Ｍ−ＢＵＳ制御部３０と、Ｆ−ＢＵＳ制御部４０
と、Ｘ−ＢＵＳ制御部５０と、Ｉ−ＢＵＳ制御部６０
と、Ｄ−ＢＵＳ制御部７０とからなる。図２の複数のモ
ジュールに対応させて、各バス制御部３０、５０、６
０、７０には、領域セレクタ３６、５６、６６、７６を
それぞれ接続させている。コントロールモジュール２０
は、前記ＡＲＣＲレジスタ２１に接続するステートマシ
ン２２と、前記領域セレクタ３６、５６、６６、７６に
接続するバスセレクタ２４とを含む。
【００３７】また、図４の内部バス制御回路２におい
て、Ｍ−ＢＵＳ制御部３０は、入力回路３２と、領域判
定部３４とを含む。Ｆ−ＢＵＳ制御部４０は、出力回路
４２を含む。Ｘ−ＢＵＳ制御部５０は、入出力回路５２
と、領域判定部５４とを含む。Ｉ−ＢＵＳ制御部６０
は、入出力回路６２と、領域判定部６４とを含む。Ｄ−
ＢＵＳ制御部７０は、入出力回路７２と、領域判定部７
４とを含む。
て、Ｍ−ＢＵＳ制御部３０は、入力回路３２と、領域判
定部３４とを含む。Ｆ−ＢＵＳ制御部４０は、出力回路
４２を含む。Ｘ−ＢＵＳ制御部５０は、入出力回路５２
と、領域判定部５４とを含む。Ｉ−ＢＵＳ制御部６０
は、入出力回路６２と、領域判定部６４とを含む。Ｄ−
ＢＵＳ制御部７０は、入出力回路７２と、領域判定部７
４とを含む。
【００３８】図５は、図４に示した内部バス制御回路の
領域セレクタ７６の一例を示す。図５に示したように、
Ｄ−ＢＵＳ制御部７０に接続させた領域セレクタ７６
は、バッファ７７と領域セレクタ７８とからなる。Ｄ＿
ＲＥＱは、ＣＰＵ１からＤ−ＢＵＳ７を介してＤ−ＢＵ
Ｓ制御部７０に入力されるデータ信号である。データ入
力信号Ｄ＿ＲＥＱの一部（Ｄ＿ＲＥＱ［１：０］）が領
域セレクタ７８に供給され、データ入力信号Ｄ＿ＲＥＱ
の残りの部分（Ｄ＿ＲＥＱ［３：２］）がバッファ７７
に供給される。Ｄ＿ＲＥＱＥは、領域セレクタ７６から
コントロールモジュール２０へ出力されるデータ出力信
号である。データ出力信号Ｄ＿ＲＥＱＥは、バッファ７
７からの出力信号と、領域セレクタ７８からの出力信号
とから構成される。さらに、ＡＲＣＲレジスタ２１から
の出力信号が領域セレクタ７８に供給され、内部バス試
験モード時には、このＡＲＣＲレジスタ２１からの出力
信号により、任意のアドレス領域が指定される。
領域セレクタ７６の一例を示す。図５に示したように、
Ｄ−ＢＵＳ制御部７０に接続させた領域セレクタ７６
は、バッファ７７と領域セレクタ７８とからなる。Ｄ＿
ＲＥＱは、ＣＰＵ１からＤ−ＢＵＳ７を介してＤ−ＢＵ
Ｓ制御部７０に入力されるデータ信号である。データ入
力信号Ｄ＿ＲＥＱの一部（Ｄ＿ＲＥＱ［１：０］）が領
域セレクタ７８に供給され、データ入力信号Ｄ＿ＲＥＱ
の残りの部分（Ｄ＿ＲＥＱ［３：２］）がバッファ７７
に供給される。Ｄ＿ＲＥＱＥは、領域セレクタ７６から
コントロールモジュール２０へ出力されるデータ出力信
号である。データ出力信号Ｄ＿ＲＥＱＥは、バッファ７
７からの出力信号と、領域セレクタ７８からの出力信号
とから構成される。さらに、ＡＲＣＲレジスタ２１から
の出力信号が領域セレクタ７８に供給され、内部バス試
験モード時には、このＡＲＣＲレジスタ２１からの出力
信号により、任意のアドレス領域が指定される。
【００３９】図６は、図４に示した内部バス制御回路の
Ｄ−ＢＵＳ制御部７０の一例を示す。
Ｄ−ＢＵＳ制御部７０の一例を示す。
【００４０】図６に示したように、Ｄ−ＢＵＳ制御部７
０は、ＡＮＤゲート７１と、スリーステートバッファ７
３Ｂと、フリップフロップ７３Ａと、領域判定部７４
と、ステートマシン７５とからなる。ＡＮＤゲート７１
とスリーステートバッファ７３Ｂは、Ｄ−ＢＵＳ制御部
７０からＤ−ＢＵＳ７を介してＣＰＵ１へ供給されるデ
ータ出力信号を送出する。フリップフロップ７３Ａ、領
域判定部７４及びステートマシン７５は、ＣＰＵ１から
Ｄ−ＢＵＳ７を介してＤ−ＢＵＳ制御部７０に入力され
るデータ信号Ｄ＿ＲＥＱを領域セレクタ７６に送出する
と共に、Ｄ−ＢＵＳ７に含まれるアドレス信号ＤＡ＿
Ｉ、データ信号ＤＤ＿Ｉ及び制御信号ＤＲＷ＿Ｉを送出
する。
０は、ＡＮＤゲート７１と、スリーステートバッファ７
３Ｂと、フリップフロップ７３Ａと、領域判定部７４
と、ステートマシン７５とからなる。ＡＮＤゲート７１
とスリーステートバッファ７３Ｂは、Ｄ−ＢＵＳ制御部
７０からＤ−ＢＵＳ７を介してＣＰＵ１へ供給されるデ
ータ出力信号を送出する。フリップフロップ７３Ａ、領
域判定部７４及びステートマシン７５は、ＣＰＵ１から
Ｄ−ＢＵＳ７を介してＤ−ＢＵＳ制御部７０に入力され
るデータ信号Ｄ＿ＲＥＱを領域セレクタ７６に送出する
と共に、Ｄ−ＢＵＳ７に含まれるアドレス信号ＤＡ＿
Ｉ、データ信号ＤＤ＿Ｉ及び制御信号ＤＲＷ＿Ｉを送出
する。
【００４１】図７は、図４に示した内部バス制御回路の
バスセレクタ２４の一例を示す。
バスセレクタ２４の一例を示す。
【００４２】説明の便宜上、図７に示したコントロール
モジュール２０には、バスセレクタ２４のＤ−ＢＵＳ制
御部７０（図６）との接続部分と、ステートマシン（Ｄ
ＥＣ＿ＳＴＡＴＥ）２２との接続部分のみを示す。ステ
ートマシン２２は、論理回路とバッファとを含み、この
論理回路は、領域セレクタ７６から供給されるデータ出
力信号Ｄ＿ＲＥＱＥを受取って、アクセス先を指定する
信号Ｄ＿ＲＥＱＥＳを出力する。バスセレクタ２４は、
ステートマシン２２から供給されるアクセス先を指定す
る信号Ｄ＿ＲＥＱＥＳに基づいて、スイッチング動作を
行い、このアクセス先に対応するバス（この場合は、Ｆ
−ＢＵＳ８）に、Ｄ−ＢＵＳ７に含まれるアドレス信号
ＤＡ＿Ｉ、データ信号ＤＤ＿Ｉ及び制御信号ＤＲＷ＿Ｉ
を送出する。
モジュール２０には、バスセレクタ２４のＤ−ＢＵＳ制
御部７０（図６）との接続部分と、ステートマシン（Ｄ
ＥＣ＿ＳＴＡＴＥ）２２との接続部分のみを示す。ステ
ートマシン２２は、論理回路とバッファとを含み、この
論理回路は、領域セレクタ７６から供給されるデータ出
力信号Ｄ＿ＲＥＱＥを受取って、アクセス先を指定する
信号Ｄ＿ＲＥＱＥＳを出力する。バスセレクタ２４は、
ステートマシン２２から供給されるアクセス先を指定す
る信号Ｄ＿ＲＥＱＥＳに基づいて、スイッチング動作を
行い、このアクセス先に対応するバス（この場合は、Ｆ
−ＢＵＳ８）に、Ｄ−ＢＵＳ７に含まれるアドレス信号
ＤＡ＿Ｉ、データ信号ＤＤ＿Ｉ及び制御信号ＤＲＷ＿Ｉ
を送出する。
【００４３】上記したように、図４の内部バス制御回路
２は、通常動作モードにおいては、図１の従来のマイク
ロコントローラと同様に、上記した入出力回路、領域判
定部および領域セレクタの機能を用いて、各バスモジュ
ールと接続する複数のバスをアドレス領域によってアク
セス先を固定して（図１０参照）アクセスする。
２は、通常動作モードにおいては、図１の従来のマイク
ロコントローラと同様に、上記した入出力回路、領域判
定部および領域セレクタの機能を用いて、各バスモジュ
ールと接続する複数のバスをアドレス領域によってアク
セス先を固定して（図１０参照）アクセスする。
【００４４】しかし、本実施例の内部バス制御回路２に
おいては、内部バス試験を開始する際に、コントロール
モジュール２０が、ＡＲＣＲレジスタ２１に所定の値を
設定する（書込む）ことによって、内部バス制御回路２
を通常動作モードから遷移して、各バスモジュールが常
に該当バスのアドレス領域に固定となる内部バス試験モ
ードに設定される。
おいては、内部バス試験を開始する際に、コントロール
モジュール２０が、ＡＲＣＲレジスタ２１に所定の値を
設定する（書込む）ことによって、内部バス制御回路２
を通常動作モードから遷移して、各バスモジュールが常
に該当バスのアドレス領域に固定となる内部バス試験モ
ードに設定される。
【００４５】図８は、内部バス試験時における本実施例
の内部バス試験装置の制御信号の状態を説明するための
タイミング図である。説明の便宜上、図８は、図４のＤ
−ＢＵＳ７からＦ−ＢＵＳ制御部４０の出力回路４２を
介して任意のアドレス領域を指定する内部バス試験を行
う場合を示している。図８において、「システムクロッ
ク」はＣＰＵ１から内部バス制御回路２に供給されるク
ロック信号、「ＤＡ」はＣＰＵ１から送出されたＤ−Ｂ
ＵＳ７内に含まれるアドレス信号、「ＤＲＷ」はＣＰＵ
１から送出されたＤ−ＢＵＳ７内に含まれる制御信号、
「ＤＤ」はＣＰＵ１から送出されたＤ−ＢＵＳ７内に含
まれるデータ信号、「ＤＥＣ＿ＳＴＡＴＥ」はステート
マシン２２の状態を示す信号、「ＡＲＣＲ」はＡＲＣＲ
レジスタ２１が保持している信号の内容、「Ｄ＿ＲＥ
Ｑ」はＣＰＵ１からＤ−ＢＵＳ７を介してＤ−ＢＵＳ制
御部７０に入力されるデータ信号、「Ｄ＿ＲＥＱＥ」は
領域セレクタ７６がコントロールモジュール２０へ送出
するデータ信号、「ＤＡ＿Ｉ」はコントロールモジュー
ル２０が出力回路４２へ送出するアドレス信号、「ＤＲ
Ｗ＿Ｉ」はコントロールモジュール２０が出力回路４２
へ送出する制御信号、「ＤＤ＿Ｉ」はコントロールモジ
ュール２０が出力回路４２へ送出するデータ信号、「Ｆ
Ａ＿Ｏ」は出力回路４２がＦ−ＢＵＳ８に送出するアド
レス信号、「ＦＲＷ＿Ｏ」は出力回路４２がＦ−ＢＵＳ
８に送出する制御信号、「ＦＤ＿Ｏ」は出力回路４２が
Ｆ−ＢＵＳ８に送出するデータ信号をそれぞれ示す。
の内部バス試験装置の制御信号の状態を説明するための
タイミング図である。説明の便宜上、図８は、図４のＤ
−ＢＵＳ７からＦ−ＢＵＳ制御部４０の出力回路４２を
介して任意のアドレス領域を指定する内部バス試験を行
う場合を示している。図８において、「システムクロッ
ク」はＣＰＵ１から内部バス制御回路２に供給されるク
ロック信号、「ＤＡ」はＣＰＵ１から送出されたＤ−Ｂ
ＵＳ７内に含まれるアドレス信号、「ＤＲＷ」はＣＰＵ
１から送出されたＤ−ＢＵＳ７内に含まれる制御信号、
「ＤＤ」はＣＰＵ１から送出されたＤ−ＢＵＳ７内に含
まれるデータ信号、「ＤＥＣ＿ＳＴＡＴＥ」はステート
マシン２２の状態を示す信号、「ＡＲＣＲ」はＡＲＣＲ
レジスタ２１が保持している信号の内容、「Ｄ＿ＲＥ
Ｑ」はＣＰＵ１からＤ−ＢＵＳ７を介してＤ−ＢＵＳ制
御部７０に入力されるデータ信号、「Ｄ＿ＲＥＱＥ」は
領域セレクタ７６がコントロールモジュール２０へ送出
するデータ信号、「ＤＡ＿Ｉ」はコントロールモジュー
ル２０が出力回路４２へ送出するアドレス信号、「ＤＲ
Ｗ＿Ｉ」はコントロールモジュール２０が出力回路４２
へ送出する制御信号、「ＤＤ＿Ｉ」はコントロールモジ
ュール２０が出力回路４２へ送出するデータ信号、「Ｆ
Ａ＿Ｏ」は出力回路４２がＦ−ＢＵＳ８に送出するアド
レス信号、「ＦＲＷ＿Ｏ」は出力回路４２がＦ−ＢＵＳ
８に送出する制御信号、「ＦＤ＿Ｏ」は出力回路４２が
Ｆ−ＢＵＳ８に送出するデータ信号をそれぞれ示す。
【００４６】図８に示したように、コントロールモジュ
ール２０は、例えば、ＡＲＣＲレジスタ２１に「１０
０」を設定することによって、アクセス領域としてＦ−
ＢＵＳ領域１０６（図１０）が常にアクセスされるよう
に、領域セレクタ６６および７６を設定する。コントロ
ールモジュール２０は、ＡＲＣＲレジスタ２１に上記の
所定値を設定した後、内部バスの状態によって各バスが
アクセスしていない状態を確認後、ステートマシン２２
の状態をＦ−ｓｌａｖｅ状態に遷移する。その後、内部
バス試験が実行され、ＣＰＵ１はマスタモジュールとし
てデータバス（Ｄ−ＢＵＳ）７から内蔵メモリ４にアク
セスする際に、例えば、所定の試験アドレスパターン
「００００００００ｈ−＞５５５５５５５５ｈ−＞ＦＦ
ＦＦＦＦＦＦｈ−＞ＡＡＡＡＡＡＡＡｈ−＞０００００
０００ｈ」でアドレス領域を切り替える。このデータバ
ス７からの出力は、内部バス制御回路２を経由して内蔵
メモリ専用バス（Ｆ−ＢＵＳ）８に接続するキューレジ
スタ１２に一時的に保持されると共に、Ｆ−ＢＵＳ８を
介して内蔵メモリ４に供給される。
ール２０は、例えば、ＡＲＣＲレジスタ２１に「１０
０」を設定することによって、アクセス領域としてＦ−
ＢＵＳ領域１０６（図１０）が常にアクセスされるよう
に、領域セレクタ６６および７６を設定する。コントロ
ールモジュール２０は、ＡＲＣＲレジスタ２１に上記の
所定値を設定した後、内部バスの状態によって各バスが
アクセスしていない状態を確認後、ステートマシン２２
の状態をＦ−ｓｌａｖｅ状態に遷移する。その後、内部
バス試験が実行され、ＣＰＵ１はマスタモジュールとし
てデータバス（Ｄ−ＢＵＳ）７から内蔵メモリ４にアク
セスする際に、例えば、所定の試験アドレスパターン
「００００００００ｈ−＞５５５５５５５５ｈ−＞ＦＦ
ＦＦＦＦＦＦｈ−＞ＡＡＡＡＡＡＡＡｈ−＞０００００
０００ｈ」でアドレス領域を切り替える。このデータバ
ス７からの出力は、内部バス制御回路２を経由して内蔵
メモリ専用バス（Ｆ−ＢＵＳ）８に接続するキューレジ
スタ１２に一時的に保持されると共に、Ｆ−ＢＵＳ８を
介して内蔵メモリ４に供給される。
【００４７】上記の内部バス試験を終了する際に、コン
トロールモジュール２０は、ＡＲＣＲレジスタ２１に所
定の値を設定（書込む）ことによって、内部バス制御回
路２を内部バス試験モードから通常動作モードに戻す。
例えば、ＡＲＣＲレジスタ２１に「０００」を設定する
ことによって、通常動作モードに戻す。その後、ＣＰＵ
１は、キューレジスタ１２を読み出して、内蔵メモリ４
へのアクセス結果の確認をすることが可能となる。
トロールモジュール２０は、ＡＲＣＲレジスタ２１に所
定の値を設定（書込む）ことによって、内部バス制御回
路２を内部バス試験モードから通常動作モードに戻す。
例えば、ＡＲＣＲレジスタ２１に「０００」を設定する
ことによって、通常動作モードに戻す。その後、ＣＰＵ
１は、キューレジスタ１２を読み出して、内蔵メモリ４
へのアクセス結果の確認をすることが可能となる。
【００４８】次に、図９は、本発明の一実施例に係る内
部バス試験方法を説明するためのフロー図である。この
実施例による内部バス試験は、外部端子ＣＰＵＴＥＳＴ
がオン状態に設定されており、外部バスインターフェー
ス５のＭＯＤＲレジスタ５１からＡＲＣＲレジスタ２１
に送出される内部バス試験の開始信号ＢＵＳＴＥＳＴが
オン状態に設定されていることが検出されたとき、開始
される。
部バス試験方法を説明するためのフロー図である。この
実施例による内部バス試験は、外部端子ＣＰＵＴＥＳＴ
がオン状態に設定されており、外部バスインターフェー
ス５のＭＯＤＲレジスタ５１からＡＲＣＲレジスタ２１
に送出される内部バス試験の開始信号ＢＵＳＴＥＳＴが
オン状態に設定されていることが検出されたとき、開始
される。
【００４９】図９に示した内部バス試験方法が開始され
ると、ＣＰＵ１は、コントロールモジュール２０を制御
することにより、ＡＲＣＲレジスタ２１に「１００」を
設定する（Ｓ１）。これによって、ステートマシン２２
の状態（ＤＥＣ＿ＳＴＡＴＥ）は通常動作モードから遷
移して、Ｆ−ｓｌａｖｅ状態に設定される。また、アク
セス領域としてＦ−ＢＵＳ領域が常にアクセスされるよ
うに、領域セレクタ７６が設定される。
ると、ＣＰＵ１は、コントロールモジュール２０を制御
することにより、ＡＲＣＲレジスタ２１に「１００」を
設定する（Ｓ１）。これによって、ステートマシン２２
の状態（ＤＥＣ＿ＳＴＡＴＥ）は通常動作モードから遷
移して、Ｆ−ｓｌａｖｅ状態に設定される。また、アク
セス領域としてＦ−ＢＵＳ領域が常にアクセスされるよ
うに、領域セレクタ７６が設定される。
【００５０】内部バス試験モードにおいて、ＣＰＵ１
は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ７を介して、データ信
号として「００００００００ｈ」を送出して内蔵メモリ
４のアドレス「００００００００ｈ」に書込む（Ｓ
２）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ
７を介して、データ信号として「５５５５５５５５ｈ」
を送出して内蔵メモリ４のアドレス「５５５５５５５５
ｈ」に書込む（Ｓ３）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ
６及びＤ−ＢＵＳ７を介して、データ信号として「００
００００００ｈ」を送出して内蔵メモリ４のアドレス
「００００００００ｈ」に書込む（Ｓ４）。次に、ＣＰ
Ｕ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ７を介して、デー
タ信号として「５５５５５５５５ｈ」を送出して内蔵メ
モリ４のアドレス「５５５５５５５５ｈ」に書込む（Ｓ
５）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ
７を介して、データ信号として「００００００００ｈ」
を送出して内蔵メモリ４のアドレス「００００００００
ｈ」に書込む（Ｓ６）。上記の内部バス試験を終了する
前に、ＣＰＵ１は、コントロールモジュール２０を制御
することにより、ＡＲＣＲレジスタ２１に「０００」を
設定する（Ｓ７）。これによって、ステートマシン２２
の状態（ＤＥＣ＿ＳＴＡＴＥ）はＦ−ｓｌａｖｅ状態か
ら通常動作モードに戻される。そして、最後に、ＣＰＵ
１はキューレジスタ１２を読み出して、内蔵メモリ４へ
のアクセス結果を確認する（Ｓ８）。
は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ７を介して、データ信
号として「００００００００ｈ」を送出して内蔵メモリ
４のアドレス「００００００００ｈ」に書込む（Ｓ
２）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ
７を介して、データ信号として「５５５５５５５５ｈ」
を送出して内蔵メモリ４のアドレス「５５５５５５５５
ｈ」に書込む（Ｓ３）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ
６及びＤ−ＢＵＳ７を介して、データ信号として「００
００００００ｈ」を送出して内蔵メモリ４のアドレス
「００００００００ｈ」に書込む（Ｓ４）。次に、ＣＰ
Ｕ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ７を介して、デー
タ信号として「５５５５５５５５ｈ」を送出して内蔵メ
モリ４のアドレス「５５５５５５５５ｈ」に書込む（Ｓ
５）。次に、ＣＰＵ１は、Ｉ−ＢＵＳ６及びＤ−ＢＵＳ
７を介して、データ信号として「００００００００ｈ」
を送出して内蔵メモリ４のアドレス「００００００００
ｈ」に書込む（Ｓ６）。上記の内部バス試験を終了する
前に、ＣＰＵ１は、コントロールモジュール２０を制御
することにより、ＡＲＣＲレジスタ２１に「０００」を
設定する（Ｓ７）。これによって、ステートマシン２２
の状態（ＤＥＣ＿ＳＴＡＴＥ）はＦ−ｓｌａｖｅ状態か
ら通常動作モードに戻される。そして、最後に、ＣＰＵ
１はキューレジスタ１２を読み出して、内蔵メモリ４へ
のアクセス結果を確認する（Ｓ８）。
【００５１】上記実施例の内部バス試験方法によれば、
ユーザ使用時の通常動作でアクセスできない領域アドレ
スの設定が簡単に実行可能となる。複数のバスのうち選
択されたバスの通常できないアドレスあっても検証可能
となり、効率的な内部バス試験が実現可能となる。
ユーザ使用時の通常動作でアクセスできない領域アドレ
スの設定が簡単に実行可能となる。複数のバスのうち選
択されたバスの通常できないアドレスあっても検証可能
となり、効率的な内部バス試験が実現可能となる。
【００５２】（付記１）内部バス制御回路と複数のモジ
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュールの内の特定のモジュ
ールに対応する前記内部バス制御回路の領域セレクタ
に、前記領域アドレス設定手段からの状態設定信号を転
送することにより、前記特定モジュールと接続するバス
を介して前記特定モジュールを前記半導体集積回路に割
り当てられた全てのアドレス領域にアクセス可能とする
制御手段と、を備えることを特徴とする内部バス試験装
置。
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュールの内の特定のモジュ
ールに対応する前記内部バス制御回路の領域セレクタ
に、前記領域アドレス設定手段からの状態設定信号を転
送することにより、前記特定モジュールと接続するバス
を介して前記特定モジュールを前記半導体集積回路に割
り当てられた全てのアドレス領域にアクセス可能とする
制御手段と、を備えることを特徴とする内部バス試験装
置。
【００５３】（付記２）内部バス制御回路と複数のモジ
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュール全てに対応する前記
内部バス制御回路の各領域セレクタに、前記領域アドレ
ス設定手段からのアドレス情報を転送することにより、
前記複数のモジュールと接続する前記複数のバスを介し
て前記複数のモジュールを前記半導体集積回路に割り当
てられた全てのアドレス領域に同時にアクセス可能とす
る制御手段と、を備えることを特徴とする内部バス試験
装置。
ュールとを複数のバスにより接続して構成される半導体
集積回路の内部バス試験装置において、内部バス試験の
開始信号に応じて、前記内部バス制御回路を、任意のア
ドレス領域を示すアドレス情報が設定可能な状態に設定
する領域アドレス設定手段と、前記内部バス試験が開始
されるとき、前記複数のモジュール全てに対応する前記
内部バス制御回路の各領域セレクタに、前記領域アドレ
ス設定手段からのアドレス情報を転送することにより、
前記複数のモジュールと接続する前記複数のバスを介し
て前記複数のモジュールを前記半導体集積回路に割り当
てられた全てのアドレス領域に同時にアクセス可能とす
る制御手段と、を備えることを特徴とする内部バス試験
装置。
【００５４】（付記３）前記内部バス試験装置はさら
に、前記内部バス試験の開始信号を生成する試験開始手
段を備え、該試験開始手段が、外部端子の設定状態に応
じて、前記開始信号を前記領域アドレス設定手段に出力
することを特徴とする付記１または２記載の内部バス試
験装置。
に、前記内部バス試験の開始信号を生成する試験開始手
段を備え、該試験開始手段が、外部端子の設定状態に応
じて、前記開始信号を前記領域アドレス設定手段に出力
することを特徴とする付記１または２記載の内部バス試
験装置。
【００５５】（付記４）前記内部バス試験装置はさら
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタを備え、かつ、
前記制御手段は、該レジスタに保持されたデータを前記
内部バス試験の検証結果として出力することを特徴とす
る付記１記載の内部バス試験装置。
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタを備え、かつ、
前記制御手段は、該レジスタに保持されたデータを前記
内部バス試験の検証結果として出力することを特徴とす
る付記１記載の内部バス試験装置。
【００５６】（付記５）前記内部バス試験装置はさら
に、前記複数のモジュールと接続する前記複数のバスの
各々に、送出されたデータを一時的に保持するレジスタ
を備え、かつ、前記制御手段は、各レジスタに保持され
たデータを前記内部バス試験の検証結果として出力する
ことを特徴とする付記２記載の内部バス試験装置。
に、前記複数のモジュールと接続する前記複数のバスの
各々に、送出されたデータを一時的に保持するレジスタ
を備え、かつ、前記制御手段は、各レジスタに保持され
たデータを前記内部バス試験の検証結果として出力する
ことを特徴とする付記２記載の内部バス試験装置。
【００５７】（付記６）内部バス制御回路と複数のモジ
ュールとを複数のバスにより接続して構成される半導体
集積回路であって、該内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段を有する半導体集積回路の内部
バス試験方法において、前記領域アドレス設定手段に出
力される内部バス試験の開始信号がオン状態に設定され
たことを検出する工程と、前記内部バス試験が開始され
るとき、前記複数のモジュールの内の特定のモジュール
に係る前記内部バス制御回路の状態を通常状態から内部
バス試験状態に遷移させる信号を前記領域アドレス設定
手段に設定する工程と、前記特定のモジュールに対応す
る前記内部バス制御回路の領域セレクタに、前記領域ア
ドレス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程と、を含む
ことを特徴とする内部バス試験方法。
ュールとを複数のバスにより接続して構成される半導体
集積回路であって、該内部バス制御回路を、任意のアド
レス領域を示すアドレス情報が設定可能な状態に設定す
る領域アドレス設定手段を有する半導体集積回路の内部
バス試験方法において、前記領域アドレス設定手段に出
力される内部バス試験の開始信号がオン状態に設定され
たことを検出する工程と、前記内部バス試験が開始され
るとき、前記複数のモジュールの内の特定のモジュール
に係る前記内部バス制御回路の状態を通常状態から内部
バス試験状態に遷移させる信号を前記領域アドレス設定
手段に設定する工程と、前記特定のモジュールに対応す
る前記内部バス制御回路の領域セレクタに、前記領域ア
ドレス設定手段からの状態設定信号を転送することによ
り、前記特定モジュールと接続するバスを介して前記特
定モジュールを前記半導体集積回路に割り当てられた全
てのアドレス領域にアクセス可能とする工程と、前記内
部バス試験を終了する前に、前記内部バス制御回路の状
態を前記内部バス試験状態から前記通常状態に戻す信号
を前記領域アドレス設定手段に設定する工程と、を含む
ことを特徴とする内部バス試験方法。
【００５８】（付記７）前記内部バス試験方法はさら
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記６記
載の内部バス試験方法。
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記６記
載の内部バス試験方法。
【００５９】（付記８）前記内部バス試験方法はさら
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタに保持されたデ
ータを前記内部バス試験の検証結果として出力する工程
を含むことを特徴とする付記６記載の内部バス試験方
法。 （付記９）内部バス制御回路と複数のモジュールとを複
数のバスにより接続して構成される半導体集積回路であ
って、該内部バス制御回路を、任意のアドレス領域を示
すアドレス情報が設定可能な状態に設定する領域アドレ
ス設定手段を有する半導体集積回路の内部バス試験方法
において、前記領域アドレス設定手段に出力される内部
バス試験の開始信号がオン状態に設定されたことを検出
する工程と、前記内部バス試験が開始されるとき、前記
複数のモジュール全てに係る前記内部バス制御回路の状
態を通常状態から内部バス試験状態に遷移させる信号を
前記領域アドレス設定手段に設定する工程と、前記複数
のモジュールに対応する前記内部バス制御回路の各領域
セレクタに、前記領域アドレス設定手段からの状態設定
信号を転送することにより、前記複数のモジュールと接
続する前記複数のバスを介して前記複数のモジュールを
前記半導体集積回路に割り当てられた全てのアドレス領
域にアクセス可能とする工程と、前記内部バス試験を終
了する前に、前記内部バス制御回路の状態を前記内部バ
ス試験状態から前記通常状態に戻す信号を前記領域アド
レス設定手段に設定する工程と、を含むことを特徴とす
る内部バス試験方法。
に、前記特定のモジュールと接続する前記バスに送出さ
れたデータを一時的に保持するレジスタに保持されたデ
ータを前記内部バス試験の検証結果として出力する工程
を含むことを特徴とする付記６記載の内部バス試験方
法。 （付記９）内部バス制御回路と複数のモジュールとを複
数のバスにより接続して構成される半導体集積回路であ
って、該内部バス制御回路を、任意のアドレス領域を示
すアドレス情報が設定可能な状態に設定する領域アドレ
ス設定手段を有する半導体集積回路の内部バス試験方法
において、前記領域アドレス設定手段に出力される内部
バス試験の開始信号がオン状態に設定されたことを検出
する工程と、前記内部バス試験が開始されるとき、前記
複数のモジュール全てに係る前記内部バス制御回路の状
態を通常状態から内部バス試験状態に遷移させる信号を
前記領域アドレス設定手段に設定する工程と、前記複数
のモジュールに対応する前記内部バス制御回路の各領域
セレクタに、前記領域アドレス設定手段からの状態設定
信号を転送することにより、前記複数のモジュールと接
続する前記複数のバスを介して前記複数のモジュールを
前記半導体集積回路に割り当てられた全てのアドレス領
域にアクセス可能とする工程と、前記内部バス試験を終
了する前に、前記内部バス制御回路の状態を前記内部バ
ス試験状態から前記通常状態に戻す信号を前記領域アド
レス設定手段に設定する工程と、を含むことを特徴とす
る内部バス試験方法。
【００６０】（付記１０）前記内部バス試験方法はさら
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記９記
載の内部バス試験方法。
に、前記半導体集積回路の外部端子の設定状態に応じ
て、前記内部バス試験の開始信号を前記領域アドレス設
定手段に出力する工程を含むことを特徴とする付記９記
載の内部バス試験方法。
【００６１】（付記１１）前記内部バス試験方法はさら
に、前記複数のモジュールと接続する前記複数のバスの
各々に送出されたデータを一時的に保持するレジスタに
保持されたデータを前記内部バス試験の検証結果として
出力する工程を含むことを特徴とする付記９記載の内部
バス試験方法。
に、前記複数のモジュールと接続する前記複数のバスの
各々に送出されたデータを一時的に保持するレジスタに
保持されたデータを前記内部バス試験の検証結果として
出力する工程を含むことを特徴とする付記９記載の内部
バス試験方法。
【００６２】（付記１２）前記制御手段は、前記領域セ
レクタに接続するバスセレクタと、前記領域アドレス設
定手段に接続するステートマシンとを有することを特徴
とする付記１又は２記載の内部バス試験装置。
レクタに接続するバスセレクタと、前記領域アドレス設
定手段に接続するステートマシンとを有することを特徴
とする付記１又は２記載の内部バス試験装置。
【発明の効果】上述したように、本発明の内部バス試験
装置及び方法によれば、ユーザ使用時の通常動作ではア
クセスできないアドレス領域の指定が簡単に実現でき、
すべての内部バスのうち選択されたバスの通常アクセス
できないアドレスも検証可能となり、効果的な内部バス
試験が実現可能である。従って、ユーザは実際に使用す
るＣＰＵ命令動作で内部バス試験を行うことができ、複
雑な回路を設けることなく、容易に半導体集積回路の故
障検出率を向上することができる。
装置及び方法によれば、ユーザ使用時の通常動作ではア
クセスできないアドレス領域の指定が簡単に実現でき、
すべての内部バスのうち選択されたバスの通常アクセス
できないアドレスも検証可能となり、効果的な内部バス
試験が実現可能である。従って、ユーザは実際に使用す
るＣＰＵ命令動作で内部バス試験を行うことができ、複
雑な回路を設けることなく、容易に半導体集積回路の故
障検出率を向上することができる。
【図１】従来の半導体集積回路の内部バス試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例に係る内部バス試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図２に示した内部バス制御回路の動作を説明す
るための図である。
るための図である。
【図４】図２に示した内部バス制御回路の構成を示すブ
ロック図である。
ロック図である。
【図５】図４に示した内部バス制御回路の領域セレクタ
の一例を示す図である。
の一例を示す図である。
【図６】図４に示した内部バス制御回路のバス制御部の
一例を示す図である。
一例を示す図である。
【図７】図４に示した内部バス制御回路のバスセレクタ
の一例を示す図である。
の一例を示す図である。
【図８】内部バス試験時における内部バス試験装置の制
御信号の状態を説明するためのタイミング図である。
御信号の状態を説明するためのタイミング図である。
【図９】本発明の一実施例に係る内部バス試験方法を説
明するためのフロー図である。
明するためのフロー図である。
【図１０】マイクロコントローラで使用されるメモリマ
ップの一例を示す図である。
ップの一例を示す図である。
１ ＣＰＵ
２ 内部バス制御回路
３ ＤＭＡコントローラ
４ 内蔵メモリ
５ 外部バスインターフェース
６ 命令バス（Ｉ−ＢＵＳ）
７ データバス（Ｄ−ＢＵＳ）
８ 内蔵メモリ専用バス（Ｆ−ＢＵＳ）
９ 外部バス（Ｘ−ＢＵＳ）
１０ ＤＭＡバス（Ｍ−ＢＵＳ）
１１ ポート
１２ キューレジスタ
１３ 命令用メモリ
２０ コントロールモジュール
２１ エリア制御レジスタ（ＡＲＣＲ）
２２ ステートマシン
２４ バスセレクタ
３０ Ｍ−ＢＵＳ制御部
３２ 入力制御部
３６ 領域セレクタ
４０ Ｆ−ＢＵＳ制御部
４２ 出力制御部
５０ Ｘ−ＢＵＳ制御部
５１ ＭＯＤＲレジスタ
５２ 入出力制御部
５６ 領域セレクタ
６０ Ｉ−ＢＵＳ制御部
６２ 入出力制御部
６６ 領域セレクタ
７０ Ｄ−ＢＵＳ制御部
７２ 入出力制御部
７６ 領域セレクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年４月１９日（２００２．４．１
９）
９）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図１０】
【図４】
【図６】
【図７】
【図９】
【図８】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 北川 宏二
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B048 AA06 DD08 EE06 FF04
5B083 AA05 BB06 DD10 EE11
Claims (8)
- 【請求項１】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
の内部バス試験装置において、 内部バス試験の開始信号に応じて、前記内部バス制御回
路を、任意のアドレス領域を示すアドレス情報が設定可
能な状態に設定する領域アドレス設定手段と、前記内部
バス試験が開始されるとき、前記複数のモジュールの内
の特定のモジュールに対応する前記内部バス制御回路の
領域セレクタに、前記領域アドレス設定手段からの状態
設定信号を転送することにより、前記特定モジュールと
接続するバスを介して前記特定モジュールを前記半導体
集積回路に割り当てられた全てのアドレス領域にアクセ
ス可能とする制御手段と、 を備えることを特徴とする内部バス試験装置。 - 【請求項２】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
の内部バス試験装置において、 内部バス試験の開始信号に応じて、前記内部バス制御回
路を、任意のアドレス領域を示すアドレス情報が設定可
能な状態に設定する領域アドレス設定手段と、 前記内部バス試験が開始されるとき、前記複数のモジュ
ール全てに対応する前記内部バス制御回路の各領域セレ
クタに、前記領域アドレス設定手段からのアドレス情報
を転送することにより、前記複数のモジュールと接続す
る前記複数のバスを介して前記複数のモジュールを前記
半導体集積回路に割り当てられた全てのアドレス領域に
同時にアクセス可能とする制御手段と、 を備えることを特徴とする内部バス試験装置。 - 【請求項３】 前記内部バス試験装置はさらに、前記内
部バス試験の開始信号を生成する試験開始手段を備え、
該試験開始手段が、外部端子の設定状態に応じて、前記
開始信号を前記領域アドレス設定手段に出力することを
特徴とする請求項１または２記載の内部バス試験装置。 - 【請求項４】 前記内部バス試験装置はさらに、前記特
定のモジュールと接続する前記バスに送出されたデータ
を一時的に保持するレジスタを備え、かつ、前記制御手
段は、該レジスタに保持されたデータを前記内部バス試
験の検証結果として出力することを特徴とする請求項１
記載の内部バス試験装置。 - 【請求項５】 前記内部バス試験装置はさらに、前記複
数のモジュールと接続する前記複数のバスの各々に、送
出されたデータを一時的に保持するレジスタを備え、か
つ、前記制御手段は、各レジスタに保持されたデータを
前記内部バス試験の検証結果として出力することを特徴
とする請求項２記載の内部バス試験装置。 - 【請求項６】 内部バス制御回路と複数のモジュールと
を複数のバスにより接続して構成される半導体集積回路
であって、該内部バス制御回路を、任意のアドレス領域
を示すアドレス情報が設定可能な状態に設定する領域ア
ドレス設定手段を有する半導体集積回路の内部バス試験
方法において、 前記領域アドレス設定手段に出力される内部バス試験の
開始信号がオン状態に設定されたことを検出する工程
と、 前記内部バス試験が開始されるとき、前記複数のモジュ
ールの内の特定のモジュールに係る前記内部バス制御回
路の状態を通常状態から内部バス試験状態に遷移させる
信号を前記領域アドレス設定手段に設定する工程と、 前記特定のモジュールに対応する前記内部バス制御回路
の領域セレクタに、前記領域アドレス設定手段からの状
態設定信号を転送することにより、前記特定モジュール
と接続するバスを介して前記特定モジュールを前記半導
体集積回路に割り当てられた全てのアドレス領域にアク
セス可能とする工程と、 前記内部バス試験を終了する前に、前記内部バス制御回
路の状態を前記内部バス試験状態から前記通常状態に戻
す信号を前記領域アドレス設定手段に設定する工程と、 を含むことを特徴とする内部バス試験方法。 - 【請求項７】 前記内部バス試験方法はさらに、前記半
導体集積回路の外部端子の設定状態に応じて、前記内部
バス試験の開始信号を前記領域アドレス設定手段に出力
する工程を含むことを特徴とする請求項６記載の内部バ
ス試験方法。 - 【請求項８】 前記内部バス試験方法はさらに、前記特
定のモジュールと接続する前記バスに送出されたデータ
を一時的に保持するレジスタに保持されたデータを前記
内部バス試験の検証結果として出力する工程を含むこと
を特徴とする請求項６記載の内部バス試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079242A JP4116805B2 (ja) | 2002-03-20 | 2002-03-20 | 内部バス試験装置及び内部バス試験方法 |
| US10/385,527 US7028237B2 (en) | 2002-03-20 | 2003-03-12 | Internal bus testing device and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079242A JP4116805B2 (ja) | 2002-03-20 | 2002-03-20 | 内部バス試験装置及び内部バス試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003280998A true JP2003280998A (ja) | 2003-10-03 |
| JP4116805B2 JP4116805B2 (ja) | 2008-07-09 |
Family
ID=29228789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079242A Expired - Fee Related JP4116805B2 (ja) | 2002-03-20 | 2002-03-20 | 内部バス試験装置及び内部バス試験方法 |
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| Country | Link |
|---|---|
| US (1) | US7028237B2 (ja) |
| JP (1) | JP4116805B2 (ja) |
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|---|---|---|---|---|
| JP2006208378A (ja) * | 2005-01-24 | 2006-08-10 | Hewlett-Packard Development Co Lp | バス検査のためのオンチップ回路 |
| JP5252074B2 (ja) * | 2009-03-10 | 2013-07-31 | 富士通株式会社 | 送受信装置、データの送受信方法 |
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| TWI631468B (zh) * | 2017-11-07 | 2018-08-01 | 和碩聯合科技股份有限公司 | 網路橋接裝置、匯流排測試之方法及其系統 |
| US10664372B2 (en) * | 2018-03-12 | 2020-05-26 | Hamilton Sundstrand Corporation | Data bus and testing system utilizing bus-hold feature |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03180936A (ja) * | 1989-12-08 | 1991-08-06 | Matsushita Electric Ind Co Ltd | 内部バスのテスト回路 |
| KR0149891B1 (ko) * | 1994-12-22 | 1999-05-15 | 윤종용 | 버스상태분석기 및 그 내부버스시험방법 |
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| JPH11203161A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6324663B1 (en) * | 1998-10-22 | 2001-11-27 | Vlsi Technology, Inc. | System and method to test internal PCI agents |
| US6546507B1 (en) * | 1999-08-31 | 2003-04-08 | Sun Microsystems, Inc. | Method and apparatus for operational envelope testing of busses to identify halt limits |
-
2002
- 2002-03-20 JP JP2002079242A patent/JP4116805B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-12 US US10/385,527 patent/US7028237B2/en active Active
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| JP5252074B2 (ja) * | 2009-03-10 | 2013-07-31 | 富士通株式会社 | 送受信装置、データの送受信方法 |
| US8607103B2 (en) | 2009-03-10 | 2013-12-10 | Fujitsu Limited | Transmission/reception device, transmission device, reception device, and data transmission/reception method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4116805B2 (ja) | 2008-07-09 |
| US7028237B2 (en) | 2006-04-11 |
| US20040078672A1 (en) | 2004-04-22 |
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