JPH03180936A - 内部バスのテスト回路 - Google Patents
内部バスのテスト回路Info
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- JPH03180936A JPH03180936A JP1319856A JP31985689A JPH03180936A JP H03180936 A JPH03180936 A JP H03180936A JP 1319856 A JP1319856 A JP 1319856A JP 31985689 A JP31985689 A JP 31985689A JP H03180936 A JPH03180936 A JP H03180936A
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- 238000012360 testing method Methods 0.000 title claims abstract description 54
- 238000012544 monitoring process Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、内部バスを有する半導体集積回路装置のテス
ト回路に関するものである。
ト回路に関するものである。
従来の技術
内部バスを有する半導体集積回路装置は、チップ内部が
通常いくつかの機能モジュールから構成され、それぞれ
の機能モジュールは、アドレスバスやデータバス等の内
部バスにより接続されている。このような半導体集積回
路装置をテストする場合、外部ピンからテストパターン
の印加を行ない、チップ全体の動作や各機能モジュール
ごとの動作の確認を行なう。
通常いくつかの機能モジュールから構成され、それぞれ
の機能モジュールは、アドレスバスやデータバス等の内
部バスにより接続されている。このような半導体集積回
路装置をテストする場合、外部ピンからテストパターン
の印加を行ない、チップ全体の動作や各機能モジュール
ごとの動作の確認を行なう。
第４図は、内部バスにより機能モジュール間が接続され
たテスト回路を有する従来の半導体集積回路装置構成を
示す。内部バス４により接続された各機能モジュール１
．２．３は、それぞれテスト回路５，６．７を有し、内
部バス４は内部バステスト回路８およびテスト用外部パ
ッド９を有している。内部バステスト回路８は、内部バ
ス４に対しデータのＲＥＡＤ／ＷＲＩＴＥを行なうため
の回路を有し、内部バス４の状態のモニタやバスライン
のショート／オープン等のチエツクを行なう。１０は機
能モジュール３に接続された外部パッドである。
たテスト回路を有する従来の半導体集積回路装置構成を
示す。内部バス４により接続された各機能モジュール１
．２．３は、それぞれテスト回路５，６．７を有し、内
部バス４は内部バステスト回路８およびテスト用外部パ
ッド９を有している。内部バステスト回路８は、内部バ
ス４に対しデータのＲＥＡＤ／ＷＲＩＴＥを行なうため
の回路を有し、内部バス４の状態のモニタやバスライン
のショート／オープン等のチエツクを行なう。１０は機
能モジュール３に接続された外部パッドである。
このように、従来の半導体集積回路装置においても、専
用のテスト回路を設けることにより内部バスの故障をテ
ストすることができる。
用のテスト回路を設けることにより内部バスの故障をテ
ストすることができる。
発明が解決しようとする課題
しかしながら、チップ内部の複数の機能モジュールの一
部に故障があったり、内部バスの数ラインに故障が発生
している場合、従来においてもその動作の機能確認を外
部ピンから行なうことは非常に困難であった。特に、各
機能モジュール間を接続している内部バスに故障があっ
た場合、機能モジュールの故障とそのバス自体の故障と
の切り分けをさらに難しいものにしていた。また、内部
バスのためにテスト回路を設けるよりも各機能モジュー
ルへのテスト回路が優先され、テストの目的が各機能モ
ジュールの動作の確認が主であり、内部バスへテスト回
路を設置することによるチップ面積の増大や、バスに回
路が付随することによるバスの伝搬遅延への影響が考え
られる。また、内部バスにテスト回路を設けることによ
る構造の複雑化および規模の拡大化により、テスト回路
自体に故障が発生する恐れがあった。
部に故障があったり、内部バスの数ラインに故障が発生
している場合、従来においてもその動作の機能確認を外
部ピンから行なうことは非常に困難であった。特に、各
機能モジュール間を接続している内部バスに故障があっ
た場合、機能モジュールの故障とそのバス自体の故障と
の切り分けをさらに難しいものにしていた。また、内部
バスのためにテスト回路を設けるよりも各機能モジュー
ルへのテスト回路が優先され、テストの目的が各機能モ
ジュールの動作の確認が主であり、内部バスへテスト回
路を設置することによるチップ面積の増大や、バスに回
路が付随することによるバスの伝搬遅延への影響が考え
られる。また、内部バスにテスト回路を設けることによ
る構造の複雑化および規模の拡大化により、テスト回路
自体に故障が発生する恐れがあった。
このように従来においては、内部バスの故障をテストす
るためには、テスト回路として専用の回路を設ける必要
があり、データの書き込みや読み出し等のため回路とし
てかなりゲート面積を有することになる。また、チエツ
クするバスのビット数によりその数だけテスト用の外部
パッドが必要となりそれだけピン数の増大につながる。
るためには、テスト回路として専用の回路を設ける必要
があり、データの書き込みや読み出し等のため回路とし
てかなりゲート面積を有することになる。また、チエツ
クするバスのビット数によりその数だけテスト用の外部
パッドが必要となりそれだけピン数の増大につながる。
さらに、内部バスのテストのためにテスト回路を設ける
よりも各機能モジュールのテスト回路が優先される場合
が多く、バスのテスト回路によるチップ面積の増大やス
キャンバス回路等のテスト回路にそのデータを一旦取り
込む方法では、そのことによりバス状態を直接リアルタ
イムに観測することが困難であった。
よりも各機能モジュールのテスト回路が優先される場合
が多く、バスのテスト回路によるチップ面積の増大やス
キャンバス回路等のテスト回路にそのデータを一旦取り
込む方法では、そのことによりバス状態を直接リアルタ
イムに観測することが困難であった。
本発明は、このような従来の問題点に鑑み、構造が簡単
で小規模な回路により内部バスの故障を容易に検出可能
な半導体集積回路装置の内部バスのテスト回路を提供す
ることを目的とする。
で小規模な回路により内部バスの故障を容易に検出可能
な半導体集積回路装置の内部バスのテスト回路を提供す
ることを目的とする。
課題を解決するための手段
本発明は、上記目的を達成するために、テストモードに
おいて複数の機能モジュールの内部バスに接続される信
号線の少なくともその内部バスに対する出力線を電気的
に断続可能なスイッチ回路と、内部バスの信号線の電位
レベルの値を任意に°“Ｏ“°（ロウレベル）または“
１゛°（ハイレベル）に設定可能なバスデータ設定回路
とを備えている。
おいて複数の機能モジュールの内部バスに接続される信
号線の少なくともその内部バスに対する出力線を電気的
に断続可能なスイッチ回路と、内部バスの信号線の電位
レベルの値を任意に°“Ｏ“°（ロウレベル）または“
１゛°（ハイレベル）に設定可能なバスデータ設定回路
とを備えている。
本発明はまた、内部バスの電位状態をリアルタイムにモ
ニタ可能にするバイパス用バスラインと、前記バイパス
用バスラインを用いて外部パッドへ直接出力可能とする
スイッチ回路を有するバイパス回路とを備えている。
ニタ可能にするバイパス用バスラインと、前記バイパス
用バスラインを用いて外部パッドへ直接出力可能とする
スイッチ回路を有するバイパス回路とを備えている。
作用
内部バスを有する半導体集積回路装置において、テスト
モードを用いて内部バスの信号線の電位レベルの値を′
Ｏ°“（ロウレベル）または“′１“（ハイレベル）に
容易に設定することが可能な回路により、その内部バス
ラインの各ライン間のショートやオープン状態をチエツ
クをすることが容易にできる。また、各機能モジュール
の出力を電気的に断続可能なスイッチ回路により、任意
のデータを内部バスに対して書き込み読み出しを可能に
する。さらに、内部バスの状態を直接且つリアルタイム
にモニタし、外部パッドへ直接出力することが可能なバ
イパス回路により、内部バスと外部パッドとの間に介在
する機能モジュールの故障の有無に関係なく直接動作確
認を可能にする。
モードを用いて内部バスの信号線の電位レベルの値を′
Ｏ°“（ロウレベル）または“′１“（ハイレベル）に
容易に設定することが可能な回路により、その内部バス
ラインの各ライン間のショートやオープン状態をチエツ
クをすることが容易にできる。また、各機能モジュール
の出力を電気的に断続可能なスイッチ回路により、任意
のデータを内部バスに対して書き込み読み出しを可能に
する。さらに、内部バスの状態を直接且つリアルタイム
にモニタし、外部パッドへ直接出力することが可能なバ
イパス回路により、内部バスと外部パッドとの間に介在
する機能モジュールの故障の有無に関係なく直接動作確
認を可能にする。
実施例
第１図は、本発明の第１の実施例を示す半導体集積回路
装置における内部バスのテスト回路の構成を示す概略ブ
ロック図である。内部バス１４により接続されている機
能モジュール１１．１２１３には、テストモードにおい
てそのバス１４との電気的な接続を断続するスイッチ回
路１５，１６．１７．１８が接続されている。またこの
バス１４には、そのバスラインの各ビットごとに“Ｏｏ
“（ロウレベル）または“’ １ ” （ハイレベル）
の値を設定することができるバスデータ設定回路１９が
接続されている。さらに、スイッチ回路１７．１８の両
側にバイパス回路２０．２１を設けて両者をバイパス用
バスライン２２により接続するとともに、バイパス回路
２１に外部パッド２３を接続している。このバイパス用
のバスライン２２により機能モジュール１３の動作に無
関係に内部バス１４の状態のモニタが可能となる。なお
、バイパス回路２０．２１内には線路切り換えのための
スイッチ回路が設けられている。
装置における内部バスのテスト回路の構成を示す概略ブ
ロック図である。内部バス１４により接続されている機
能モジュール１１．１２１３には、テストモードにおい
てそのバス１４との電気的な接続を断続するスイッチ回
路１５，１６．１７．１８が接続されている。またこの
バス１４には、そのバスラインの各ビットごとに“Ｏｏ
“（ロウレベル）または“’ １ ” （ハイレベル）
の値を設定することができるバスデータ設定回路１９が
接続されている。さらに、スイッチ回路１７．１８の両
側にバイパス回路２０．２１を設けて両者をバイパス用
バスライン２２により接続するとともに、バイパス回路
２１に外部パッド２３を接続している。このバイパス用
のバスライン２２により機能モジュール１３の動作に無
関係に内部バス１４の状態のモニタが可能となる。なお
、バイパス回路２０．２１内には線路切り換えのための
スイッチ回路が設けられている。
次に上記実施例の動作について説明する。第１図におい
て、バスデータ設定回路１９により内部バス１４の各ビ
ットに対しデータ“′Ｏ°“または゛。
て、バスデータ設定回路１９により内部バス１４の各ビ
ットに対しデータ“′Ｏ°“または゛。
１°′を書き込むことにより、例えば隣合うビット同士
に対し反対のデータを設定することにより、隣合うビッ
ト同士がショートしていれば、それに伴う電流増加によ
りその故障の検証が可能となる。また、内部バス１４の
あるビットが断線していれば、書き込みデータに依存せ
ずバイパス回路２０．２１およびバイパス用バスライン
２３を用いて読み出すことにより、内部バス１４自体の
故障の確認が可能となる。
に対し反対のデータを設定することにより、隣合うビッ
ト同士がショートしていれば、それに伴う電流増加によ
りその故障の検証が可能となる。また、内部バス１４の
あるビットが断線していれば、書き込みデータに依存せ
ずバイパス回路２０．２１およびバイパス用バスライン
２３を用いて読み出すことにより、内部バス１４自体の
故障の確認が可能となる。
上記実施例においてはまた、バイパス回路２０．２１お
よびバイパス用バスライン２２を用いることにより外部
パッド２３と内部バス１４との間に存在する機能モジュ
ール１３の故障の有無に関係なく、バス１４の動作状態
が直接リアルタイムに外部パッド２３からモニタ可能で
ある。また、バイパス回路２０．２１に接続された外部
パッド２３は、本来のチップで必要とする外部パッドで
兼用するため、テスト回路によるピンの増加を大幅に抑
えることができる。
よびバイパス用バスライン２２を用いることにより外部
パッド２３と内部バス１４との間に存在する機能モジュ
ール１３の故障の有無に関係なく、バス１４の動作状態
が直接リアルタイムに外部パッド２３からモニタ可能で
ある。また、バイパス回路２０．２１に接続された外部
パッド２３は、本来のチップで必要とする外部パッドで
兼用するため、テスト回路によるピンの増加を大幅に抑
えることができる。
このバイパス用バスライン２２を用いた内部ノくス１４
の直接モニタは、以下に示す第２の実施例のように、バ
イパス回路２０．２１およびスイッチ回路１５〜１８の
制御により容易にかつ簡単な回路で実現することができ
、バス１４の動作状態や任意の機能モジュールに対する
その入出力状態のチエツクが可能となる。
の直接モニタは、以下に示す第２の実施例のように、バ
イパス回路２０．２１およびスイッチ回路１５〜１８の
制御により容易にかつ簡単な回路で実現することができ
、バス１４の動作状態や任意の機能モジュールに対する
その入出力状態のチエツクが可能となる。
第２図は、このようなテストを行なうための本発明第２
の実施例における内部バスのテストモードの種類とその
チエツクの内容および各機能モジュールの人出力のスイ
ッチ回路１５〜１８、ノくイパス回路２０．２１、バス
データ設定回路１つの回路動作状態を説明する図である
。第２図に示すように、テストモードにおける各モード
の設定は、テスト信号１，２により行なう。テスト信号
１．２が、°１“°、ＩＩ Ｉ ＩＩのときバス状態の
モニタモードで、テスト回路として設けたスイ・ソチ、
バイパス、バスデータ設定回路のうちこのモードではバ
スデータ設定回路のみＯＦＦ状態である。
の実施例における内部バスのテストモードの種類とその
チエツクの内容および各機能モジュールの人出力のスイ
ッチ回路１５〜１８、ノくイパス回路２０．２１、バス
データ設定回路１つの回路動作状態を説明する図である
。第２図に示すように、テストモードにおける各モード
の設定は、テスト信号１，２により行なう。テスト信号
１．２が、°１“°、ＩＩ Ｉ ＩＩのときバス状態の
モニタモードで、テスト回路として設けたスイ・ソチ、
バイパス、バスデータ設定回路のうちこのモードではバ
スデータ設定回路のみＯＦＦ状態である。
同様にテスト信号１，２が、°“○“、“１′°のバス
ラインショートチエツクモード、“１“°′°Ｏ“のバ
スラインオープンチエツクモート、°“０“Ｏｏ”のノ
ーマル動作モードにおける各テスト回路の○Ｎ／○ＦＦ
状態を示している。
ラインショートチエツクモード、“１“°′°Ｏ“のバ
スラインオープンチエツクモート、°“０“Ｏｏ”のノ
ーマル動作モードにおける各テスト回路の○Ｎ／○ＦＦ
状態を示している。
第３図は、このようなテストを行なうための本発明の第
２の実施例における内部バスのテスト回路の構成を示し
ており、第１図に示す実施例と同じ要素には同じ符号を
付しである。すなわち、１１ １２．１３は複数の機能
モジュール、１４は内部バス、１５，１６，１７．１８
は各機能モジュール１１〜１３の入出力を断続するスイ
ッチ回路、１９はバスデータ設定回路、２０．２１はバ
イパス回路、２２はバイパス用バスライン、２３は外部
パッドである。なお、バイパス回路２０．２１には、内
部バス１４の電位状態を外部パッド２３へ直接出力可能
にする線路切替えのためのスイッチ回路２４．２５が内
蔵されている。
２の実施例における内部バスのテスト回路の構成を示し
ており、第１図に示す実施例と同じ要素には同じ符号を
付しである。すなわち、１１ １２．１３は複数の機能
モジュール、１４は内部バス、１５，１６，１７．１８
は各機能モジュール１１〜１３の入出力を断続するスイ
ッチ回路、１９はバスデータ設定回路、２０．２１はバ
イパス回路、２２はバイパス用バスライン、２３は外部
パッドである。なお、バイパス回路２０．２１には、内
部バス１４の電位状態を外部パッド２３へ直接出力可能
にする線路切替えのためのスイッチ回路２４．２５が内
蔵されている。
次に上記実施例の動作を第２図を参照しながら説明する
。まず、バス状態モニタモードにおいて０ は、第３図で示すように各機能モジュール１１〜１３の
入出力部に設けられたスイッチ回路１５〜１８のうち、
スイッチ回路１５．１６がＯＮ状態で１７．１８がＯＦ
Ｆ状態となっている。また、バイパス回路２０．２１は
ＯＮ状態でありバイパス用バスライン２２を通して内部
バス１４の状態が直接且つリアルタイムにモニタ可能と
なる。この状態でスイッチ回路１５．１６が任意に０Ｎ
１０ＦＦ可能とする回路を追加し、任意の機能モジュー
ルの人出力を０Ｎ１０ＦＦにする構成も可能であること
はもちろんである。
。まず、バス状態モニタモードにおいて０ は、第３図で示すように各機能モジュール１１〜１３の
入出力部に設けられたスイッチ回路１５〜１８のうち、
スイッチ回路１５．１６がＯＮ状態で１７．１８がＯＦ
Ｆ状態となっている。また、バイパス回路２０．２１は
ＯＮ状態でありバイパス用バスライン２２を通して内部
バス１４の状態が直接且つリアルタイムにモニタ可能と
なる。この状態でスイッチ回路１５．１６が任意に０Ｎ
１０ＦＦ可能とする回路を追加し、任意の機能モジュー
ルの人出力を０Ｎ１０ＦＦにする構成も可能であること
はもちろんである。
次に、バスラインショートチエツクモードにおいては、
スイッチ回路１５，１６，１７．１８およびバイパス回
路２０．２１がＯＦＦ状態、バスデータ設定回路１９が
ＯＮ状態である。このバスデータ設定回路１９により内
部バス１４のデータを“Ｏ°″または′°１゛に設定す
ることにより、もしバスライン間にショートがあった場
合、例えば隣合うビットで“’ １ ” ” Ｏ”の
データ間ショートがあると、そのショートによる静的な
電源電流１ が流れる。これによって、内部バス１４のショートによ
る故障の検出が可能である。また、バイパス回路２０．
２１の機能を追加すればショート状態での外部データ読
み出しも可能となることは言うまでもない。
スイッチ回路１５，１６，１７．１８およびバイパス回
路２０．２１がＯＦＦ状態、バスデータ設定回路１９が
ＯＮ状態である。このバスデータ設定回路１９により内
部バス１４のデータを“Ｏ°″または′°１゛に設定す
ることにより、もしバスライン間にショートがあった場
合、例えば隣合うビットで“’ １ ” ” Ｏ”の
データ間ショートがあると、そのショートによる静的な
電源電流１ が流れる。これによって、内部バス１４のショートによ
る故障の検出が可能である。また、バイパス回路２０．
２１の機能を追加すればショート状態での外部データ読
み出しも可能となることは言うまでもない。
次に、バスラインオープンチエツクモードにおいては、
スイッチ回路１５．１６．１７．１８がＯＦＦ状態、バ
イパス回路２０．２１およびバスデータ設定回路１９が
ＯＮ状態である。もし内部バス１４に故障があり、一部
オープン（断線）状態が発生している場合、このモード
によりオープンのチエツクが可能となる。バスデータ設
定回路１９によりバスに書き込まれたデータがバイパス
用バスライン２２により出力されるが、バスラインがオ
ープン状態ではその書き込みデータに依存せずに変化し
ない状態が発生する。このことによりその故障の検出が
可能となる。このモードにおいて各機能モジュール１１
〜１３の動作に依存せず内部バス１４白体のオープンの
テストが可能となる。
スイッチ回路１５．１６．１７．１８がＯＦＦ状態、バ
イパス回路２０．２１およびバスデータ設定回路１９が
ＯＮ状態である。もし内部バス１４に故障があり、一部
オープン（断線）状態が発生している場合、このモード
によりオープンのチエツクが可能となる。バスデータ設
定回路１９によりバスに書き込まれたデータがバイパス
用バスライン２２により出力されるが、バスラインがオ
ープン状態ではその書き込みデータに依存せずに変化し
ない状態が発生する。このことによりその故障の検出が
可能となる。このモードにおいて各機能モジュール１１
〜１３の動作に依存せず内部バス１４白体のオープンの
テストが可能となる。
１ つ
最後のＮＯＲＭＡ Ｌ （ノーマル）モードにおいては
、半導体集積回路装置の各機能モジュール１１〜１３は
通常動作を行なうことが可能である。
、半導体集積回路装置の各機能モジュール１１〜１３は
通常動作を行なうことが可能である。
これは、テスト信号１，２を用いてノーマル動作をテス
ト回路の機能に関係なく実行させるものである。
ト回路の機能に関係なく実行させるものである。
第３図に示した回路は、第２図に示した機能を実現する
簡単な回路構成の一例であり、同一の機能を有する他の
回路構成およびトランジスタにより実現してもよいこと
は言うまでもない。また、第２図に示したモードの種類
は一例であり、スイッチ回路、バイパス回路およびバス
データ設定回路の動作の０Ｎ１０Ｆ Ｆ状態の組み合わ
せの数について何等制限を加えるものではない。
簡単な回路構成の一例であり、同一の機能を有する他の
回路構成およびトランジスタにより実現してもよいこと
は言うまでもない。また、第２図に示したモードの種類
は一例であり、スイッチ回路、バイパス回路およびバス
データ設定回路の動作の０Ｎ１０Ｆ Ｆ状態の組み合わ
せの数について何等制限を加えるものではない。
発明の効果
本発明は、上記実施例から明らかなように、簡単且つ小
規模な回路により、内部バス自体のショートやオープン
などの故障を容易に検出することができる。また、内部
バスの状態を内部バスと外部パッドとの間に介在する機
能モジュールの故障３ の有無に関係なく直接動作を確認することができ、しか
もリアルタイムに直接観測できることから、チップ内部
の故障箇所の検出において内部バスが原因なのか、機能
モジュールが故障なのかの判別を容易に行なうことがで
き、故障解析能力の大幅な向上を実現することができる
。
規模な回路により、内部バス自体のショートやオープン
などの故障を容易に検出することができる。また、内部
バスの状態を内部バスと外部パッドとの間に介在する機
能モジュールの故障３ の有無に関係なく直接動作を確認することができ、しか
もリアルタイムに直接観測できることから、チップ内部
の故障箇所の検出において内部バスが原因なのか、機能
モジュールが故障なのかの判別を容易に行なうことがで
き、故障解析能力の大幅な向上を実現することができる
。
第１図は本発明の第１の実施例における内部バスのテス
ト回路の構成を示す概略ブロック図、第２図は本発明の
第２の実施例における内部バスのテストモードの種類と
そのチエツクの内容および各機能モジュールの人出力の
スイッチ回路、バイパス回路、バスデータ設定回路の回
路動作状態を説明する図、第３図は本発明の第２の実施
例における内部バスのテスト回路の構成を示す回路図、
第４図は従来の内部バスのテスト回路の構成を示す概略
ブロック図である。 １１．１２．１３・・・機能モジュール、１４・・・内
部バス、１５，１６，１７．１８・・・スイッチ回路、
１９・・・バスデータ設定回路、２０．２１・・バ ４ イパス回路、２２・・・バイパス用バスライン、２３・
・・外部パッド、２４．２５・・・バイパス回路２０２
１内のスイッチ回路。
ト回路の構成を示す概略ブロック図、第２図は本発明の
第２の実施例における内部バスのテストモードの種類と
そのチエツクの内容および各機能モジュールの人出力の
スイッチ回路、バイパス回路、バスデータ設定回路の回
路動作状態を説明する図、第３図は本発明の第２の実施
例における内部バスのテスト回路の構成を示す回路図、
第４図は従来の内部バスのテスト回路の構成を示す概略
ブロック図である。 １１．１２．１３・・・機能モジュール、１４・・・内
部バス、１５，１６，１７．１８・・・スイッチ回路、
１９・・・バスデータ設定回路、２０．２１・・バ ４ イパス回路、２２・・・バイパス用バスライン、２３・
・・外部パッド、２４．２５・・・バイパス回路２０２
１内のスイッチ回路。
Claims (3)
- （１）テストモードにおいて内部バスに接続される複数
の機能モジュールの信号線の少なくともその内部バスに
対する出力線を電気的に断続可能なスイッチ回路と、前
記内部バスの各信号線の電位レベルの値を任意に“０”
（ロウレベル）または“１”（ハイレベル）に設定可能
なバスデータ設定回路とを備えた内部バスのテスト回路
。 - （２）テストモードにおいて内部バスに接続される複数
の機能モジュールの信号線の少なくともその内部バスに
対する出力線を電気的に断続可能なスイッチ回路と、前
記内部バスの電位状態をリアルタイムにモニタ可能にす
るバイパス用バスラインと、前記バイパス用バスライン
を用いて外部パッドへ直接出力可能とするスイッチ回路
を有するバイパス回路とを備えた内部バスのテスト回路
。 - （３）テストモードにおいて内部バスの電位状態をリア
ルタイムにモニタ可能にするバイパス用バスラインと、
前記バイパス用バスラインを用いて外部パッドへ直接出
力可能とするスイッチ回路を有するバイパス回路とを備
えた請求項（１）記載の内部バスのテスト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319856A JPH03180936A (ja) | 1989-12-08 | 1989-12-08 | 内部バスのテスト回路 |
| US07/624,851 US5138257A (en) | 1989-12-08 | 1990-12-10 | Circuit for testing internal data bus of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319856A JPH03180936A (ja) | 1989-12-08 | 1989-12-08 | 内部バスのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180936A true JPH03180936A (ja) | 1991-08-06 |
Family
ID=18114999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319856A Pending JPH03180936A (ja) | 1989-12-08 | 1989-12-08 | 内部バスのテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5138257A (ja) |
| JP (1) | JPH03180936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798359A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | 半導体装置 |
| JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682325B2 (ja) * | 1990-05-29 | 1994-10-19 | 株式会社東芝 | 情報処理装置のテスト容易化回路 |
| JPH06225448A (ja) * | 1992-12-04 | 1994-08-12 | Fuji Electric Co Ltd | 母線保護方法 |
| US5740450A (en) * | 1994-07-26 | 1998-04-14 | United Microelectronics Corporation | Method to automatically detect the interrupt channel status of an add-on card |
| KR0149891B1 (ko) * | 1994-12-22 | 1999-05-15 | 윤종용 | 버스상태분석기 및 그 내부버스시험방법 |
| US5675749A (en) * | 1995-06-02 | 1997-10-07 | Motorola, Inc. | Method and apparatus for controlling show cycles in a data processing system |
| US5625631A (en) * | 1996-04-26 | 1997-04-29 | International Business Machines Corporation | Pass through mode for multi-chip-module die |
| JPH11203161A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6724772B1 (en) * | 1998-09-04 | 2004-04-20 | Advanced Micro Devices, Inc. | System-on-a-chip with variable bandwidth |
| DE59914303D1 (de) * | 1999-05-07 | 2007-05-31 | Siemens Ag | Datenübertragungssystem, insbesondere in einem Kraftfahrzeug, und Datenübertragungsverfahren |
| US6546507B1 (en) * | 1999-08-31 | 2003-04-08 | Sun Microsystems, Inc. | Method and apparatus for operational envelope testing of busses to identify halt limits |
| US6502212B1 (en) * | 1999-08-31 | 2002-12-31 | Sun Microsystems, Inc. | Method and apparatus for bus parameter optimization using probes of system configurations |
| US6609221B1 (en) | 1999-08-31 | 2003-08-19 | Sun Microsystems, Inc. | Method and apparatus for inducing bus saturation during operational testing of busses using a pattern generator |
| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6691257B1 (en) | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6735715B1 (en) | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6633996B1 (en) | 2000-04-13 | 2003-10-14 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus architecture |
| US6948010B2 (en) | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
| US6766479B2 (en) | 2001-02-28 | 2004-07-20 | Stratus Technologies Bermuda, Ltd. | Apparatus and methods for identifying bus protocol violations |
| US7065672B2 (en) | 2001-03-28 | 2006-06-20 | Stratus Technologies Bermuda Ltd. | Apparatus and methods for fault-tolerant computing using a switching fabric |
| US6996750B2 (en) | 2001-05-31 | 2006-02-07 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for computer bus error termination |
| JP4116805B2 (ja) * | 2002-03-20 | 2008-07-09 | 富士通株式会社 | 内部バス試験装置及び内部バス試験方法 |
| US11567121B2 (en) * | 2020-03-31 | 2023-01-31 | Texas Instruments Incorporated | Integrated circuit with embedded testing circuitry |
| CN112230106B (zh) * | 2020-09-25 | 2021-11-30 | 江苏核电有限公司 | 一种开关外接就地分合闸控制器检测装置及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466050A (en) * | 1977-11-07 | 1979-05-28 | Toshiba Corp | Integrated circuit device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614744A (en) * | 1979-07-17 | 1981-02-13 | Fujitsu Ltd | Bus check system |
| JPS56110160A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Test diagnostic system of information processing system |
| US4514845A (en) * | 1982-08-23 | 1985-04-30 | At&T Bell Laboratories | Method and apparatus for bus fault location |
| US4622669A (en) * | 1983-02-07 | 1986-11-11 | Motorola, Inc. | Test module for asynchronous bus |
| JPH0191547A (ja) * | 1987-06-09 | 1989-04-11 | Fujitsu Ltd | 共通バスシステム |
| US4951283A (en) * | 1988-07-08 | 1990-08-21 | Genrad, Inc. | Method and apparatus for identifying defective bus devices |
-
1989
- 1989-12-08 JP JP1319856A patent/JPH03180936A/ja active Pending
-
1990
- 1990-12-10 US US07/624,851 patent/US5138257A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466050A (en) * | 1977-11-07 | 1979-05-28 | Toshiba Corp | Integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798359A (ja) * | 1993-09-30 | 1995-04-11 | Nec Corp | 半導体装置 |
| JP2001266593A (ja) * | 2000-03-23 | 2001-09-28 | Oki Micro Design Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5138257A (en) | 1992-08-11 |
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