JP3250520B2 - ラインテスト回路およびラインテスト方法 - Google Patents
ラインテスト回路およびラインテスト方法Info
- Publication number
- JP3250520B2 JP3250520B2 JP13318298A JP13318298A JP3250520B2 JP 3250520 B2 JP3250520 B2 JP 3250520B2 JP 13318298 A JP13318298 A JP 13318298A JP 13318298 A JP13318298 A JP 13318298A JP 3250520 B2 JP3250520 B2 JP 3250520B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- decoder signal
- address decoder
- circuit
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ等における
デコーダ回路の出力であるデコーダ信号を伝える導線の
接続異常を検出するラインテスト方法およびそのライン
テスト回路に関する。
デコーダ回路の出力であるデコーダ信号を伝える導線の
接続異常を検出するラインテスト方法およびそのライン
テスト回路に関する。
【０００２】
【従来の技術】半導体集積回路に内蔵されるプログラマ
ブルメモリ（電気的にメモリデータの書き込み・読み出
しが可能なメモリ）等のメモリ回路は、図４に示すよう
に、例えばアドレスデコーダ回路１により、８本のアド
レス入力信号Ａ０〜Ａ７から最大２の８乗すなわち２５
６本のアドレスデコーダ信号を生成し、この２５６本の
アドレスデコーダ信号が、メモリセル群２内のメモリセ
ル用の電界効果型トランジスタ（以下トランジスタと記
す）に１対１に対応する構成を有している。なお、特に
断らない限りＮチャンネル型トランジスタで説明し、ま
たメモリセル群２はセレクタ回路やアンプ回路を含むも
のとするが図示は省略する。
ブルメモリ（電気的にメモリデータの書き込み・読み出
しが可能なメモリ）等のメモリ回路は、図４に示すよう
に、例えばアドレスデコーダ回路１により、８本のアド
レス入力信号Ａ０〜Ａ７から最大２の８乗すなわち２５
６本のアドレスデコーダ信号を生成し、この２５６本の
アドレスデコーダ信号が、メモリセル群２内のメモリセ
ル用の電界効果型トランジスタ（以下トランジスタと記
す）に１対１に対応する構成を有している。なお、特に
断らない限りＮチャンネル型トランジスタで説明し、ま
たメモリセル群２はセレクタ回路やアンプ回路を含むも
のとするが図示は省略する。
【０００３】図５により、このようなメモリ回路の動作
を説明する。８ビット構成のメモリ回路の場合、２５６
本のアドレスデコーダ信号の内から、例えばＤ０のみが
データ“１”となり、その他のアドレスデコーダ信号が
“０”となるように、１本のアドレスデコーダ信号Ｄ０
のみが電気的に選択される。すると、Ｄ０に１対１に対
応する８個のメモリセルトランジスタＱ０〜Ｑ７が電気
的に選択され、Ｑ０〜Ｑ７の各々の電気的な状態、例え
ばオン或いはオフの状態に対応したビット信号がビット
線Ｂ０〜Ｂ７に出力される。
を説明する。８ビット構成のメモリ回路の場合、２５６
本のアドレスデコーダ信号の内から、例えばＤ０のみが
データ“１”となり、その他のアドレスデコーダ信号が
“０”となるように、１本のアドレスデコーダ信号Ｄ０
のみが電気的に選択される。すると、Ｄ０に１対１に対
応する８個のメモリセルトランジスタＱ０〜Ｑ７が電気
的に選択され、Ｑ０〜Ｑ７の各々の電気的な状態、例え
ばオン或いはオフの状態に対応したビット信号がビット
線Ｂ０〜Ｂ７に出力される。
【０００４】図６は、以上に説明したメモリ回路、特に
プログラマブルメモリ回路を半導体集積回路を試験する
ための論理回路試験装置（ＬＳＩテスタと称す）でテス
トする際に、従来使用していたテストデータの概念図の
一例を表している。各アドレスデコーダ信号に対応する
各メモリデータは、ビット線方向に１ビットだけ異なる
データに設定している。アドレスデコーダ信号が何らか
の原因により不具合となり電気的に短絡したりする場
合、同時に複数本のアドレスデコーダ信号が選択される
ため、ビット線出力は論理回路的に不定となり異常なデ
ータが出力され、ＬＳＩテスタによる試験でこのような
メモリ回路を不良品として検出することが可能である。
プログラマブルメモリ回路を半導体集積回路を試験する
ための論理回路試験装置（ＬＳＩテスタと称す）でテス
トする際に、従来使用していたテストデータの概念図の
一例を表している。各アドレスデコーダ信号に対応する
各メモリデータは、ビット線方向に１ビットだけ異なる
データに設定している。アドレスデコーダ信号が何らか
の原因により不具合となり電気的に短絡したりする場
合、同時に複数本のアドレスデコーダ信号が選択される
ため、ビット線出力は論理回路的に不定となり異常なデ
ータが出力され、ＬＳＩテスタによる試験でこのような
メモリ回路を不良品として検出することが可能である。
【０００５】図７は、メモリ回路に対して、各アドレス
デコーダ信号の電気的な状態を検出するためのテスト回
路１２を付加した従来例を示す。テスト回路１２の具体
例は図８に示すとおりであり、排他的論理和の反転回路
１３を用いている。ここで、アドレスデコーダ信号は簡
単のため８本とした。通常、メモリ回路では、アドレス
デコーダ信号は必ず１本のみが電気的に選択される。も
し、図８のアドレスデコーダ信号Ｄ０〜Ｄ７が１本も選
択されないと、すなわちＤ０〜Ｄ７が全て“０”の場
合、エラー出力１４は論理回路的にデータ“１”が出力
される。また、複数本のアドレスデコーダ信号が選択さ
れても、例えばＤ０、Ｄ１がともに“１”で、残りのＤ
２〜Ｄ７が全て“０”の場合、同様にエラー出力１４は
論理回路的にデータ“１”が出力される。アドレスデコ
ーダ信号が正しく１本のみ選択されるとエラー出力は
“０”となる。従って図８のテスト回路１２は、アドレ
スデコーダ信号の電気的な状態を回路的に正しく検出で
きる機能を有している。
デコーダ信号の電気的な状態を検出するためのテスト回
路１２を付加した従来例を示す。テスト回路１２の具体
例は図８に示すとおりであり、排他的論理和の反転回路
１３を用いている。ここで、アドレスデコーダ信号は簡
単のため８本とした。通常、メモリ回路では、アドレス
デコーダ信号は必ず１本のみが電気的に選択される。も
し、図８のアドレスデコーダ信号Ｄ０〜Ｄ７が１本も選
択されないと、すなわちＤ０〜Ｄ７が全て“０”の場
合、エラー出力１４は論理回路的にデータ“１”が出力
される。また、複数本のアドレスデコーダ信号が選択さ
れても、例えばＤ０、Ｄ１がともに“１”で、残りのＤ
２〜Ｄ７が全て“０”の場合、同様にエラー出力１４は
論理回路的にデータ“１”が出力される。アドレスデコ
ーダ信号が正しく１本のみ選択されるとエラー出力は
“０”となる。従って図８のテスト回路１２は、アドレ
スデコーダ信号の電気的な状態を回路的に正しく検出で
きる機能を有している。
【０００６】尚、図７および図８に示したテスト回路に
よるテストは、回路的手段によりアドレスデコーダ信号
不具合を検出するものであるために、図６に示したよう
なテストデータは必要とされない。
よるテストは、回路的手段によりアドレスデコーダ信号
不具合を検出するものであるために、図６に示したよう
なテストデータは必要とされない。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のテスト方法のうちＬＳＩテスタによるときは、
ＬＳＩテスタでアドレスデコーダ信号の不具合を検出す
るためには、アドレスデコーダ信号毎に相異なるメモリ
データとなるように、ＬＳＩテスタ用のテストデータを
設計し検査する必要がある。特にメモリ容量が長大な場
合は、テストデータも長大となりテストデータ設計工数
がかかる欠点がある。その理由は、この方法では、テス
ト回路を備えていないため、アドレスデコーダ信号の不
具合を回路的に検出することができないためである。
た従来のテスト方法のうちＬＳＩテスタによるときは、
ＬＳＩテスタでアドレスデコーダ信号の不具合を検出す
るためには、アドレスデコーダ信号毎に相異なるメモリ
データとなるように、ＬＳＩテスタ用のテストデータを
設計し検査する必要がある。特にメモリ容量が長大な場
合は、テストデータも長大となりテストデータ設計工数
がかかる欠点がある。その理由は、この方法では、テス
ト回路を備えていないため、アドレスデコーダ信号の不
具合を回路的に検出することができないためである。
【０００８】また、従来のテスト方法のうちテスト回路
によるときは、アドレスデコーダ信号の不具合を回路的
に検出することが可能であり、従ってＬＳＩテスタ用の
テストデータは特別に工夫する必要がなくなる。しかし
チップの面積が大きくなる欠点がある。
によるときは、アドレスデコーダ信号の不具合を回路的
に検出することが可能であり、従ってＬＳＩテスタ用の
テストデータは特別に工夫する必要がなくなる。しかし
チップの面積が大きくなる欠点がある。
【０００９】その理由は、テスト回路の単位回路（構成
回路）に排他的論理和回路を使用しているのでトランジ
スタの素子数が多くなるからである。
回路）に排他的論理和回路を使用しているのでトランジ
スタの素子数が多くなるからである。
【００１０】本発明の目的は、アドレスデコーダ信号の
不具合によるメモリ回路不具合を検出するのに、複雑な
ＬＳＩテスタデータを設計することなく、かつ前記不具
合を検出するためのテスト回路を簡単な回路にすること
で、設計コスト低減高集積化（チップコスト低減）、半
導体集積回路の信頼性向上を図ることができるラインテ
スト方法およびそのテスト回路を提供することにある。
不具合によるメモリ回路不具合を検出するのに、複雑な
ＬＳＩテスタデータを設計することなく、かつ前記不具
合を検出するためのテスト回路を簡単な回路にすること
で、設計コスト低減高集積化（チップコスト低減）、半
導体集積回路の信頼性向上を図ることができるラインテ
スト方法およびそのテスト回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明のラインテスト回
路は、デコーダ信号をゲート電極への入力とする前記デ
コーダ信号と１対１対応の第１トランジスタと、該第１
トランジスタのゲート電極が接続された第２トランジス
タとを有し、前記第１トランジスタのドレイン電極と前
記第２トランジスタのゲート電極とを接続し、かつ前記
第１トランジスタと前記第２トランジスタのソース電極
を共通電位に接続して成る単位回路を全デコーダ信号分
だけ設け、全ての前記第１トランジスタのドレイン電極
を接続し、該接続点を外部端子としたことを特徴とす
る。
路は、デコーダ信号をゲート電極への入力とする前記デ
コーダ信号と１対１対応の第１トランジスタと、該第１
トランジスタのゲート電極が接続された第２トランジス
タとを有し、前記第１トランジスタのドレイン電極と前
記第２トランジスタのゲート電極とを接続し、かつ前記
第１トランジスタと前記第２トランジスタのソース電極
を共通電位に接続して成る単位回路を全デコーダ信号分
だけ設け、全ての前記第１トランジスタのドレイン電極
を接続し、該接続点を外部端子としたことを特徴とす
る。
【００１２】本発明の好ましい実施の形態としてのライ
ンテスト回路は、前記デコーダ信号は、メモリのアドレ
スデコーダ信号であることを特徴とする。
ンテスト回路は、前記デコーダ信号は、メモリのアドレ
スデコーダ信号であることを特徴とする。
【００１３】また、本発明のラインテスト方法は、デコ
ーダ信号をゲート電極への入力とする前記デコーダ信号
と１対１対応の第１トランジスタと、該第１トランジス
タのゲート電極が接続された第２トランジスタとを有
し、前記第１トランジスタのドレイン電極と前記第２ト
ランジスタのゲート電極とを接続し、かつ前記第１トラ
ンジスタと前記第２トランジスタのソース電極を共通電
位に接続して成る単位回路を全デコーダ信号分だけ設
け、全ての前記第１トランジスタのドレイン電極を接続
し、該接続点を外部端子として、該外部端子を前記第２
トランジスタのしきい値電圧以上の電圧印加して、該外
部端子から接地線へ流れる電流値と電流波形を観測する
ことにより、前記デコーダ信号を伝える導線の接続異常
を検出することを特徴とする。
ーダ信号をゲート電極への入力とする前記デコーダ信号
と１対１対応の第１トランジスタと、該第１トランジス
タのゲート電極が接続された第２トランジスタとを有
し、前記第１トランジスタのドレイン電極と前記第２ト
ランジスタのゲート電極とを接続し、かつ前記第１トラ
ンジスタと前記第２トランジスタのソース電極を共通電
位に接続して成る単位回路を全デコーダ信号分だけ設
け、全ての前記第１トランジスタのドレイン電極を接続
し、該接続点を外部端子として、該外部端子を前記第２
トランジスタのしきい値電圧以上の電圧印加して、該外
部端子から接地線へ流れる電流値と電流波形を観測する
ことにより、前記デコーダ信号を伝える導線の接続異常
を検出することを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。本発明のラインテスト回路は、デコーダ信
号をゲート電極への入力とする前記デコーダ信号と１対
１対応の第１トランジスタと、該第１トランジスタのゲ
ート電極が接続された第２トランジスタとを有し、前記
第１トランジスタのドレイン電極と前記第２トランジス
タのゲート電極とを接続し、かつ前記第１トランジスタ
と前記第２トランジスタのソース電極を共通電位に接続
して成る単位回路を全デコーダ信号分だけ設け、全ての
前記第１トランジスタのドレイン電極を接続し、該接続
点を外部端子としたことを特徴とする。
て説明する。本発明のラインテスト回路は、デコーダ信
号をゲート電極への入力とする前記デコーダ信号と１対
１対応の第１トランジスタと、該第１トランジスタのゲ
ート電極が接続された第２トランジスタとを有し、前記
第１トランジスタのドレイン電極と前記第２トランジス
タのゲート電極とを接続し、かつ前記第１トランジスタ
と前記第２トランジスタのソース電極を共通電位に接続
して成る単位回路を全デコーダ信号分だけ設け、全ての
前記第１トランジスタのドレイン電極を接続し、該接続
点を外部端子としたことを特徴とする。
【００１５】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１６】図１は、本発明の一実施例のメモリ回路を
示す。本実施例は、アドレスデコーダ回路１によって生
成されるアドレスデコーダ信号Ｄ０が、１対１に対応す
る第１トランジスタＴ１０のゲート電極８に入力され、
かつアドレスデコーダ信号Ｄ０が１対１に対応するプル
ダウン用の第２トランジスタＴ２０のドレイン電極６に
接続され、第１トランジスタＴ１０のドレイン電極４と
第２トランジスタＴ２０のゲート電極９とが接続点１１
で接続され、接続点１１が外部端子３に接続され、第１
トランジスタＴ１０および第２トランジスタＴ２０のソ
ース電極は共通電位である接地線１０に接続されて成る
単位回路を、全アドレスデコーダ信号分だけ備えてい
る。
示す。本実施例は、アドレスデコーダ回路１によって生
成されるアドレスデコーダ信号Ｄ０が、１対１に対応す
る第１トランジスタＴ１０のゲート電極８に入力され、
かつアドレスデコーダ信号Ｄ０が１対１に対応するプル
ダウン用の第２トランジスタＴ２０のドレイン電極６に
接続され、第１トランジスタＴ１０のドレイン電極４と
第２トランジスタＴ２０のゲート電極９とが接続点１１
で接続され、接続点１１が外部端子３に接続され、第１
トランジスタＴ１０および第２トランジスタＴ２０のソ
ース電極は共通電位である接地線１０に接続されて成る
単位回路を、全アドレスデコーダ信号分だけ備えてい
る。
【００１７】次に図１，図２を用いて本実施例の動作を
説明する。図示されているトランジスタは特に断りがな
い限りＮチャンネル型トランジスタとして説明する。通
常、メモリ回路でメモリセルトランジスタを選択する時
には、必ず１本のアドレスデコーダ信号のみが電気的に
選択される。図１でアドレスデコーダ信号Ｄ０が電気的
に選択されて、例えば論理値“１”になると残りのアド
レスデコーダ信号は全て論理値“０”となり、選択され
ない。その際、アドレスデコーダ信号Ｄ０に対応するメ
モリセルトランジスタが選択されると同時にアドレスデ
コーダ信号状態検出用の第１トランジスタＴ１０が選択
され電気的にオン状態となる。外部端子３にＮチャンネ
ルトランジスタのしきい値電圧以上の適切な電圧を印加
すればプルダウン用の第２トランジスタＴ２０も同時に
オン状態となる。外部端子３には電圧が印加されてお
り、かつアドレスデコーダ信号Ｄ０のみが電気的に選択
されているため、外部端子３から第１トランジスタＴ１
０のみを経由して、接地線１０に電流が流れる。すなわ
ちアドレスデコーダ信号が正常に生成されている場合
は、第１トランジスタＴ１０は１個のみオン状態とな
り、外部端子３から接地線１０へ流れる電流は第１トラ
ンジスタＴ１０の１個のみに流れる電流となる。
説明する。図示されているトランジスタは特に断りがな
い限りＮチャンネル型トランジスタとして説明する。通
常、メモリ回路でメモリセルトランジスタを選択する時
には、必ず１本のアドレスデコーダ信号のみが電気的に
選択される。図１でアドレスデコーダ信号Ｄ０が電気的
に選択されて、例えば論理値“１”になると残りのアド
レスデコーダ信号は全て論理値“０”となり、選択され
ない。その際、アドレスデコーダ信号Ｄ０に対応するメ
モリセルトランジスタが選択されると同時にアドレスデ
コーダ信号状態検出用の第１トランジスタＴ１０が選択
され電気的にオン状態となる。外部端子３にＮチャンネ
ルトランジスタのしきい値電圧以上の適切な電圧を印加
すればプルダウン用の第２トランジスタＴ２０も同時に
オン状態となる。外部端子３には電圧が印加されてお
り、かつアドレスデコーダ信号Ｄ０のみが電気的に選択
されているため、外部端子３から第１トランジスタＴ１
０のみを経由して、接地線１０に電流が流れる。すなわ
ちアドレスデコーダ信号が正常に生成されている場合
は、第１トランジスタＴ１０は１個のみオン状態とな
り、外部端子３から接地線１０へ流れる電流は第１トラ
ンジスタＴ１０の１個のみに流れる電流となる。
【００１８】しかし、図２の（１）の場合のように、ア
ドレスデコーダ信号Ｄ０が電気的に選択されても、何ら
かの原因によりアドレスデコーダ信号Ｄ０とＤ１が電気
的に短絡（ショート）してしまうと、アドレスデコーダ
信号Ｄ０とＤ１の２本が電気的に選択されてしまう。こ
の場合は、対応する第１トランジスタＴ１０とＴ１１が
２個同時にオン状態となり、外部端子３から接地線１０
へ流れる電流は正常時の２倍となってしまう。
ドレスデコーダ信号Ｄ０が電気的に選択されても、何ら
かの原因によりアドレスデコーダ信号Ｄ０とＤ１が電気
的に短絡（ショート）してしまうと、アドレスデコーダ
信号Ｄ０とＤ１の２本が電気的に選択されてしまう。こ
の場合は、対応する第１トランジスタＴ１０とＴ１１が
２個同時にオン状態となり、外部端子３から接地線１０
へ流れる電流は正常時の２倍となってしまう。
【００１９】また、図２の（２）の場合のように、アド
レスデコーダ信号Ｄ０が電気的に選択されても、何らか
の原因により電気的に開放（オープン）となる場合は、
第１トランジスタＴ１０に電圧は印加されないが、プル
ダウン用の第２トランジスタＴ２０はオン状態となって
おり、第１トランジスタＴ１０はＮチャンネル型トラン
ジスタであるためオフ状態となる。従って外部端子３か
ら接地線１０へ流れる電流はゼロとなる。
レスデコーダ信号Ｄ０が電気的に選択されても、何らか
の原因により電気的に開放（オープン）となる場合は、
第１トランジスタＴ１０に電圧は印加されないが、プル
ダウン用の第２トランジスタＴ２０はオン状態となって
おり、第１トランジスタＴ１０はＮチャンネル型トラン
ジスタであるためオフ状態となる。従って外部端子３か
ら接地線１０へ流れる電流はゼロとなる。
【００２０】また、図２の（３）のように、アドレスデ
コーダ信号Ｄ０がなんらかの原因により高い電気抵抗成
分Ｒを持ち、かつアドレスデコーダ信号Ｄ１が正常な場
合には、図２（４）のアドレスデコーダ信号の電位波形
と時間との関係を表す図で示すように、アドレスデコー
ダ信号Ｄ０の波形は高い電気抵抗成分のために立ち下が
り時間が長くなり、アドレスデコーダ信号Ｄ０とＤ１が
同時に論理値“１”となる期間が存在する可能性が考え
られる。この場合は、正常時の電流値をＡとすれば１＜
Ａ＜２の間の電流が外部端子３から接地線１０へ流れて
しまう。なお、アドレスデコーダ信号Ｄ０が高い電気抵
抗成分Ｒを持つことがある原因としては、スルーホール
の導通不良や多層金属配線が切れかかっていること等を
挙げることができる。
コーダ信号Ｄ０がなんらかの原因により高い電気抵抗成
分Ｒを持ち、かつアドレスデコーダ信号Ｄ１が正常な場
合には、図２（４）のアドレスデコーダ信号の電位波形
と時間との関係を表す図で示すように、アドレスデコー
ダ信号Ｄ０の波形は高い電気抵抗成分のために立ち下が
り時間が長くなり、アドレスデコーダ信号Ｄ０とＤ１が
同時に論理値“１”となる期間が存在する可能性が考え
られる。この場合は、正常時の電流値をＡとすれば１＜
Ａ＜２の間の電流が外部端子３から接地線１０へ流れて
しまう。なお、アドレスデコーダ信号Ｄ０が高い電気抵
抗成分Ｒを持つことがある原因としては、スルーホール
の導通不良や多層金属配線が切れかかっていること等を
挙げることができる。
【００２１】以上述べたように、本発明では全てのアド
レスデコーダ信号の電気的状態を検出でき、アドレスデ
コーダ信号が複数本ショート、或いはオープン、或いは
高い電気抵抗成分を持つ場合でも外部端子３に流れる電
流を測定することで、アドレスデコーダ信号の不具合す
なわちメモリ回路の不具合を検出することが可能であ
る。
レスデコーダ信号の電気的状態を検出でき、アドレスデ
コーダ信号が複数本ショート、或いはオープン、或いは
高い電気抵抗成分を持つ場合でも外部端子３に流れる電
流を測定することで、アドレスデコーダ信号の不具合す
なわちメモリ回路の不具合を検出することが可能であ
る。
【００２２】尚、第２トランジスタＴ２０，Ｔ２１等は
外部端子３に電圧が印加される場合、常にオン状態とな
るが、そのオン抵抗を適切に設計することで、アドレス
デコーダ信号の電位変化への影響を少なくできる。ま
た、メモリ回路を通常に使用し、本発明で外部端子３を
使用しない場合は、外部端子３を接地電位へ接続するこ
とで、全ての第１トランジスタおよび第２トランジスタ
をオフさせることができ、アドレスデコーダ信号から第
１トランジスタＴ１０および第２トランジスタＴ２０等
を切り離しメモリ回路の動作に全く影響を与えないよう
にすることが可能である。
外部端子３に電圧が印加される場合、常にオン状態とな
るが、そのオン抵抗を適切に設計することで、アドレス
デコーダ信号の電位変化への影響を少なくできる。ま
た、メモリ回路を通常に使用し、本発明で外部端子３を
使用しない場合は、外部端子３を接地電位へ接続するこ
とで、全ての第１トランジスタおよび第２トランジスタ
をオフさせることができ、アドレスデコーダ信号から第
１トランジスタＴ１０および第２トランジスタＴ２０等
を切り離しメモリ回路の動作に全く影響を与えないよう
にすることが可能である。
【００２３】図３は本発明の他の実施例のメモリ回路を
示す。以下、本実施例と図１に示した実施例とで重複す
る部分は説明を省略する。本実施例では、図１のＮチャ
ンネル型の第１トランジスタＴ１０と第２トランジスタ
Ｔ２０は、Ｐチャンネル型の第１トランジスタＴ１００
と第２トランジスタＴ２００に置き換えている。他のト
ランジスタもＰチャンネル型トランジスタとする。ま
た、図１の共通電位の接地線１０は、電源線１５に置き
換えている。さらに、本実施例では、アドレスデコーダ
信号の論理を反転、すなわちアドレスデコーダ信号が電
気的に選択された場合は論理値“０”とし、選択されな
い場合は論理値“１”とする。
示す。以下、本実施例と図１に示した実施例とで重複す
る部分は説明を省略する。本実施例では、図１のＮチャ
ンネル型の第１トランジスタＴ１０と第２トランジスタ
Ｔ２０は、Ｐチャンネル型の第１トランジスタＴ１００
と第２トランジスタＴ２００に置き換えている。他のト
ランジスタもＰチャンネル型トランジスタとする。ま
た、図１の共通電位の接地線１０は、電源線１５に置き
換えている。さらに、本実施例では、アドレスデコーダ
信号の論理を反転、すなわちアドレスデコーダ信号が電
気的に選択された場合は論理値“０”とし、選択されな
い場合は論理値“１”とする。
【００２４】図３と図２を用いて動作を説明する。アド
レスデコーダ信号が正常な場合は、例えばアドレスデコ
ーダ信号Ｄ０が１本のみが選択される。この際、外部端
子３にはプルアップ用の第２トランジスタＴ２００がオ
ンする様に、Ｐチャンネル型トランジスタのしきい値電
圧以上の適切な電圧が印加されているとすると、アドレ
スデコーダ信号Ｄ０の論理値が“０”のため、第１トラ
ンジスタＴ１００はオン状態となる。その外の残りのア
ドレスデコーダ信号は選択されていないため、他の第１
トランジスタは、オフ状態となる。従って、電源線１５
から外部端子３に流れる電流は第１トランジスタＴ１０
０に流れる電流だけであるので、アドレスデコーダ信号
が正常に選択されている場合は、第１トランジスタ１個
のみに電流が流れる。
レスデコーダ信号が正常な場合は、例えばアドレスデコ
ーダ信号Ｄ０が１本のみが選択される。この際、外部端
子３にはプルアップ用の第２トランジスタＴ２００がオ
ンする様に、Ｐチャンネル型トランジスタのしきい値電
圧以上の適切な電圧が印加されているとすると、アドレ
スデコーダ信号Ｄ０の論理値が“０”のため、第１トラ
ンジスタＴ１００はオン状態となる。その外の残りのア
ドレスデコーダ信号は選択されていないため、他の第１
トランジスタは、オフ状態となる。従って、電源線１５
から外部端子３に流れる電流は第１トランジスタＴ１０
０に流れる電流だけであるので、アドレスデコーダ信号
が正常に選択されている場合は、第１トランジスタ１個
のみに電流が流れる。
【００２５】また、図２の（１）のように、アドレスデ
コーダ信号Ｄ０が電気的に選択されたが、何らかの原因
によりアドレスデコーダ信号Ｄ０とＤ１が電気的にショ
ートした不具合が発生すると、Ｄ０とＤ１が両方とも論
理値“０”となり、第１トランジスタの２個がオン状態
となり、電源線１５から外部端子３に流れる電流は正常
時の２倍となる。従って、外部端子３に流れる電流を測
定することで、アドレスデコーダ信号の不具合すなわち
メモリ回路の不具合を検出することが可能である。
コーダ信号Ｄ０が電気的に選択されたが、何らかの原因
によりアドレスデコーダ信号Ｄ０とＤ１が電気的にショ
ートした不具合が発生すると、Ｄ０とＤ１が両方とも論
理値“０”となり、第１トランジスタの２個がオン状態
となり、電源線１５から外部端子３に流れる電流は正常
時の２倍となる。従って、外部端子３に流れる電流を測
定することで、アドレスデコーダ信号の不具合すなわち
メモリ回路の不具合を検出することが可能である。
【００２６】また、アドレスデコーダ信号が電気的に開
放となったり、或いは高い電気抵抗成分を持つような不
具合が発生した場合も先の実施例と同様なため説明は省
略する。
放となったり、或いは高い電気抵抗成分を持つような不
具合が発生した場合も先の実施例と同様なため説明は省
略する。
【００２７】なお、先の実施例と同様に、第２トランジ
スタＴ２００，Ｔ２０１等のプルアップ用トランジスタ
のオン抵抗を適切に設計することで、アドレスデコーダ
信号の電位変化への影響を少なくすることが可能であ
る。
スタＴ２００，Ｔ２０１等のプルアップ用トランジスタ
のオン抵抗を適切に設計することで、アドレスデコーダ
信号の電位変化への影響を少なくすることが可能であ
る。
【００２８】さらに、外部端子３を使用しない場合は、
外部端子３を電源線に接続しアドレスデコーダ信号から
第２トランジスタＴ２００，Ｔ２０１等を電気的に切り
離すことができる。
外部端子３を電源線に接続しアドレスデコーダ信号から
第２トランジスタＴ２００，Ｔ２０１等を電気的に切り
離すことができる。
【００２９】
【発明の効果】本発明によれば、以上に説明した構成を
採用することにより、アドレスデコーダ信号不具合を検
出するのにＬＳＩテスタ用の特別なテストパターンを設
計する必要がなく設計工数の面から有利になるという効
果がある。
採用することにより、アドレスデコーダ信号不具合を検
出するのにＬＳＩテスタ用の特別なテストパターンを設
計する必要がなく設計工数の面から有利になるという効
果がある。
【００３０】その理由は、アドレスデコーダ信号不具合
を回路的手段によって検出できるからである。
を回路的手段によって検出できるからである。
【００３１】また、本発明によれば、ＬＳＩのチップ面
積を小さく設計することができ、チップコストを安価に
できる効果も有する。
積を小さく設計することができ、チップコストを安価に
できる効果も有する。
【００３２】その理由は、従来の単位回路のように、排
他的論理和回路を使用すると、少なくともトランジスタ
が８素子必要であるが、本発明では単位回路として、例
えば第１トランジスタＴ１０と第２トランジスタＴ２０
の２素子で済むので素子数が１／４で済むからである。
他的論理和回路を使用すると、少なくともトランジスタ
が８素子必要であるが、本発明では単位回路として、例
えば第１トランジスタＴ１０と第２トランジスタＴ２０
の２素子で済むので素子数が１／４で済むからである。
【図１】本発明の第１の実施例のブロック図
【図２】図１に示した実施例の動作の説明図で、
（１），（２），（３）は各々アドレスデコーダ信号
が、ショートオープン、高抵抗の場合の説明図、（４）
は（３）の場合のアドレスデコーダ信号の電位と時間と
の関係を表す波形図
（１），（２），（３）は各々アドレスデコーダ信号
が、ショートオープン、高抵抗の場合の説明図、（４）
は（３）の場合のアドレスデコーダ信号の電位と時間と
の関係を表す波形図
【図３】本発明の第２の実施例のブロック図
【図４】一般のメモリ回路のアドレス系を示す図
【図５】一般のメモリ回路のビット系を示す図
【図６】メモリ回路をテストする際のテストデータを表
す図
す図
【図７】従来のメモリのテスト回路を示す図
【図８】図７に示したテスト回路の詳細図
Ａ０〜Ａ７ アドレス入力信号 １ アドレスデコーダ回路 Ｄ０〜Ｄ７ アドレスデコーダ信号 ２ メモリセル群 Ｂ０〜Ｂ７ ビット線 ３ 外部端子 Ｔ１０，Ｔ１１ 第１トランジスタ Ｔ２０，Ｔ２１ 第２トランジスタ １０ 接地線 Ｑ０〜Ｑ７ メモリセルトランジスタ Ｒ 電気抵抗成分 ２１ テスト回路 １３ 排他的論理和の反転回路 １４ エラー出力 １５ 電源線 Ｔ１００，Ｔ１０１ 第１トランジスタ Ｔ２００，Ｔ２０１ 第２トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28
Claims (8)
- 【請求項１】デコーダ信号をゲート電極への入力とする
前記デコーダ信号と１対１対応の第１トランジスタと、
該第１トランジスタのゲート電極が接続された第２トラ
ンジスタとを有し、前記第１トランジスタのドレイン電
極と前記第２トランジスタのゲート電極とを接続し、か
つ前記第１トランジスタと前記第２トランジスタのソー
ス電極を共通電位に接続して成る単位回路を全デコーダ
信号分だけ設け、全ての前記第１トランジスタのドレイ
ン電極を接続し、該接続点を外部端子としたことを特徴
とするラインテスト回路。 - 【請求項２】前記デコーダ信号は、メモリのアドレスデ
コーダ信号であることを特徴とする請求項１記載のライ
ンテスト回路。 - 【請求項３】前記第１トランジスタおよび前記第２トラ
ンジスタはＮチャネルＭＯＳトランジスタであることを
特徴とする請求項１または請求項２記載のラインテスト
回路。 - 【請求項４】請求項２または請求項３記載のラインテス
ト回路を備えた半導体メモリ。 - 【請求項５】請求項４記載の半導体メモリを備えたマイ
クロコンピュータまたはカスタムロジック回路。 - 【請求項６】デコーダ信号をゲート電極への入力とする
前記デコーダ信号と１対１対応の第１トランジスタと、
該第１トランジスタのゲート電極が接続された第２トラ
ンジスタとを有し、前記第１トランジスタのドレイン電
極と前記第２トランジスタのゲート電極とを接続し、か
つ前記第１トランジスタと前記第２トランジスタのソー
ス電極を共通電位に接続して成る単位回路を全デコーダ
信号分だけ設け、全ての前記第１トランジスタのドレイ
ン電極を接続し、該接続点を外部端子として、該外部端
子を前記第２トランジスタのしきい値電圧以上の電圧印
加して、該外部端子から接地線へ流れる電流値と電流波
形を観測することにより、前記デコーダ信号を伝える導
線の接続異常を検出することを特徴とするラインテスト
方法。 - 【請求項７】前記導線の接続異常テストを行わないとき
は、前記外部端子を接地電位へ接続することを特徴とす
る請求項６記載のラインテスト方法。 - 【請求項８】前記デコーダ信号は、メモリのアドレスデ
コーダ信号であって、該アドレスデコーダ信号を順次に
発生させながら前記導線の接続異常を検出することを特
徴とする請求項６または請求項７記載のラインテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318298A JP3250520B2 (ja) | 1998-05-15 | 1998-05-15 | ラインテスト回路およびラインテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13318298A JP3250520B2 (ja) | 1998-05-15 | 1998-05-15 | ラインテスト回路およびラインテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328998A JPH11328998A (ja) | 1999-11-30 |
| JP3250520B2 true JP3250520B2 (ja) | 2002-01-28 |
Family
ID=15098613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13318298A Expired - Fee Related JP3250520B2 (ja) | 1998-05-15 | 1998-05-15 | ラインテスト回路およびラインテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250520B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864703B2 (en) | 2002-07-26 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224199A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01208795A (ja) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | 半導体記憶装置 |
| JPH04132099A (ja) * | 1990-09-20 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH06201792A (ja) * | 1993-01-06 | 1994-07-22 | Nec Corp | テスト回路 |
-
1998
- 1998-05-15 JP JP13318298A patent/JP3250520B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6864703B2 (en) | 2002-07-26 | 2005-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
| US7129736B2 (en) | 2002-07-26 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Element substrate |
| US7385413B2 (en) | 2002-07-26 | 2008-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
| US7622943B2 (en) | 2002-07-26 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Electrical inspection method and method of fabricating semiconductor display devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11328998A (ja) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4624516B2 (ja) | ヒューズ検出回路およびその集積回路メモリ | |
| JP4925171B2 (ja) | 半導体集積回路およびその診断方法 | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| US6839293B2 (en) | Word-line deficiency detection method for semiconductor memory device | |
| JPS61258399A (ja) | 半導体集積回路装置 | |
| JP2914346B2 (ja) | 半導体装置 | |
| US7701789B2 (en) | Semiconductor device | |
| EP1707973B1 (en) | Semiconductor device and method for testing semiconductor device | |
| US4567580A (en) | Redundancy roll call technique | |
| JP3250520B2 (ja) | ラインテスト回路およびラインテスト方法 | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| JP3728356B2 (ja) | 半導体装置 | |
| US5923899A (en) | System for generating configuration output signal responsive to configuration input signal, enabling configuration, and providing status signal identifying enabled configuration responsive to the output signal | |
| JPH11101858A (ja) | 半導体集積回路 | |
| JPH08264917A (ja) | ２つの集積回路を有する基板 | |
| JP3001564B1 (ja) | 半導体メモリテスト回路 | |
| JP2760333B2 (ja) | 半導体装置 | |
| US6034880A (en) | Embedded memory device and method of performing a burn-in process on the embedded memory device | |
| JP3753579B2 (ja) | 半導体記憶素子の並列テスト回路 | |
| JPH1010193A (ja) | 半導体装置およびそれを用いた半導体装置実装体 | |
| JP3745875B2 (ja) | 半導体メモリ装置のバーンインストレス制御回路 | |
| JPH0691469B2 (ja) | デコーダ回路 | |
| JP3945641B2 (ja) | 半導体装置 | |
| JP3116423B2 (ja) | 出力回路の検査回路 | |
| JPH01189099A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |