JP3753579B2 - 半導体記憶素子の並列テスト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子（Semiconductor Memory Device）の並列テスト回路に係り、詳細には、並列テスト（parallel test）が正確になされるよう分割された出力ドライバー（output driver）を構成した半導体記憶素子の並列テスト回路に関する。
【０００２】
【従来の技術】
半導体記憶素子、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のような素子は、その集積度（density）が非常に急速に高められている。そのため、一つの素子内に集積されるセル（cell）等の数が数千万個以上になるように、素子自体が非常に超高集積化されている。
【０００３】
一方、セルが正常か又は異常かをテストすることは非常に重要であるが、このようなテストを正確に行うこと以外にもより短い時間内にテストを行うことが求められている。このような要求に応えるために、多ビットアクセス（multi-bit access）が同時に可能な並列テスト法が提案されており、この並列テスト法は当技術分野では一般化されている。よって、テストタイム（test time）を短縮するため、殆どのＤＲＡＭ内部には並列テスト回路が搭載されている。
【０００４】
図１３は、従来技術の並列テスト回路の構成を示す図である。その構成はライト（write）時にデータを入力するためのデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮにより入力されたデータが格納される複数個のメモリセルからなる第１、第２セルアレイ（cell array）２Ａ、２Ｂと、その第１、第２セルアレイ２Ａ、２Ｂに格納された各データＡ、Ｂの状態によりノーマルモード時には格納されたデータＡ又はＢを出力し、テストモード時には格納されたデータＡ、Ｂのレベルに従ってハイレベル、又はローレベルのデータを出力する出力ドライバー８と、
前記データ入力パッドＤＩＮにより入力されたデータをノーマル経路あるいはテスト経路に選択的に接続するための第１スイッチＳＷ１と、ノーマルモード時にノーマル経路を介して入力されたデータを前記第１、第２セルアレイ２Ａ、２Ｂに選択的に接続するための第２スイッチＳＷ２と、前記第１、第２セルアレイ２Ａ、２Ｂに格納された第１、第２データＡ、Ｂのいずれか一つを、ノーマルモード時に選択的にノーマル経路を介して出力するための第３スイッチＳＷ３と、その第３スイッチＳＷ３により選択的に出力されたデータを反転させる第１インバータＩＮＶ１と、
前記第１、第２セルアレイ２Ａ、２Ｂの各データＡ、Ｂを利用してテストモード時に出力ドライバー８を制御するための第１、第２出力ドライバー駆動信号ＤＲ１、ＤＲ２を出力する出力ドライバー制御部４と、前記第３スイッチＳＷ３により選択的に出力されたデータあるいは前記出力ドライバー制御部４の第１出力ドライバー駆動信号ＤＲ１を選択的に出力ドライバー８に接続するための第４スイッチＳＷ４と、
前記第１インバータＩＮＶ１の出力あるいは前記出力ドライバー制御部４の第２出力ドライバー駆動信号ＤＲ２を選択的に出力ドライバー８に接続するための第５スイッチＳＷ５と、前記出力ドライバー８の出力をリード（read）時に外部に出力するためのデータ出力パッドＤＯＵＴと、を含んで構成される。
【０００５】
ここで、前記出力ドライバー制御部４は、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算する第１出力ドライバー駆動信号ＤＲ１を出力するイクスクルシーブノアゲートＸＮＯＲと、そのイクスクルシーブノアゲートＸＮＯＲの出力を反転させ第２出力ドライバー駆動信号ＤＲ２を出力する第１インバータＩＮＶ１とを含んで構成される。
【０００６】
また、前記出力ドライバー８は、電源電圧と接地電圧の間に直列接続され、ゲートに前記第４スイッチＳＷ４により選択的に伝送された信号が入力される第１ＮＭＯＳトランジスタＮＭ１と、ゲートに前記第５スイッチＳＷ５により選択的に伝送された信号が入力される第２ＮＭＯＳトランジスタＮＭ２を含み、前記第１、第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２の共通に接続された端子から出力信号がデータ出力パッドＤＯＵＴに出力するように構成される。
【０００７】
このような構成の従来の並列テスト回路で動作方式は、並列アクセス（parallel access）されたセル等に格納されたデータが互いに同一であれば論理値“ハイ（high）”レベルを、相違するときは論理値“ロー（low）”レベルを出力するよう構成されることにより、“ハイ”レベルで出力されるときにのみ素子を“パス（pass）”と認識し、“ロー”レベルで出力されるときは“フェイル（fail）”として処理する方式である。
【０００８】
図１４は、図１３の並列テストモードの真理表（truth table）を示している。図１４に示されたように、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが互いに同一のときは、リード（read）モード時にデータが出力されるデータ出力パッドＤＯＵＴを介して、“１”、即ち、論理値“ハイ”レベルの信号が出力され、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相違するときは、前記データ出力パッドＤＯＵＴを介して、“０”、即ち、論理値“ロー”レベルの信号が出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体素子の並列テスト回路にあっては、並列アクセスされたセル等のデータが全て同一のときはそのデータに関わりなく出力をただ“ハイ”レベルで出力するため、いろいろな問題点等が発生していた。例えば、図１３で並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂに“１”のデータをライト（write）したときに誤作動により全て“０”のデータが格納されたとすれば、既存の並列テスト方式ではその出力は“ハイ”レベルで出力されるため、素子外部では“パス”と認識されてしまうという問題があった。
【００１０】
勿論、このような場合には、テスト動作自体が誤って行われる結果を招いているのであるが、従来の並列テスト回路における並列テスト方式ではこのようなエラー（error）を検出することができないという問題があった。
【００１１】
さらに、正常素子（good device）に対する既存の並列テスト方式では常に“ハイ”レベルのみを出力するので、“ハイ／ロー”レベルが全て出力されてこそ測定が可能になる、素子特性チェック（check）や、スピードソート（speed sort）テストにおいては、従来技術の並列テスト方式を利用することができないという問題があった。
【００１２】
したがって、本発明は上記諸問題点を解決するために考案されたものであり、本発明の課題は、誤作動により誤ったデータが格納されても正確な並列テストを行うことができる並列テスト回路を提供することである。
【００１３】
また、本発明の他の課題は、半導体記憶素子のエラーを正確に検出してパス／フェイル素子に対する信頼性の高い並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用できる並列テスト回路を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明による半導体記憶素子の並列テスト回路は、三相出力（tri-state output）を有する分割（devide）された出力ドライバー構造でなる並列テスト回路であることをその要旨とする。
【００１５】
このため、請求項１記載の発明は、
ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、
前記サブ出力ドライバーが出力データを一定時間出力した後、前記サブ出力ドライバーをフローティングさせ出力データが出力しないよう遮断する遅延手段と、
を備えることを特徴としている。
【００１６】
また、請求項２記載の発明は、ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、を備え、
前記サブ出力ドライバー制御部は、出力イネーブル信号と前記複数個のセルアレイに格納された複数個のデータを組み合わせた信号を、組み合わせた信号によりそれぞれ駆動され、第１基準電圧と前記サブ出力ドライバーの出力データを比べて第１サブ駆動信号を出力する第１比較手段と、第２基準電圧と前記サブ出力ドライバーの出力データを比べて第２サブ駆動信号を出力する第２比較手段を備えることを特徴としている。
【００１７】
さらに、請求項３記載の発明は、前記第１、第２比較手段は、電流ミラー形センスアンプであることを特徴としている。
【００１８】
そして、請求項４記載の発明は、前記第１基準電圧は 0.54*VCC であり、第２基準電圧は 0.32*VCC であることを特徴としている。
【００１９】
また、請求項５記載の発明は、前記中間レベルは、ローインピダンスであることを特徴としている。
【００２０】
そして、請求項６記載の発明は、前記中間レベルは、ハーフ電源電圧（ 1/ ２ VCC ）であることを特徴としている。
【００２１】
さらに、請求項７記載の発明は、前記メイン出力ドライバーの構成素子の大きさが、前記サブ出力ドライバーの構成素子の大きさより大きいことを特徴としている。
【００２３】
したがって、本発明によって、
誤作動により誤ったデータが格納されても正確な並列テストを行うことができ、半導体記憶素子のエラーを正確に検出して正常／フェイル素子に対する信頼性のある並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用が可能であるという利点を有する。
【００２４】
【発明の実施の形態】
以下、図１〜図１２を参照して本発明に係る半導体記憶素子の並列テスト回路の実施の形態を詳細に説明する。なお、図１３に示す従来の配列テスト回路と同一の構成要素に対しては同一の符号を付するものとする。
【００２５】
（第１の実施の形態）
図１は、本発明を適用した半導体メモリ素子の並列テスト回路の第１の実施の形態を示す回路構成図である。この図１では、テストモードデータ経路を明確に表すためノーマルモード時のデータ経路は省略している。
【００２６】
第１の実施の形態における半導体メモリ素子の並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、
電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＡ１及び第１ＮＭＯＳトランジスタＮＭＡ１からなるメイン出力ドライバー８Ａと、電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＡ２、及び第２ＮＭＯＳトランジスタＮＭＡ２からなるサブ出力ドライバー１０Ａと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ａを駆動するための第１、第２メイン駆動信号ＭＤＲＡ１、ＭＤＲＡ２、及び出力信号ＣＯＮＡを出力するメイン出力ドライバー制御部４Ａと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ａの第１メイン駆動信号ＭＤＲＡ１と出力信号ＣＯＮＡを利用し、前記サブ出力ドライバー１０Ａを駆動するための第１、第２サブ駆動信号ＳＤＲＡ１、ＳＤＲＡ２を出力するサブ出力ドライバー制御部６Ａと、
前記メイン出力ドライバー８Ａ又はサブ出力ドライバー１０Ａの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴを含んで構成される。
【００２７】
ここで、前記メイン出力ドライバー制御部４Ａは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算するイクスクルシブノアゲートＸＮＯＲＡと、そのイクスクルシブノアゲートＸＮＯＲＡの出力と出力イネーブル信号ＯＥとを否定論理乗算する第１ナンドゲートＮＤＡ１と、その第１ナンドゲートＮＤＡ１の出力を反転させる第１インバータＩＮＡ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＡ２と、
前記第１セルアレイ２Ａの出力データＡと前記第１インバータＩＮＡ１の出力とを否定論理乗算して前記第１メイン駆動信号ＭＤＲＡ１を出力する第２ナンドゲートＮＤＡ２と、前記第１インバータＩＮＡ１と第２インバータＩＮＡ２の各出力を否定論理乗算して出力信号ＣＯＮＡを出力する第３ナンドゲートＮＤＡ３と、その第３ナンドゲートＮＤＡ３の出力を反転させ前記第２メイン駆動信号ＭＤＲＡ２を出力する第３インバータＩＮＡ３とを含んで構成される。
【００２８】
また、前記サブ出力ドライバー制御部６Ａは、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ａの出力信号ＣＯＮＡを否定論理乗算して第１サブ駆動信号ＳＤＲＡ１を出力する第４ナンドゲートＮＤＡ４と、出力イネーブル信号ＯＥと前記第１メイン駆動信号ＭＤＲＡ１を否定論理乗算する第５ナンドゲートＮＤＡ５と、その第５ナンドゲートＮＤＡ５の出力を反転させ第２サブ駆動信号ＳＤＲＡ２を出力する第４インバータＩＮＡ４と、を含んで構成される。
【００２９】
この図１の並列テスト回路の構成上の特徴は、出力ドライバーがメイン（main）出力ドライバー８Ａとサブ（sub）出力ドライバー１０Ａに分割されており、分割された各出力ドライバー８Ａ、１０Ａは第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂと出力イネーブル信号ＯＥが入力され、メイン出力ドライバー８Ａとサブ出力ドライバー１０Ａをそれぞれ駆動するためのメイン及びサブ出力ドライバー制御部４Ａ、６Ａにより三相出力を駆動するように構成されたものである。
【００３０】
このように構成された図１で見られる本発明の並列テスト回路の作用を説明すれば次の通りである。
【００３１】
図１に示すような本発明による分割された出力ドライバー８Ａ、１０Ａからなり、三相出力を有する並列テストモードで三つの出力レベルに対するそれぞれの分割された出力ドライバーの出力条件を図２を参照して検討してみれば、並列テストモードリード時に並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのデータレベルが全て“１”であれば、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＰＭＯＳトランジスタＰＭＡ１、ＰＭＡ２が全て“オン（on）”になり、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＮＭＯＳトランジスタＮＭＡ１、ＮＭＡ２は全て“オフ（off）”になるため、最終出力データのレベルは“１”の値の“ハイ”レベルになる。
【００３２】
逆に、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのレベルが全て“０”であれば、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＰＭＯＳトランジスタＰＭＡ１、ＰＭＡ２が全て“オフ”になり、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＮＭＯＳトランジスタＮＭＡ１、ＮＭＡ２は全て“オン”になるため、最終出力データのレベルは“０”の値の“ロー”レベルになる。したがって、並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが互いに同一のときは、格納されたそのデータ値がそのまま出力される。
【００３３】
しかし、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのデータ値が相違するときは、即ち第１、第２出力データＡ、Ｂの値がそれぞれ“０”と“１”、あるいは“１”と“０”であればメイン出力ドライバー８Ａの第１ＰＭＯＳトランジスタＰＭＡ１と第１ＮＭＯＳトランジスタＮＭＡ１が全て“オフ”になり、メイン出力ドライバー８Ａはフローティング（floating）状態、即ちハイインピダンス（Hi-Z）状態となり、サブ出力ドライバー１０Ａの第２ＰＭＯＳトランジスタＰＭＡ２と第２ＮＭＯＳトランジスタＮＭＡ２は全て“オン”になり、サブ出力ドライバー１０Ａはローインピダンス（Low-Z）レベルを出力することになるので、最終出力データのレベルはローインピダンスレベル（約、ハーフ電源電圧（１/２ VCC）レベル）になる。
【００３４】
したがって、並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データ２Ａ、２Ｂが相違するときは、図２の真理表の値と同一の“ハイ／ロー”レベルでないローインピダンスレベル（約、ハーフ電源電圧（１/２ VCC）レベル）が出力されることになる。
【００３５】
一方、エラー（error）発生時には、ローインピダンスレベルが素子から出力されることにより、出力レベルスイッチング（switching）速度が純粋フローティング（floating）によるハイインピダンス（Hi-Z）レベルへのスイッチング速度より並外れに早いため、ＳＤＲＡＭ（Synchronous DRAM）のような高速メモリ素子のテストにおいてもある程度スピードバイニング（speed binning）を適用させることができるという長所がある。
【００３６】
しかし、図１でサブ出力ドライバー１０Ａの第２ＰＭＯＳトランジスタＰＭＡ２と第２ＮＭＯＳトランジスタＮＭＡ２が全て“オン”になれば、システムパワーサプライ（System power supply）（VCC）と接地（ground）（VSS）間の一時的なショート（short）が生じることになり、システムと素子に損傷（damage）を与えることもある。よって、本発明ではこのような問題点を解決するため各出力ドライバー８Ａ、１０Ａを電流容量の大きいメイン出力ドライバーと、容量の小さいサブ出力ドライバーに分割構成することにより、並列テストモード動作時システムパワーと接地がショートされることにより発生可能なテストシステムと、素子の損傷に関する安定性を確保することができる。
【００３７】
以上のように、本発明の分割された出力ドライバー構造を有する三相並列テストモードの出力は三つのレベル、即ち“ハイ”、“ロー”、そして“ローインピダンス”を出力する構造であり、並列アクセスされたセルアレイ等のデータが全て同一のときには、そのセル等に格納されたデータレベル（ハイ又はローレベル）を出力し、若し一つでも異なるときにはローインピダンスレベル（約、ハーフ電源電圧レベル）を出力するため、そのセル等に正確なデータが格納されているか否かを確認することができる。
【００３８】
したがって、並列アクセスされたセル等に“１”のデータをライトしたが誤作動で全て“０”のデータが格納されているとすれば、分割された出力ドライバー構造を有する本発明では出力で“ロー”レベル、即ち“０”を出力するため、これを検出して“フェイル”として処理することができる。よって、従来の並列テスト回路では検出が不可能であったエラーを検出することができる。
【００３９】
（第２の実施の形態）
図３は、本発明を適用した半導体メモリ素子の並列テスト回路の第２の実施の形態を示す回路構成図である。第２の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＢ１及び第１ＮＭＯＳトランジスタＮＭＢ１からなるメイン出力ドライバー８Ｂと、
ソース電源でハーフ電源電圧（１/２ VCC）が印加される第２ＰＭＯＳトランジスタＰＭＢ２からなるサブ出力ドライバー１０Ｂと、出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂとを利用し、前記メイン出力ドライバー８Ｂを駆動するための第１、第２メイン駆動信号ＭＤＲＢ１、ＭＤＲＢ２を出力するメイン出力ドライバー制御部４Ｂと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ｂの第１メイン駆動信号ＤＲＭＢ１と出力信号ＣＯＮＢとを利用し、前記サブ出力ドライバー１０Ｂを駆動するためのサブ駆動信号ＳＤＲＢを出力するサブ出力ドライバー制御部６Ｂと、
前記メイン出力ドライバー８Ｂ又はサブ出力ドライバー１０Ｂの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００４０】
ここで、前記メイン出力ドライバー制御部４Ｂは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算するイクスクルシブノアゲートＸＮＯＲＢと、そのイクスクルシブノアゲートＸＮＯＲＢの出力と出力イネーブル信号ＯＥとを否定論理乗算して出力信号ＣＯＮＢを出力する第１ナンドゲートＮＤＢ１と、その第１ナンドゲートＮＤＢ１の出力信号ＣＯＮＢを反転させる第１インバータＩＮＢ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＢ２と、
前記第１セルアレイ２Ｂの出力データＡと前記第１インバータＩＮＢ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＢ１を出力する第２ナンドゲートＮＤＢ２と、前記第１インバータＩＮＢ１と第２インバータＩＮＢ２の各出力を否定論理乗算する第３ナンドゲートＮＤＢ３と、その第３ナンドゲートＮＤＢ３の出力を反転させ第２メイン駆動信号ＭＤＲＢ２を出力する第３インバータＩＮＢ３と、を含んで構成される。
【００４１】
また、前記サブ出力ドライバー制御部６Ｂは、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ｂの出力信号ＣＯＮＢとを否定論理乗算し、前記サブ出力ドライバー１０Ｂを駆動するためのサブ駆動信号ＳＤＲＢを出力する第４ナンドゲートＮＤＢ４を含んで構成される。
【００４２】
この図３の並列テスト回路の構成上の特徴は、サブ出力ドライバー１０Ｂがソース電源としてハーフ電源電圧（half-VCC）（1/2 VCC）を用いることである。
【００４３】
図３に示すような並列テスト回路において、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂ が互いに同一のときには、メイン出力ドライバー８Ｂは“ロー”又は“ハイ”レベルを出力し、サブ出力ドライバー１０Ｂは“オフ”状態となり、結果的に出力データはメイン出力ドライバー８Ｂの出力レベルを有することになる。しかし、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのレベルが相違するときには、メイン出力ドライバー８Ｂはフローティング（Hi-Z）状態となり、サブドライバー１０Ｂは“オン”状態となるため、結局出力データはハーフ電源電圧レベル（１/２VCCレベル）の出力として現れる。これは、図３の真理表を示した図面の図４を参照すれば容易に理解することができる。
【００４４】
なお、図５は、第１及び第２の実施の形態における並列テスト回路の三相出力レベルの波形を示す図である。
【００４５】
（第３の実施の形態）
図６は、本発明適用した半導体メモリ素子の並列テスト回路の第３の実施の形態を示す回路構成図である。第３の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＣ１及び第１ＮＭＯＳトランジスタＮＭＣ１からなるメイン出力ドライバー８Ｃと、
電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＣ２及び第２ＮＭＯＳトランジスタＮＭＣ２からなるサブ出力ドライバー１０Ｃと、出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｃを駆動するための第１、第２メイン駆動信号ＭＤＲＣ１、ＭＤＲＣ２、及び、第１、第２出力信号ＣＯＮＣ１、ＣＯＮＣ２を出力するメイン出力ドライバー制御部４Ｃと、そのメイン出力ドライバー制御部４Ｃの第１出力信号ＣＯＮＣ１及び出力イネーブル信号ＯＥにより制御され、サブ出力ドライバー制御部６Ｃを制御する遅延部１２と、
その遅延部１２の制御信号ＣＮＴＣにより制御され、前記メイン出力ドライバー制御部４Ｃの第１メイン駆動信号ＭＤＲＣ１、第２出力信号ＣＯＮＣ２を利用し、前記サブ出力ドライバー１０Ｃを駆動するための第１、第２サブ駆動信号ＳＤＲＣ１、ＳＤＲＣ２を出力するサブ出力ドライバー制御部６Ｃと、前記メイン出力ドライバー８Ｃ又はサブ出力ドライバー１０Ｃの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴを含んで構成される。
【００４６】
ここで、前記メイン出力ドライバー制御部４Ｃは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的論理加算して、第１出力信号ＣＯＮＣ１を出力するイクスクルシブノアゲートＸＯＲＣと、出力イネーブル信号ＯＥを反転させる第１インバータＩＮＣ１と、前記イクスクルシブノアゲートＸＯＲＣの出力と第１インバータＩＮＣ１の出力を否定論理加算する第１ノアゲートＮＯＲＣ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＣ２と、
前記第１セルアレイ２Ａの出力データＡと前記第１ノアゲートＮＯＲＣ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＣ１を出力する第１ナンドゲートＮＤＣ１と、前記第２インバータＩＮＣ２の出力と前記第１ノアゲートＮＯＲＣ１の出力とを否定論理乗算して第２出力信号ＣＯＮＣ２を出力する第２ナンドゲートＮＤＣ２と、その第２ナンドゲートＮＤＣ２の第２出力信号ＣＯＮＣ２を反転させ第２メイン駆動信号ＭＤＲＣ２を出力する第３インバータＩＮＣ３と、を含んで構成される。
【００４７】
また、前記遅延部１２は、前記メイン出力ドライバー制御部４Ｃの第１出力信号ＣＯＮＣ１と出力イネーブル信号ＯＥとを否定論理乗算する第３ナンドゲートＮＤＣ３と、その第３ナンドゲートＮＤＣ３の出力を一定時間遅延させる遅延器ＤＥＣと、その遅延器ＤＥＣの出力を反転させる第４インバータＩＮＣ４と、その第４インバータＩＮＣ４の出力と前記第３ナンドゲートＮＤＣ３の出力とを否定論理加算する第２ノアゲートＮＯＲＣ２と、その第２ノアゲートＮＯＲＣ２の出力と出力イネーブル信号ＯＥとを否定論理乗算して制御信号ＣＮＴＣを出力する第４ナンドゲートＮＤＣ４と、を含んで構成される。
【００４８】
そして、前記サブ出力ドライバー制御部６Ｃは、前記第１メイン駆動信号ＭＤＲ１と制御信号ＣＮＴＣとを否定論理乗算する第５ナンドゲートＮＤＣ５と、その第５ナンドゲートＮＤＣ５の出力を反転させ第１サブ駆動信号ＳＤＲＣ１を出力する第５インバータＩＮＣ５と、前記メイン出力ドライバー制御部４Ｃの第２出力信号ＣＯＮＣ２と制御信号ＣＮＴＣとを否定論理乗算して第２サブ駆動信号ＳＤＲＣ２を出力する第６ナンドゲートＮＤＣ６と、を含んで構成される。
【００４９】
本実施の形態の並列テスト回路は、前述した本発明を適用した第１実施の形態における並列テスト回路の構造に、サブ出力ドライバーの出力時間を制御するための遅延手段１２を採用した構造にその特徴がある。
【００５０】
よって、基本的な動作は図１と類似するが、異なる点は、フェイル（fail）時に、サブ出力ドライバー１０Ｃのローインピダンス（Low-Z）レベルの出力を次のデータ出力まで維持せず、遅延手段１２である程度ローインピダンス（Low-Z）が出力された後、サブ出力ドライバー１０Ｃを“オフ”させてローインピダンス（Low-Z）出力を遮断することである。よって、フェイルを速やかに検出することができるため、電流消耗を多少軽減させることができる。
【００５１】
図７は、図６の真理表を示す図面であり、この図７を参照すれば、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データＡ、Ｂが相違するレベルのとき、サブ出力ドライバー１０Ｃの第２ＰＭＯＳトランジスタＰＭＣ２と第２ＮＭＯＳトランジスタＮＭＣ２のスイッチング動作が変化することが分かる。
【００５２】
（第４の実施の形態）
図８は、本発明を適用した半導体メモリ素子の並列テスト回路の第４の実施の形態を示す回路構成図である。第４の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセルからなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＤ１と第１ＮＭＯＳトランジスタＮＭＤ１からなるメイン出力ドライバー８Ｄと、ソース電源にハーフ電源電圧（１/２ VCC）が印加される第２ＰＭＯＳトランジスタＰＭＤ２からなるサブ出力ドライバー１０Ｄと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｄを駆動するための第１、第２メイン駆動信号ＭＤＲＤ１、ＭＤＲＤ２と出力信号ＣＯＮＤとを出力するメイン出力ドライバー制御部４Ｄと、出力イネーブル信号ＯＥにより制御され、前記メイン出力ドライバー制御部４Ｄの出力信号ＣＯＮＤを利用し、前記サブ出力ドライバー１０Ｄを制御するためのサブ駆動信号ＳＤＲＤを出力する遅延部１４と、前記メイン出力ドライバー８Ｄ又はサブ出力ドライバー１０Ｄの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００５３】
ここで、前記メイン出力ドライバー制御部４Ｄは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的論理加算して出力信号ＣＯＮＤを出力するイクスクルシブオアゲートＸＯＲＤと、出力イネーブル信号ＯＥを反転させる第１インバータＩＮＤ１と、その第１インバータＩＮＤ１の出力と前記イクスクルシブオアゲートＸＯＲＤの出力とを否定論理加算する第１ノアゲートＮＯＲＤ１と、
前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＤ２と、前記第１出力データＡと前記第１ノアゲートＮＯＲＤ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＤ１を出力する第１ナンドゲートＮＤＤ１と、前記第２インバータＩＮＤ２の出力と前記第１ノアゲートＮＯＲＤ１の出力とを否定論理乗算する第２ナンドゲートＮＤＤ２と、その第２ナンドゲートＮＤＤ２の出力を反転させ第２メイン駆動信号を出力する第３インバータＩＮＤ３と、を含んで構成される。
【００５４】
また、前記遅延部１４は、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ｄの出力信号ＣＯＮＤとを否定論理乗算する第３ナンドゲートＮＤＤ３と、その第３ナンドゲートＮＤＤ３の出力を一定時間遅延させる遅延器ＤＥＤと、その遅延器ＤＥＤの出力を反転させる第４インバータＩＮＤ４と、その第４インバータＩＮＤ４の出力と前記第３ナンドゲートＮＤＤ３の出力とを否定論理加算する第２ノアゲートＮＯＲＤ２と、その第２ノアゲートＮＯＲＤ２の出力と出力イネーブル信号ＯＥを否定論理乗算してサブ駆動信号ＳＤＲＤを出力する第４ナンドゲートＮＤＤ４と、を含んで構成される。
【００５５】
この図８の並列テスト回路の構成上の特徴は、前述した図３の並列テスト回路において、サブドライバーの出力時間を制御する遅延手段１４を採用したものである。よって、図８の並列テスト回路の基本動作は、図３の並列テスト回路と類似するが、異なる点は、フェイル（fail）時に、サブ出力ドライバー１０Ｄのハーフ電源電圧（１/２ VCC）を次のデータ出力まで発生させず、遅延手段１４により一定時間の間ハーフ電源電圧（１/２ VCC）が出力された後サブ出力ドライバー１０Ｄを“オフ”させ、ハーフ電源電圧（１/２ VCC）の出力を遮断することである。よって、フェイルを速やかに検出することができるため、電流消耗を多少軽減させることができる。
【００５６】
図９は、図８の真理表を示す図面であり、この図９を参照すれば、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データＡ、Ｂが相違するレベルのとき、サブ出力ドライバー１０Ｄの第２ＰＭＯＳトランジスタＰＭＤ２のスイッチング動作が変化することが分かる。
【００５７】
（第５の実施の形態）
図１０は、本発明を適用した半導体メモリ素子の並列テスト回路の第５の実施の形態を示す回路構成図である。第５の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＥ１と及び第１ＮＭＯＳトランジスタＮＭＥ１からなるメイン出力ドライバー８Ｅと、
電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＥ２及び第２ＮＭＯＳトランジスタＮＭＥ２からなるサブ出力ドライバー１０Ｅと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｅを駆動するための第１、第２メイン駆動信号ＭＤＲＥ１、ＭＤＲＥ２及び出力信号ＣＯＮＥを出力するメイン出力ドライバー制御部４Ｅと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ｅの出力信号ＣＯＮＥを利用し、前記サブ出力ドライバー１０Ｅを駆動するための第１、第２サブ駆動信号ＳＤＲＥ１、ＳＤＲＥ２を出力するサブ出力ドライバー制御部６Ｅと、前記メイン出力ドライバー８Ｅ又はサブ出力ドライバー１０Ｅの出力データをリードするとき、外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００５８】
ここで、前記メイン出力ドライバー制御部４Ｅは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算して出力信号ＣＯＮＥを出力するイクスクルシブ ノアゲートＸＮＯＲＥと、そのイクスクルシブノアゲートＸＮＯＲＥの出力信号ＣＯＮＥと出力イネーブル信号ＯＥとを否定論理乗算する第１ナンドゲートＮＤＥ１と、その第１ナンドゲートＮＤＥ１の出力を反転させる第１インバータＩＮＥ１と、
前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＥ２と、前記第１セルアレイ２Ａの出力データＡと前記第１インバータＩＮＥ１の出力を否定論理乗算して第１メイン駆動信号ＭＤＲＥ１を出力する第２ナンドゲートＮＤＥ２と、前記第１インバータＩＮＥ１と第２インバータＩＮＥ２の各出力を否定論理乗算する第３ナンドゲートＮＤＥ３と、その第３ナンドゲートＮＤＥ３の出力を反転させ第２メイン駆動信号ＭＤＲＥ２を出力する第３インバータＩＮＥ３と、を含んで構成される。
【００５９】
また、前記サブ出力ドライバー制御部６Ｅは、出力イネーブル信号ＯＥを反転させる第４インバータＩＮＥ４と、その第４インバータＩＮＥ４の出力と前記メイン出力ドライバー制御部４Ｅの出力信号ＣＯＮＥとを否定論理加算するノアゲートＮＯＲＥと、
そのノアゲートＮＯＲＥの出力により駆動され、第１基準電圧ＶＲＥＦ１と前記サブ出力ドライバー１０Ｅの出力データとを比べて第１サブ駆動信号ＳＤＲＥ１を出力する第１電流ミラー形センスアンプＳＡ１と、
前記ノアゲートＮＯＲＥの出力により駆動され、第２基準電圧ＶＲＥＦ２とサブ出力ドライバー１０Ｅの出力データとを比べ、その比較結果を出力する第２電流ミラー形センスアンプＳＡ２と、その第２電流ミラー形センスアンプＳＡ２の出力を反転させ第２サブ駆動信号ＳＤＲＥ２を出力する第５インバータＩＮＥ５と、を含んで構成される。
【００６０】
図１０の作用を説明すれば、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相似するときには、メイン出力ドライバー８Ｅで“ハイ”又は“ロー”レベルを出力し、サブ出力ドライバー１０Ｅは“オフ”状態にある。しかし、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相違するときは、メイン出力ドライバー８Ｅは“オフ”状態となり、このとき、サブ出力ドライバー１０Ｅは出力データレベルに従い変化するが、若しデータが“ハイ”レベル状態にあるとすれば第２ＮＭＯＳトランジスタＮＭＥ２が“オン”となり、出力データレベルをフェイル領域に引き下げ、逆に出力データが“ロー”レベル状態であれば、第２ＰＭＯＳトランジスタＰＭＥ２が“オン”となり、出力データレベルをフェイル領域に引き上げる。
【００６１】
このとき、図１０の並列テスト回路は電流消耗を軽減するためハイインピーダンス（Hi-Z）まで引き落とさず、フェイル領域区間までにのみ速やかに到達するように、電流ミラーに用いられた基準電圧レベルにそれぞれ第１基準電圧ＶＲＥＦ１（約、0.32*VCCレベル）と第２基準電圧ＶＲＥＦ２（約、0.54*VCCレベル）を供給する。これは図１０の真理表を示す図１１を参照すれば容易に理解することができる。
【００６２】
一方、図１２は図６、図８及び図１０回路の三相出力レベル波形図を示している。
【００６３】
このような本発明による並列テスト回路は、分割された出力ドライバーを利用した三相出力並列テストを介し、特にテスト時間はモード動作時減少するドントケア（Don”t Care）アドレスビット（address bit）数ほど１／２倍ずつ減少する。尚、テストモード動作時出力が“ハイ（high）”、“ロー（low）”、そして中間レベル（１/２ VCC、ハイ インピダンス（Hi-Z）、又はローインピダンス（Low-Z）レベル）で出力されるため、ファルトカバレージ（Fault Coverage）向上効果を得ることができる。
【００６４】
即ち、本発明では、ストックファルト（stuck fault）検出、カップリングファルト（Coupling Fault）検出、トランジションファルト（Transition Fault）検出、パターンセンシティブファルト（Pattern Sensitive Fault）検出、出力バッファスイッチングノイズスクリーン（switching noise screen）、無効（invalid）出力データ発生等、従来のテストモードで検出できなかったものを検出することができ、特性チェック及びスピードソーティング等のテストも大きく改善される。
【００６５】
なお、上記記載では本発明の実施の形態に関し説明をしたが、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解できるはずである。
【００６６】
【発明の効果】
以上のように、本発明による並列テスト回路によれば、
誤作動により誤ったデータが格納されても正確な並列テストを行うことができ、半導体記憶素子のエラーを正確に検出して正常／フェイル素子に対する信頼性のある並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用が可能であるという利点を有する。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態における並列テスト回路の構成を示す図である。
【図２】図１の並列テスト回路の真理表を示す図である。
【図３】本発明を適用した第２の実施の形態における並列テスト回路の構成を示す図である。
【図４】図３の並列テスト回路の真理表を示す図である。
【図５】図１及び図３の並列テスト回路の三相出力レベル波形を示す図である。
【図６】本発明を適用した第３の実施の形態における並列テスト回路の構成を示す図である。
【図７】図６の並列テスト回路の真理表を示す図である。
【図８】本発明を適用した第４の実施の形態における並列テスト回路の構成を示す図である。
【図９】図１０の並列テスト回路の真理表を示す図である。
【図１０】本発明を適用した第５の実施の形態における並列テスト回路の構成を示す図である。
【図１１】図１０の並列テスト回路の真理表を示す図である。
【図１２】図６、図８、及び図１０の並列テスト回路の三相出力レベルの波形を示す図である。
【図１３】従来技術の並列テスト回路の構成を示す図である。
【図１４】図１３の並列テスト回路の真理表を示す図である。
【符号の説明】
DIN データ入力パッド
DOUT データ出力パッド
２Ａ、２Ｂ 第１、第２セルアレイ
４Ａ〜４Ｅ メイン出力ドライバー制御部
６Ａ〜６Ｅ サブ出力ドライバー制御部
８Ａ〜８Ｅ メイン出力ドライバー
１０Ａ〜１０Ｅ サブ出力ドライバー
１２、１４ 遅延手段
【発明の属する技術分野】
本発明は、半導体記憶素子（Semiconductor Memory Device）の並列テスト回路に係り、詳細には、並列テスト（parallel test）が正確になされるよう分割された出力ドライバー（output driver）を構成した半導体記憶素子の並列テスト回路に関する。
【０００２】
【従来の技術】
半導体記憶素子、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のような素子は、その集積度（density）が非常に急速に高められている。そのため、一つの素子内に集積されるセル（cell）等の数が数千万個以上になるように、素子自体が非常に超高集積化されている。
【０００３】
一方、セルが正常か又は異常かをテストすることは非常に重要であるが、このようなテストを正確に行うこと以外にもより短い時間内にテストを行うことが求められている。このような要求に応えるために、多ビットアクセス（multi-bit access）が同時に可能な並列テスト法が提案されており、この並列テスト法は当技術分野では一般化されている。よって、テストタイム（test time）を短縮するため、殆どのＤＲＡＭ内部には並列テスト回路が搭載されている。
【０００４】
図１３は、従来技術の並列テスト回路の構成を示す図である。その構成はライト（write）時にデータを入力するためのデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮにより入力されたデータが格納される複数個のメモリセルからなる第１、第２セルアレイ（cell array）２Ａ、２Ｂと、その第１、第２セルアレイ２Ａ、２Ｂに格納された各データＡ、Ｂの状態によりノーマルモード時には格納されたデータＡ又はＢを出力し、テストモード時には格納されたデータＡ、Ｂのレベルに従ってハイレベル、又はローレベルのデータを出力する出力ドライバー８と、
前記データ入力パッドＤＩＮにより入力されたデータをノーマル経路あるいはテスト経路に選択的に接続するための第１スイッチＳＷ１と、ノーマルモード時にノーマル経路を介して入力されたデータを前記第１、第２セルアレイ２Ａ、２Ｂに選択的に接続するための第２スイッチＳＷ２と、前記第１、第２セルアレイ２Ａ、２Ｂに格納された第１、第２データＡ、Ｂのいずれか一つを、ノーマルモード時に選択的にノーマル経路を介して出力するための第３スイッチＳＷ３と、その第３スイッチＳＷ３により選択的に出力されたデータを反転させる第１インバータＩＮＶ１と、
前記第１、第２セルアレイ２Ａ、２Ｂの各データＡ、Ｂを利用してテストモード時に出力ドライバー８を制御するための第１、第２出力ドライバー駆動信号ＤＲ１、ＤＲ２を出力する出力ドライバー制御部４と、前記第３スイッチＳＷ３により選択的に出力されたデータあるいは前記出力ドライバー制御部４の第１出力ドライバー駆動信号ＤＲ１を選択的に出力ドライバー８に接続するための第４スイッチＳＷ４と、
前記第１インバータＩＮＶ１の出力あるいは前記出力ドライバー制御部４の第２出力ドライバー駆動信号ＤＲ２を選択的に出力ドライバー８に接続するための第５スイッチＳＷ５と、前記出力ドライバー８の出力をリード（read）時に外部に出力するためのデータ出力パッドＤＯＵＴと、を含んで構成される。
【０００５】
ここで、前記出力ドライバー制御部４は、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算する第１出力ドライバー駆動信号ＤＲ１を出力するイクスクルシーブノアゲートＸＮＯＲと、そのイクスクルシーブノアゲートＸＮＯＲの出力を反転させ第２出力ドライバー駆動信号ＤＲ２を出力する第１インバータＩＮＶ１とを含んで構成される。
【０００６】
また、前記出力ドライバー８は、電源電圧と接地電圧の間に直列接続され、ゲートに前記第４スイッチＳＷ４により選択的に伝送された信号が入力される第１ＮＭＯＳトランジスタＮＭ１と、ゲートに前記第５スイッチＳＷ５により選択的に伝送された信号が入力される第２ＮＭＯＳトランジスタＮＭ２を含み、前記第１、第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２の共通に接続された端子から出力信号がデータ出力パッドＤＯＵＴに出力するように構成される。
【０００７】
このような構成の従来の並列テスト回路で動作方式は、並列アクセス（parallel access）されたセル等に格納されたデータが互いに同一であれば論理値“ハイ（high）”レベルを、相違するときは論理値“ロー（low）”レベルを出力するよう構成されることにより、“ハイ”レベルで出力されるときにのみ素子を“パス（pass）”と認識し、“ロー”レベルで出力されるときは“フェイル（fail）”として処理する方式である。
【０００８】
図１４は、図１３の並列テストモードの真理表（truth table）を示している。図１４に示されたように、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが互いに同一のときは、リード（read）モード時にデータが出力されるデータ出力パッドＤＯＵＴを介して、“１”、即ち、論理値“ハイ”レベルの信号が出力され、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相違するときは、前記データ出力パッドＤＯＵＴを介して、“０”、即ち、論理値“ロー”レベルの信号が出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体素子の並列テスト回路にあっては、並列アクセスされたセル等のデータが全て同一のときはそのデータに関わりなく出力をただ“ハイ”レベルで出力するため、いろいろな問題点等が発生していた。例えば、図１３で並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂに“１”のデータをライト（write）したときに誤作動により全て“０”のデータが格納されたとすれば、既存の並列テスト方式ではその出力は“ハイ”レベルで出力されるため、素子外部では“パス”と認識されてしまうという問題があった。
【００１０】
勿論、このような場合には、テスト動作自体が誤って行われる結果を招いているのであるが、従来の並列テスト回路における並列テスト方式ではこのようなエラー（error）を検出することができないという問題があった。
【００１１】
さらに、正常素子（good device）に対する既存の並列テスト方式では常に“ハイ”レベルのみを出力するので、“ハイ／ロー”レベルが全て出力されてこそ測定が可能になる、素子特性チェック（check）や、スピードソート（speed sort）テストにおいては、従来技術の並列テスト方式を利用することができないという問題があった。
【００１２】
したがって、本発明は上記諸問題点を解決するために考案されたものであり、本発明の課題は、誤作動により誤ったデータが格納されても正確な並列テストを行うことができる並列テスト回路を提供することである。
【００１３】
また、本発明の他の課題は、半導体記憶素子のエラーを正確に検出してパス／フェイル素子に対する信頼性の高い並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用できる並列テスト回路を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明による半導体記憶素子の並列テスト回路は、三相出力（tri-state output）を有する分割（devide）された出力ドライバー構造でなる並列テスト回路であることをその要旨とする。
【００１５】
このため、請求項１記載の発明は、
ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、
前記サブ出力ドライバーが出力データを一定時間出力した後、前記サブ出力ドライバーをフローティングさせ出力データが出力しないよう遮断する遅延手段と、
を備えることを特徴としている。
【００１６】
また、請求項２記載の発明は、ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、を備え、
前記サブ出力ドライバー制御部は、出力イネーブル信号と前記複数個のセルアレイに格納された複数個のデータを組み合わせた信号を、組み合わせた信号によりそれぞれ駆動され、第１基準電圧と前記サブ出力ドライバーの出力データを比べて第１サブ駆動信号を出力する第１比較手段と、第２基準電圧と前記サブ出力ドライバーの出力データを比べて第２サブ駆動信号を出力する第２比較手段を備えることを特徴としている。
【００１７】
さらに、請求項３記載の発明は、前記第１、第２比較手段は、電流ミラー形センスアンプであることを特徴としている。
【００１８】
そして、請求項４記載の発明は、前記第１基準電圧は 0.54*VCC であり、第２基準電圧は 0.32*VCC であることを特徴としている。
【００１９】
また、請求項５記載の発明は、前記中間レベルは、ローインピダンスであることを特徴としている。
【００２０】
そして、請求項６記載の発明は、前記中間レベルは、ハーフ電源電圧（ 1/ ２ VCC ）であることを特徴としている。
【００２１】
さらに、請求項７記載の発明は、前記メイン出力ドライバーの構成素子の大きさが、前記サブ出力ドライバーの構成素子の大きさより大きいことを特徴としている。
【００２３】
したがって、本発明によって、
誤作動により誤ったデータが格納されても正確な並列テストを行うことができ、半導体記憶素子のエラーを正確に検出して正常／フェイル素子に対する信頼性のある並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用が可能であるという利点を有する。
【００２４】
【発明の実施の形態】
以下、図１〜図１２を参照して本発明に係る半導体記憶素子の並列テスト回路の実施の形態を詳細に説明する。なお、図１３に示す従来の配列テスト回路と同一の構成要素に対しては同一の符号を付するものとする。
【００２５】
（第１の実施の形態）
図１は、本発明を適用した半導体メモリ素子の並列テスト回路の第１の実施の形態を示す回路構成図である。この図１では、テストモードデータ経路を明確に表すためノーマルモード時のデータ経路は省略している。
【００２６】
第１の実施の形態における半導体メモリ素子の並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、
電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＡ１及び第１ＮＭＯＳトランジスタＮＭＡ１からなるメイン出力ドライバー８Ａと、電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＡ２、及び第２ＮＭＯＳトランジスタＮＭＡ２からなるサブ出力ドライバー１０Ａと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ａを駆動するための第１、第２メイン駆動信号ＭＤＲＡ１、ＭＤＲＡ２、及び出力信号ＣＯＮＡを出力するメイン出力ドライバー制御部４Ａと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ａの第１メイン駆動信号ＭＤＲＡ１と出力信号ＣＯＮＡを利用し、前記サブ出力ドライバー１０Ａを駆動するための第１、第２サブ駆動信号ＳＤＲＡ１、ＳＤＲＡ２を出力するサブ出力ドライバー制御部６Ａと、
前記メイン出力ドライバー８Ａ又はサブ出力ドライバー１０Ａの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴを含んで構成される。
【００２７】
ここで、前記メイン出力ドライバー制御部４Ａは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算するイクスクルシブノアゲートＸＮＯＲＡと、そのイクスクルシブノアゲートＸＮＯＲＡの出力と出力イネーブル信号ＯＥとを否定論理乗算する第１ナンドゲートＮＤＡ１と、その第１ナンドゲートＮＤＡ１の出力を反転させる第１インバータＩＮＡ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＡ２と、
前記第１セルアレイ２Ａの出力データＡと前記第１インバータＩＮＡ１の出力とを否定論理乗算して前記第１メイン駆動信号ＭＤＲＡ１を出力する第２ナンドゲートＮＤＡ２と、前記第１インバータＩＮＡ１と第２インバータＩＮＡ２の各出力を否定論理乗算して出力信号ＣＯＮＡを出力する第３ナンドゲートＮＤＡ３と、その第３ナンドゲートＮＤＡ３の出力を反転させ前記第２メイン駆動信号ＭＤＲＡ２を出力する第３インバータＩＮＡ３とを含んで構成される。
【００２８】
また、前記サブ出力ドライバー制御部６Ａは、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ａの出力信号ＣＯＮＡを否定論理乗算して第１サブ駆動信号ＳＤＲＡ１を出力する第４ナンドゲートＮＤＡ４と、出力イネーブル信号ＯＥと前記第１メイン駆動信号ＭＤＲＡ１を否定論理乗算する第５ナンドゲートＮＤＡ５と、その第５ナンドゲートＮＤＡ５の出力を反転させ第２サブ駆動信号ＳＤＲＡ２を出力する第４インバータＩＮＡ４と、を含んで構成される。
【００２９】
この図１の並列テスト回路の構成上の特徴は、出力ドライバーがメイン（main）出力ドライバー８Ａとサブ（sub）出力ドライバー１０Ａに分割されており、分割された各出力ドライバー８Ａ、１０Ａは第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂと出力イネーブル信号ＯＥが入力され、メイン出力ドライバー８Ａとサブ出力ドライバー１０Ａをそれぞれ駆動するためのメイン及びサブ出力ドライバー制御部４Ａ、６Ａにより三相出力を駆動するように構成されたものである。
【００３０】
このように構成された図１で見られる本発明の並列テスト回路の作用を説明すれば次の通りである。
【００３１】
図１に示すような本発明による分割された出力ドライバー８Ａ、１０Ａからなり、三相出力を有する並列テストモードで三つの出力レベルに対するそれぞれの分割された出力ドライバーの出力条件を図２を参照して検討してみれば、並列テストモードリード時に並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのデータレベルが全て“１”であれば、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＰＭＯＳトランジスタＰＭＡ１、ＰＭＡ２が全て“オン（on）”になり、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＮＭＯＳトランジスタＮＭＡ１、ＮＭＡ２は全て“オフ（off）”になるため、最終出力データのレベルは“１”の値の“ハイ”レベルになる。
【００３２】
逆に、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのレベルが全て“０”であれば、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＰＭＯＳトランジスタＰＭＡ１、ＰＭＡ２が全て“オフ”になり、メイン出力ドライバー８Ａ及びサブ出力ドライバー１０Ａの第１、第２ＮＭＯＳトランジスタＮＭＡ１、ＮＭＡ２は全て“オン”になるため、最終出力データのレベルは“０”の値の“ロー”レベルになる。したがって、並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが互いに同一のときは、格納されたそのデータ値がそのまま出力される。
【００３３】
しかし、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのデータ値が相違するときは、即ち第１、第２出力データＡ、Ｂの値がそれぞれ“０”と“１”、あるいは“１”と“０”であればメイン出力ドライバー８Ａの第１ＰＭＯＳトランジスタＰＭＡ１と第１ＮＭＯＳトランジスタＮＭＡ１が全て“オフ”になり、メイン出力ドライバー８Ａはフローティング（floating）状態、即ちハイインピダンス（Hi-Z）状態となり、サブ出力ドライバー１０Ａの第２ＰＭＯＳトランジスタＰＭＡ２と第２ＮＭＯＳトランジスタＮＭＡ２は全て“オン”になり、サブ出力ドライバー１０Ａはローインピダンス（Low-Z）レベルを出力することになるので、最終出力データのレベルはローインピダンスレベル（約、ハーフ電源電圧（１/２ VCC）レベル）になる。
【００３４】
したがって、並列アクセスされた第１、第２セルアレイ２Ａ、２Ｂの各出力データ２Ａ、２Ｂが相違するときは、図２の真理表の値と同一の“ハイ／ロー”レベルでないローインピダンスレベル（約、ハーフ電源電圧（１/２ VCC）レベル）が出力されることになる。
【００３５】
一方、エラー（error）発生時には、ローインピダンスレベルが素子から出力されることにより、出力レベルスイッチング（switching）速度が純粋フローティング（floating）によるハイインピダンス（Hi-Z）レベルへのスイッチング速度より並外れに早いため、ＳＤＲＡＭ（Synchronous DRAM）のような高速メモリ素子のテストにおいてもある程度スピードバイニング（speed binning）を適用させることができるという長所がある。
【００３６】
しかし、図１でサブ出力ドライバー１０Ａの第２ＰＭＯＳトランジスタＰＭＡ２と第２ＮＭＯＳトランジスタＮＭＡ２が全て“オン”になれば、システムパワーサプライ（System power supply）（VCC）と接地（ground）（VSS）間の一時的なショート（short）が生じることになり、システムと素子に損傷（damage）を与えることもある。よって、本発明ではこのような問題点を解決するため各出力ドライバー８Ａ、１０Ａを電流容量の大きいメイン出力ドライバーと、容量の小さいサブ出力ドライバーに分割構成することにより、並列テストモード動作時システムパワーと接地がショートされることにより発生可能なテストシステムと、素子の損傷に関する安定性を確保することができる。
【００３７】
以上のように、本発明の分割された出力ドライバー構造を有する三相並列テストモードの出力は三つのレベル、即ち“ハイ”、“ロー”、そして“ローインピダンス”を出力する構造であり、並列アクセスされたセルアレイ等のデータが全て同一のときには、そのセル等に格納されたデータレベル（ハイ又はローレベル）を出力し、若し一つでも異なるときにはローインピダンスレベル（約、ハーフ電源電圧レベル）を出力するため、そのセル等に正確なデータが格納されているか否かを確認することができる。
【００３８】
したがって、並列アクセスされたセル等に“１”のデータをライトしたが誤作動で全て“０”のデータが格納されているとすれば、分割された出力ドライバー構造を有する本発明では出力で“ロー”レベル、即ち“０”を出力するため、これを検出して“フェイル”として処理することができる。よって、従来の並列テスト回路では検出が不可能であったエラーを検出することができる。
【００３９】
（第２の実施の形態）
図３は、本発明を適用した半導体メモリ素子の並列テスト回路の第２の実施の形態を示す回路構成図である。第２の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＢ１及び第１ＮＭＯＳトランジスタＮＭＢ１からなるメイン出力ドライバー８Ｂと、
ソース電源でハーフ電源電圧（１/２ VCC）が印加される第２ＰＭＯＳトランジスタＰＭＢ２からなるサブ出力ドライバー１０Ｂと、出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂとを利用し、前記メイン出力ドライバー８Ｂを駆動するための第１、第２メイン駆動信号ＭＤＲＢ１、ＭＤＲＢ２を出力するメイン出力ドライバー制御部４Ｂと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ｂの第１メイン駆動信号ＤＲＭＢ１と出力信号ＣＯＮＢとを利用し、前記サブ出力ドライバー１０Ｂを駆動するためのサブ駆動信号ＳＤＲＢを出力するサブ出力ドライバー制御部６Ｂと、
前記メイン出力ドライバー８Ｂ又はサブ出力ドライバー１０Ｂの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００４０】
ここで、前記メイン出力ドライバー制御部４Ｂは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算するイクスクルシブノアゲートＸＮＯＲＢと、そのイクスクルシブノアゲートＸＮＯＲＢの出力と出力イネーブル信号ＯＥとを否定論理乗算して出力信号ＣＯＮＢを出力する第１ナンドゲートＮＤＢ１と、その第１ナンドゲートＮＤＢ１の出力信号ＣＯＮＢを反転させる第１インバータＩＮＢ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＢ２と、
前記第１セルアレイ２Ｂの出力データＡと前記第１インバータＩＮＢ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＢ１を出力する第２ナンドゲートＮＤＢ２と、前記第１インバータＩＮＢ１と第２インバータＩＮＢ２の各出力を否定論理乗算する第３ナンドゲートＮＤＢ３と、その第３ナンドゲートＮＤＢ３の出力を反転させ第２メイン駆動信号ＭＤＲＢ２を出力する第３インバータＩＮＢ３と、を含んで構成される。
【００４１】
また、前記サブ出力ドライバー制御部６Ｂは、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ｂの出力信号ＣＯＮＢとを否定論理乗算し、前記サブ出力ドライバー１０Ｂを駆動するためのサブ駆動信号ＳＤＲＢを出力する第４ナンドゲートＮＤＢ４を含んで構成される。
【００４２】
この図３の並列テスト回路の構成上の特徴は、サブ出力ドライバー１０Ｂがソース電源としてハーフ電源電圧（half-VCC）（1/2 VCC）を用いることである。
【００４３】
図３に示すような並列テスト回路において、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂ が互いに同一のときには、メイン出力ドライバー８Ｂは“ロー”又は“ハイ”レベルを出力し、サブ出力ドライバー１０Ｂは“オフ”状態となり、結果的に出力データはメイン出力ドライバー８Ｂの出力レベルを有することになる。しかし、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂのレベルが相違するときには、メイン出力ドライバー８Ｂはフローティング（Hi-Z）状態となり、サブドライバー１０Ｂは“オン”状態となるため、結局出力データはハーフ電源電圧レベル（１/２VCCレベル）の出力として現れる。これは、図３の真理表を示した図面の図４を参照すれば容易に理解することができる。
【００４４】
なお、図５は、第１及び第２の実施の形態における並列テスト回路の三相出力レベルの波形を示す図である。
【００４５】
（第３の実施の形態）
図６は、本発明適用した半導体メモリ素子の並列テスト回路の第３の実施の形態を示す回路構成図である。第３の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＣ１及び第１ＮＭＯＳトランジスタＮＭＣ１からなるメイン出力ドライバー８Ｃと、
電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＣ２及び第２ＮＭＯＳトランジスタＮＭＣ２からなるサブ出力ドライバー１０Ｃと、出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｃを駆動するための第１、第２メイン駆動信号ＭＤＲＣ１、ＭＤＲＣ２、及び、第１、第２出力信号ＣＯＮＣ１、ＣＯＮＣ２を出力するメイン出力ドライバー制御部４Ｃと、そのメイン出力ドライバー制御部４Ｃの第１出力信号ＣＯＮＣ１及び出力イネーブル信号ＯＥにより制御され、サブ出力ドライバー制御部６Ｃを制御する遅延部１２と、
その遅延部１２の制御信号ＣＮＴＣにより制御され、前記メイン出力ドライバー制御部４Ｃの第１メイン駆動信号ＭＤＲＣ１、第２出力信号ＣＯＮＣ２を利用し、前記サブ出力ドライバー１０Ｃを駆動するための第１、第２サブ駆動信号ＳＤＲＣ１、ＳＤＲＣ２を出力するサブ出力ドライバー制御部６Ｃと、前記メイン出力ドライバー８Ｃ又はサブ出力ドライバー１０Ｃの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴを含んで構成される。
【００４６】
ここで、前記メイン出力ドライバー制御部４Ｃは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的論理加算して、第１出力信号ＣＯＮＣ１を出力するイクスクルシブノアゲートＸＯＲＣと、出力イネーブル信号ＯＥを反転させる第１インバータＩＮＣ１と、前記イクスクルシブノアゲートＸＯＲＣの出力と第１インバータＩＮＣ１の出力を否定論理加算する第１ノアゲートＮＯＲＣ１と、前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＣ２と、
前記第１セルアレイ２Ａの出力データＡと前記第１ノアゲートＮＯＲＣ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＣ１を出力する第１ナンドゲートＮＤＣ１と、前記第２インバータＩＮＣ２の出力と前記第１ノアゲートＮＯＲＣ１の出力とを否定論理乗算して第２出力信号ＣＯＮＣ２を出力する第２ナンドゲートＮＤＣ２と、その第２ナンドゲートＮＤＣ２の第２出力信号ＣＯＮＣ２を反転させ第２メイン駆動信号ＭＤＲＣ２を出力する第３インバータＩＮＣ３と、を含んで構成される。
【００４７】
また、前記遅延部１２は、前記メイン出力ドライバー制御部４Ｃの第１出力信号ＣＯＮＣ１と出力イネーブル信号ＯＥとを否定論理乗算する第３ナンドゲートＮＤＣ３と、その第３ナンドゲートＮＤＣ３の出力を一定時間遅延させる遅延器ＤＥＣと、その遅延器ＤＥＣの出力を反転させる第４インバータＩＮＣ４と、その第４インバータＩＮＣ４の出力と前記第３ナンドゲートＮＤＣ３の出力とを否定論理加算する第２ノアゲートＮＯＲＣ２と、その第２ノアゲートＮＯＲＣ２の出力と出力イネーブル信号ＯＥとを否定論理乗算して制御信号ＣＮＴＣを出力する第４ナンドゲートＮＤＣ４と、を含んで構成される。
【００４８】
そして、前記サブ出力ドライバー制御部６Ｃは、前記第１メイン駆動信号ＭＤＲ１と制御信号ＣＮＴＣとを否定論理乗算する第５ナンドゲートＮＤＣ５と、その第５ナンドゲートＮＤＣ５の出力を反転させ第１サブ駆動信号ＳＤＲＣ１を出力する第５インバータＩＮＣ５と、前記メイン出力ドライバー制御部４Ｃの第２出力信号ＣＯＮＣ２と制御信号ＣＮＴＣとを否定論理乗算して第２サブ駆動信号ＳＤＲＣ２を出力する第６ナンドゲートＮＤＣ６と、を含んで構成される。
【００４９】
本実施の形態の並列テスト回路は、前述した本発明を適用した第１実施の形態における並列テスト回路の構造に、サブ出力ドライバーの出力時間を制御するための遅延手段１２を採用した構造にその特徴がある。
【００５０】
よって、基本的な動作は図１と類似するが、異なる点は、フェイル（fail）時に、サブ出力ドライバー１０Ｃのローインピダンス（Low-Z）レベルの出力を次のデータ出力まで維持せず、遅延手段１２である程度ローインピダンス（Low-Z）が出力された後、サブ出力ドライバー１０Ｃを“オフ”させてローインピダンス（Low-Z）出力を遮断することである。よって、フェイルを速やかに検出することができるため、電流消耗を多少軽減させることができる。
【００５１】
図７は、図６の真理表を示す図面であり、この図７を参照すれば、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データＡ、Ｂが相違するレベルのとき、サブ出力ドライバー１０Ｃの第２ＰＭＯＳトランジスタＰＭＣ２と第２ＮＭＯＳトランジスタＮＭＣ２のスイッチング動作が変化することが分かる。
【００５２】
（第４の実施の形態）
図８は、本発明を適用した半導体メモリ素子の並列テスト回路の第４の実施の形態を示す回路構成図である。第４の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセルからなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＤ１と第１ＮＭＯＳトランジスタＮＭＤ１からなるメイン出力ドライバー８Ｄと、ソース電源にハーフ電源電圧（１/２ VCC）が印加される第２ＰＭＯＳトランジスタＰＭＤ２からなるサブ出力ドライバー１０Ｄと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｄを駆動するための第１、第２メイン駆動信号ＭＤＲＤ１、ＭＤＲＤ２と出力信号ＣＯＮＤとを出力するメイン出力ドライバー制御部４Ｄと、出力イネーブル信号ＯＥにより制御され、前記メイン出力ドライバー制御部４Ｄの出力信号ＣＯＮＤを利用し、前記サブ出力ドライバー１０Ｄを制御するためのサブ駆動信号ＳＤＲＤを出力する遅延部１４と、前記メイン出力ドライバー８Ｄ又はサブ出力ドライバー１０Ｄの出力データをリード時に外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００５３】
ここで、前記メイン出力ドライバー制御部４Ｄは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的論理加算して出力信号ＣＯＮＤを出力するイクスクルシブオアゲートＸＯＲＤと、出力イネーブル信号ＯＥを反転させる第１インバータＩＮＤ１と、その第１インバータＩＮＤ１の出力と前記イクスクルシブオアゲートＸＯＲＤの出力とを否定論理加算する第１ノアゲートＮＯＲＤ１と、
前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＤ２と、前記第１出力データＡと前記第１ノアゲートＮＯＲＤ１の出力とを否定論理乗算して第１メイン駆動信号ＭＤＲＤ１を出力する第１ナンドゲートＮＤＤ１と、前記第２インバータＩＮＤ２の出力と前記第１ノアゲートＮＯＲＤ１の出力とを否定論理乗算する第２ナンドゲートＮＤＤ２と、その第２ナンドゲートＮＤＤ２の出力を反転させ第２メイン駆動信号を出力する第３インバータＩＮＤ３と、を含んで構成される。
【００５４】
また、前記遅延部１４は、出力イネーブル信号ＯＥと前記メイン出力ドライバー制御部４Ｄの出力信号ＣＯＮＤとを否定論理乗算する第３ナンドゲートＮＤＤ３と、その第３ナンドゲートＮＤＤ３の出力を一定時間遅延させる遅延器ＤＥＤと、その遅延器ＤＥＤの出力を反転させる第４インバータＩＮＤ４と、その第４インバータＩＮＤ４の出力と前記第３ナンドゲートＮＤＤ３の出力とを否定論理加算する第２ノアゲートＮＯＲＤ２と、その第２ノアゲートＮＯＲＤ２の出力と出力イネーブル信号ＯＥを否定論理乗算してサブ駆動信号ＳＤＲＤを出力する第４ナンドゲートＮＤＤ４と、を含んで構成される。
【００５５】
この図８の並列テスト回路の構成上の特徴は、前述した図３の並列テスト回路において、サブドライバーの出力時間を制御する遅延手段１４を採用したものである。よって、図８の並列テスト回路の基本動作は、図３の並列テスト回路と類似するが、異なる点は、フェイル（fail）時に、サブ出力ドライバー１０Ｄのハーフ電源電圧（１/２ VCC）を次のデータ出力まで発生させず、遅延手段１４により一定時間の間ハーフ電源電圧（１/２ VCC）が出力された後サブ出力ドライバー１０Ｄを“オフ”させ、ハーフ電源電圧（１/２ VCC）の出力を遮断することである。よって、フェイルを速やかに検出することができるため、電流消耗を多少軽減させることができる。
【００５６】
図９は、図８の真理表を示す図面であり、この図９を参照すれば、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データＡ、Ｂが相違するレベルのとき、サブ出力ドライバー１０Ｄの第２ＰＭＯＳトランジスタＰＭＤ２のスイッチング動作が変化することが分かる。
【００５７】
（第５の実施の形態）
図１０は、本発明を適用した半導体メモリ素子の並列テスト回路の第５の実施の形態を示す回路構成図である。第５の実施の形態における並列テスト回路の構成は、ライト時にデータを入力されるデータ入力パッドＤＩＮと、そのデータ入力パッドＤＩＮを介し入力されたデータが格納されるメモリセル等からなる第１、第２セルアレイ２Ａ、２Ｂと、電源電圧と接地電圧の間に直列接続された第１ＰＭＯＳトランジスタＰＭＥ１と及び第１ＮＭＯＳトランジスタＮＭＥ１からなるメイン出力ドライバー８Ｅと、
電源電圧と接地電圧の間に直列接続された第２ＰＭＯＳトランジスタＰＭＥ２及び第２ＮＭＯＳトランジスタＮＭＥ２からなるサブ出力ドライバー１０Ｅと、
出力イネーブル信号ＯＥにより駆動され、第１セルアレイ２Ａと第２セルアレイ２Ｂの各出力データ信号Ａ、Ｂを利用し、前記メイン出力ドライバー８Ｅを駆動するための第１、第２メイン駆動信号ＭＤＲＥ１、ＭＤＲＥ２及び出力信号ＣＯＮＥを出力するメイン出力ドライバー制御部４Ｅと、
出力イネーブル信号ＯＥにより駆動され、前記メイン出力ドライバー制御部４Ｅの出力信号ＣＯＮＥを利用し、前記サブ出力ドライバー１０Ｅを駆動するための第１、第２サブ駆動信号ＳＤＲＥ１、ＳＤＲＥ２を出力するサブ出力ドライバー制御部６Ｅと、前記メイン出力ドライバー８Ｅ又はサブ出力ドライバー１０Ｅの出力データをリードするとき、外部に出力するデータ出力パッドＤＯＵＴと、を含んで構成される。
【００５８】
ここで、前記メイン出力ドライバー制御部４Ｅは、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂを排他的否定論理加算して出力信号ＣＯＮＥを出力するイクスクルシブ ノアゲートＸＮＯＲＥと、そのイクスクルシブノアゲートＸＮＯＲＥの出力信号ＣＯＮＥと出力イネーブル信号ＯＥとを否定論理乗算する第１ナンドゲートＮＤＥ１と、その第１ナンドゲートＮＤＥ１の出力を反転させる第１インバータＩＮＥ１と、
前記第１セルアレイ２Ａの出力データＡを反転させる第２インバータＩＮＥ２と、前記第１セルアレイ２Ａの出力データＡと前記第１インバータＩＮＥ１の出力を否定論理乗算して第１メイン駆動信号ＭＤＲＥ１を出力する第２ナンドゲートＮＤＥ２と、前記第１インバータＩＮＥ１と第２インバータＩＮＥ２の各出力を否定論理乗算する第３ナンドゲートＮＤＥ３と、その第３ナンドゲートＮＤＥ３の出力を反転させ第２メイン駆動信号ＭＤＲＥ２を出力する第３インバータＩＮＥ３と、を含んで構成される。
【００５９】
また、前記サブ出力ドライバー制御部６Ｅは、出力イネーブル信号ＯＥを反転させる第４インバータＩＮＥ４と、その第４インバータＩＮＥ４の出力と前記メイン出力ドライバー制御部４Ｅの出力信号ＣＯＮＥとを否定論理加算するノアゲートＮＯＲＥと、
そのノアゲートＮＯＲＥの出力により駆動され、第１基準電圧ＶＲＥＦ１と前記サブ出力ドライバー１０Ｅの出力データとを比べて第１サブ駆動信号ＳＤＲＥ１を出力する第１電流ミラー形センスアンプＳＡ１と、
前記ノアゲートＮＯＲＥの出力により駆動され、第２基準電圧ＶＲＥＦ２とサブ出力ドライバー１０Ｅの出力データとを比べ、その比較結果を出力する第２電流ミラー形センスアンプＳＡ２と、その第２電流ミラー形センスアンプＳＡ２の出力を反転させ第２サブ駆動信号ＳＤＲＥ２を出力する第５インバータＩＮＥ５と、を含んで構成される。
【００６０】
図１０の作用を説明すれば、第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相似するときには、メイン出力ドライバー８Ｅで“ハイ”又は“ロー”レベルを出力し、サブ出力ドライバー１０Ｅは“オフ”状態にある。しかし、前記第１、第２セルアレイ２Ａ、２Ｂの各出力データＡ、Ｂが相違するときは、メイン出力ドライバー８Ｅは“オフ”状態となり、このとき、サブ出力ドライバー１０Ｅは出力データレベルに従い変化するが、若しデータが“ハイ”レベル状態にあるとすれば第２ＮＭＯＳトランジスタＮＭＥ２が“オン”となり、出力データレベルをフェイル領域に引き下げ、逆に出力データが“ロー”レベル状態であれば、第２ＰＭＯＳトランジスタＰＭＥ２が“オン”となり、出力データレベルをフェイル領域に引き上げる。
【００６１】
このとき、図１０の並列テスト回路は電流消耗を軽減するためハイインピーダンス（Hi-Z）まで引き落とさず、フェイル領域区間までにのみ速やかに到達するように、電流ミラーに用いられた基準電圧レベルにそれぞれ第１基準電圧ＶＲＥＦ１（約、0.32*VCCレベル）と第２基準電圧ＶＲＥＦ２（約、0.54*VCCレベル）を供給する。これは図１０の真理表を示す図１１を参照すれば容易に理解することができる。
【００６２】
一方、図１２は図６、図８及び図１０回路の三相出力レベル波形図を示している。
【００６３】
このような本発明による並列テスト回路は、分割された出力ドライバーを利用した三相出力並列テストを介し、特にテスト時間はモード動作時減少するドントケア（Don”t Care）アドレスビット（address bit）数ほど１／２倍ずつ減少する。尚、テストモード動作時出力が“ハイ（high）”、“ロー（low）”、そして中間レベル（１/２ VCC、ハイ インピダンス（Hi-Z）、又はローインピダンス（Low-Z）レベル）で出力されるため、ファルトカバレージ（Fault Coverage）向上効果を得ることができる。
【００６４】
即ち、本発明では、ストックファルト（stuck fault）検出、カップリングファルト（Coupling Fault）検出、トランジションファルト（Transition Fault）検出、パターンセンシティブファルト（Pattern Sensitive Fault）検出、出力バッファスイッチングノイズスクリーン（switching noise screen）、無効（invalid）出力データ発生等、従来のテストモードで検出できなかったものを検出することができ、特性チェック及びスピードソーティング等のテストも大きく改善される。
【００６５】
なお、上記記載では本発明の実施の形態に関し説明をしたが、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解できるはずである。
【００６６】
【発明の効果】
以上のように、本発明による並列テスト回路によれば、
誤作動により誤ったデータが格納されても正確な並列テストを行うことができ、半導体記憶素子のエラーを正確に検出して正常／フェイル素子に対する信頼性のある並列テストを行いながら、素子特性チェックやスピードソートテストにおいても利用が可能であるという利点を有する。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態における並列テスト回路の構成を示す図である。
【図２】図１の並列テスト回路の真理表を示す図である。
【図３】本発明を適用した第２の実施の形態における並列テスト回路の構成を示す図である。
【図４】図３の並列テスト回路の真理表を示す図である。
【図５】図１及び図３の並列テスト回路の三相出力レベル波形を示す図である。
【図６】本発明を適用した第３の実施の形態における並列テスト回路の構成を示す図である。
【図７】図６の並列テスト回路の真理表を示す図である。
【図８】本発明を適用した第４の実施の形態における並列テスト回路の構成を示す図である。
【図９】図１０の並列テスト回路の真理表を示す図である。
【図１０】本発明を適用した第５の実施の形態における並列テスト回路の構成を示す図である。
【図１１】図１０の並列テスト回路の真理表を示す図である。
【図１２】図６、図８、及び図１０の並列テスト回路の三相出力レベルの波形を示す図である。
【図１３】従来技術の並列テスト回路の構成を示す図である。
【図１４】図１３の並列テスト回路の真理表を示す図である。
【符号の説明】
DIN データ入力パッド
DOUT データ出力パッド
２Ａ、２Ｂ 第１、第２セルアレイ
４Ａ〜４Ｅ メイン出力ドライバー制御部
６Ａ〜６Ｅ サブ出力ドライバー制御部
８Ａ〜８Ｅ メイン出力ドライバー
１０Ａ〜１０Ｅ サブ出力ドライバー
１２、１４ 遅延手段
Claims (7)
- ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、
前記サブ出力ドライバーが出力データを一定時間出力した後、前記サブ出力ドライバーをフローティングさせ出力データが出力しないよう遮断する遅延手段と、
を備えることを特徴とする半導体記憶素子の並列テスト回路。 - ライト時にデータを入力されるデータ入力パッドと、その入力パッドを介し入力されたデータが格納されるメモリセル等でなる複数個のセルアレイと、リード時にデータを出力するデータ出力パッドを備える半導体記憶素子の並列テスト回路において、
前記複数個のセルアレイに格納されている複数個のデータ等が同一レベルであるとき、そのデータのレベルを出力するメイン出力ドライバーと、
前記複数個のセルアレイに格納されている複数個のデータ等が相違するレベルであるとき、中間レベルを出力するサブ出力ドライバーと、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致しない場合、前記メイン出力ドライバーをオフさせるメイン出力ドライバー制御部と、
出力イネーブル信号により駆動され、前記複数個のセルアレイに格納されている複数個のデータのレベル等が一致する場合、前記サブ出力ドライバーをオフさせるサブ出力ドライバー制御部と、を備え、
前記サブ出力ドライバー制御部は、出力イネーブル信号と前記複数個のセルアレイに格納された複数個のデータを組み合わせた信号を、組み合わせた信号によりそれぞれ駆動され、第１基準電圧と前記サブ出力ドライバーの出力データを比べて第１サブ駆動信号を出力する第１比較手段と、第２基準電圧と前記サブ出力ドライバーの出力データを比べて第２サブ駆動信号を出力する第２比較手段を備えることを特徴とする半導体記憶素子の並列テスト回路。 - 前記第１、第２比較手段は、電流ミラー形センスアンプであることを特徴とする請求項２記載の半導体記憶素子の並列テスト回路。
- 前記第１基準電圧は 0.54*VCC であり、第２基準電圧は 0.32*VCC であることを特徴とする請求項２または３に記載の半導体記憶素子の並列テスト回路。
- 前記中間レベルは、ローインピダンスであることを特徴とする請求項１から４のいずれか一項に記載の半導体記憶素子の並列テスト回路。
- 前記中間レベルは、ハーフ電源電圧（ 1/ ２ VCC ）であることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶素子の並列テスト回路。
- 前記メイン出力ドライバーの構成素子の大きさが、前記サブ出力ドライバーの構成素子の大きさより大きいことを特徴とする請求項１から６のいずれか一項に記載の半導体記憶素子の並列テスト回路。
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