JP2002304898A - 半導体テスト方法および半導体集積回路装置 - Google Patents
半導体テスト方法および半導体集積回路装置Info
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- JP2002304898A JP2002304898A JP2001108319A JP2001108319A JP2002304898A JP 2002304898 A JP2002304898 A JP 2002304898A JP 2001108319 A JP2001108319 A JP 2001108319A JP 2001108319 A JP2001108319 A JP 2001108319A JP 2002304898 A JP2002304898 A JP 2002304898A
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Abstract
(57)【要約】
【課題】 テスト時間が短くて済む半導体テスト方法を
提供する。 【解決手段】 多層メモリＩＣ１のファイナルテストに
おいて、ＳＲＡＭチップ２のテストとフラッシュメモリ
チップ３のテストを並列に行なう。たとえばＳＲＡＭチ
ップ２のホールドテストのデータ保持期間内にフラッシ
ュメモリチップ３のテストを行なう。したがって、フラ
ッシュメモリチップ３のテストの終了後にＳＲＡＭチッ
プ２のテストを行なっていた従来に比べ、テスト時間が
短くて済む。
提供する。 【解決手段】 多層メモリＩＣ１のファイナルテストに
おいて、ＳＲＡＭチップ２のテストとフラッシュメモリ
チップ３のテストを並列に行なう。たとえばＳＲＡＭチ
ップ２のホールドテストのデータ保持期間内にフラッシ
ュメモリチップ３のテストを行なう。したがって、フラ
ッシュメモリチップ３のテストの終了後にＳＲＡＭチッ
プ２のテストを行なっていた従来に比べ、テスト時間が
短くて済む。
Description
【０００１】
【発明の属する技術分野】この発明は半導体テスト方法
および半導体集積回路装置に関し、特に、第１のメモリ
セルを有する第１の記憶回路と、第１のメモリセルと異
なる形式の第２のメモリセルを有する第２の記憶回路と
を備えた半導体集積回路装置と、そのような半導体集積
回路装置をテストする半導体テスト方法に関する。
および半導体集積回路装置に関し、特に、第１のメモリ
セルを有する第１の記憶回路と、第１のメモリセルと異
なる形式の第２のメモリセルを有する第２の記憶回路と
を備えた半導体集積回路装置と、そのような半導体集積
回路装置をテストする半導体テスト方法に関する。
【０００２】
【従来の技術】従来より、スタティックランダムアクセ
スメモリ（以下、ＳＲＡＭと称す）のような半導体メモ
リでは、出荷後比較的早期に不良が発生する初期不良品
を排除するため、出荷前に通常よりも厳しい条件で種々
のテストが行なわれている。これは、ＳＲＡＭチップ、
フラッシュメモリチップなどの複数のメモリチップを１
つのパッケージ内に収容した多層メモリＩＣでも同様で
ある。
スメモリ（以下、ＳＲＡＭと称す）のような半導体メモ
リでは、出荷後比較的早期に不良が発生する初期不良品
を排除するため、出荷前に通常よりも厳しい条件で種々
のテストが行なわれている。これは、ＳＲＡＭチップ、
フラッシュメモリチップなどの複数のメモリチップを１
つのパッケージ内に収容した多層メモリＩＣでも同様で
ある。
【０００３】図７は、ＳＲＡＭチップとフラッシュメモ
リチップを１つのパッケージ内に収容した多層メモリＩ
Ｃのファイナルテスト（量産試験）の工程を示すフロー
チャートである。図７において、このファイナルテスト
では、ステップＳ１１でテスト対象の多層メモリＩＣを
受け入れ、ステップＳ１２でバーンイン前テストを行な
い、ステップＳ１３でバーンインテストを行なう。バー
ンイン前テスト（ステップＳ１２）、バーンインテスト
（ステップＳ１３）、低温テスト（ステップＳ１３ａ）
および高温テスト（ステップＳ１３ｂ）の各々では、ま
ずフラッシュメモリチップのテストが行なわれ、その終
了後にＳＲＡＭチップのテストが行なわれる。バーンイ
ンテストの後はテスト後工程（ステップＳ１４）を経て
ファイナルテストが終了し、不良品は廃棄され、良品は
出荷される。
リチップを１つのパッケージ内に収容した多層メモリＩ
Ｃのファイナルテスト（量産試験）の工程を示すフロー
チャートである。図７において、このファイナルテスト
では、ステップＳ１１でテスト対象の多層メモリＩＣを
受け入れ、ステップＳ１２でバーンイン前テストを行な
い、ステップＳ１３でバーンインテストを行なう。バー
ンイン前テスト（ステップＳ１２）、バーンインテスト
（ステップＳ１３）、低温テスト（ステップＳ１３ａ）
および高温テスト（ステップＳ１３ｂ）の各々では、ま
ずフラッシュメモリチップのテストが行なわれ、その終
了後にＳＲＡＭチップのテストが行なわれる。バーンイ
ンテストの後はテスト後工程（ステップＳ１４）を経て
ファイナルテストが終了し、不良品は廃棄され、良品は
出荷される。
【０００４】
【発明が解決しようとする課題】しかし、従来のテスト
方法では、近年におけるメモリＩＣのメモリ容量の増加
やテスト内容の複雑化により、テスト時間が長くなり、
テストコストが高くなるという問題があった。
方法では、近年におけるメモリＩＣのメモリ容量の増加
やテスト内容の複雑化により、テスト時間が長くなり、
テストコストが高くなるという問題があった。
【０００５】それゆえに、この発明の主たる目的は、テ
スト時間が短くて済む半導体テスト方法および半導体集
積回路装置を提供することである。
スト時間が短くて済む半導体テスト方法および半導体集
積回路装置を提供することである。
【０００６】
【課題を解決するための手段】この発明に係る半導体テ
スト方法は、第１のメモリセルを有する第１の記憶回路
と、第１のメモリセルと異なる形式の第２のメモリセル
を有する第２の記憶回路とを備えた半導体集積回路装置
をテストする半導体テスト方法であって、第１および第
２の記憶回路のうちの一方の記憶回路のテスト中に他方
の記憶回路をテストするものである。
スト方法は、第１のメモリセルを有する第１の記憶回路
と、第１のメモリセルと異なる形式の第２のメモリセル
を有する第２の記憶回路とを備えた半導体集積回路装置
をテストする半導体テスト方法であって、第１および第
２の記憶回路のうちの一方の記憶回路のテスト中に他方
の記憶回路をテストするものである。
【０００７】好ましくは、第１の記憶回路はＳＲＡＭで
あり、ＳＲＡＭの電源電圧が通常動作時よりも低レベル
に設定されて第１のメモリセルのデータ保持能力がテス
トされている期間に第２の記憶回路をテストする。
あり、ＳＲＡＭの電源電圧が通常動作時よりも低レベル
に設定されて第１のメモリセルのデータ保持能力がテス
トされている期間に第２の記憶回路をテストする。
【０００８】また好ましくは、第１の記憶回路はＳＲＡ
Ｍであり、ＳＲＡＭをスタンバイ状態にして第２の記憶
回路をテストしている期間にＳＲＡＭのスタンバイ状態
に関連するテストを行なう。
Ｍであり、ＳＲＡＭをスタンバイ状態にして第２の記憶
回路をテストしている期間にＳＲＡＭのスタンバイ状態
に関連するテストを行なう。
【０００９】また好ましくは、第２の記憶回路はフラッ
シュメモリである。また、この発明に係る半導体集積回
路装置は、通常動作時は第１のレベルにされテスト時は
第１のレベルよりも低い第２のレベルにされる第１の電
源電圧によって駆動され、第１のメモリセルと、その第
１のメモリセルから読出されたデータ信号を第１の出力
ノードに伝達させる第１の出力バッファとを含む第１の
記憶回路と、第１のレベルを有する第２の電源電圧によ
って駆動され、第１のメモリセルと異なる形式の第２の
メモリセルと、その第２のメモリセルから読出されたデ
ータ信号を第２の出力ノードに伝達させる第２の出力バ
ッファとを含む第２の記憶回路と、その一方電極が第１
の出力ノードに接続され、通常動作時は導通し、テスト
時は非導通になるスイッチング素子と、スイッチング素
子の他方電極と第２の出力ノードとに接続され、第１お
よび第２のメモリセルから読出されたデータ信号を外部
に出力するためのデータ出力端子とを備えたものであ
る。
シュメモリである。また、この発明に係る半導体集積回
路装置は、通常動作時は第１のレベルにされテスト時は
第１のレベルよりも低い第２のレベルにされる第１の電
源電圧によって駆動され、第１のメモリセルと、その第
１のメモリセルから読出されたデータ信号を第１の出力
ノードに伝達させる第１の出力バッファとを含む第１の
記憶回路と、第１のレベルを有する第２の電源電圧によ
って駆動され、第１のメモリセルと異なる形式の第２の
メモリセルと、その第２のメモリセルから読出されたデ
ータ信号を第２の出力ノードに伝達させる第２の出力バ
ッファとを含む第２の記憶回路と、その一方電極が第１
の出力ノードに接続され、通常動作時は導通し、テスト
時は非導通になるスイッチング素子と、スイッチング素
子の他方電極と第２の出力ノードとに接続され、第１お
よび第２のメモリセルから読出されたデータ信号を外部
に出力するためのデータ出力端子とを備えたものであ
る。
【００１０】また好ましくは、第１の記憶回路はＳＲＡ
Ｍであり、テスト時は第１のメモリセルのデータ保持能
力がテストされる。
Ｍであり、テスト時は第１のメモリセルのデータ保持能
力がテストされる。
【００１１】また好ましくは、第２の記憶回路はフラッ
シュメモリである。
シュメモリである。
【００１２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による多層メモリＩＣ１の構成を概略
的に示す図である。
明の実施の形態１による多層メモリＩＣ１の構成を概略
的に示す図である。
【００１３】図１において、この多層メモリＩＣ１で
は、ＳＲＡＭチップ２およびフラッシュメモリチップ３
が上下に積層されてパッケージ４内に封止されている。
パッケージ４の周辺部には複数（図１では図面の簡単化
のため２つのみが代表的に示されている）の外部ピン
５，６が設けられている。外部ピン５，６は、ボンディ
ングワイヤを介してチップ２，３のうちの少なくとも一
方に接続されている。
は、ＳＲＡＭチップ２およびフラッシュメモリチップ３
が上下に積層されてパッケージ４内に封止されている。
パッケージ４の周辺部には複数（図１では図面の簡単化
のため２つのみが代表的に示されている）の外部ピン
５，６が設けられている。外部ピン５，６は、ボンディ
ングワイヤを介してチップ２，３のうちの少なくとも一
方に接続されている。
【００１４】図２は、この多層メモリＩＣ１のファイナ
ルテストの工程を示すフローチャートである。図２にお
いて、このファイナルテストでは、ステップＳ１でテス
ト対象の多層メモリＩＣ１を受け入れ、ステップＳ２で
ＳＲＡＭチップ２とフラッシュメモリチップ３のバーン
イン前テストを並列に行ない、ステップＳ３でＳＲＡＭ
チップ２とフラッシュメモリチップ３のバーンインテス
トを並列に行なう。すなわち、低温テスト（ステップＳ
３ａ）および高温テスト（ステップＳ３ｂ）の各々にお
いて、ＳＲＡＭチップ２とフラッシュメモリチップ３を
並列にテストする。バーンインテストの終了後はテスト
後工程（ステップＳ４）を経てファイナルテストが終了
し、不良品は廃棄され、良品は出荷される。
ルテストの工程を示すフローチャートである。図２にお
いて、このファイナルテストでは、ステップＳ１でテス
ト対象の多層メモリＩＣ１を受け入れ、ステップＳ２で
ＳＲＡＭチップ２とフラッシュメモリチップ３のバーン
イン前テストを並列に行ない、ステップＳ３でＳＲＡＭ
チップ２とフラッシュメモリチップ３のバーンインテス
トを並列に行なう。すなわち、低温テスト（ステップＳ
３ａ）および高温テスト（ステップＳ３ｂ）の各々にお
いて、ＳＲＡＭチップ２とフラッシュメモリチップ３を
並列にテストする。バーンインテストの終了後はテスト
後工程（ステップＳ４）を経てファイナルテストが終了
し、不良品は廃棄され、良品は出荷される。
【００１５】ステップＳ２，Ｓ３ａ，Ｓ３ｂの各テスト
では種々のファンクション動作テストが行なわれるが、
ここではＳＲＡＭチップ２のデータ保持能力をテストす
るホールドテストについて説明する。
では種々のファンクション動作テストが行なわれるが、
ここではＳＲＡＭチップ２のデータ保持能力をテストす
るホールドテストについて説明する。
【００１６】図３は、ＳＲＡＭチップ２のメモリセルＭ
Ｃの構成を示す回路図である。図３において、このメモ
リセルＭＣは、負荷抵抗素子１１，１２、ドライバトラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）１３，１
４、アクセストランジスタ（ＮチャネルＭＯＳトランジ
スタ）１５，１６、および記憶ノードＮ１，Ｎ２を含
み、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差部
に配置されている。
Ｃの構成を示す回路図である。図３において、このメモ
リセルＭＣは、負荷抵抗素子１１，１２、ドライバトラ
ンジスタ（ＮチャネルＭＯＳトランジスタ）１３，１
４、アクセストランジスタ（ＮチャネルＭＯＳトランジ
スタ）１５，１６、および記憶ノードＮ１，Ｎ２を含
み、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差部
に配置されている。
【００１７】書込動作時は、書込データに応じてビット
線ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢ
Ｌ）が「Ｈ」レベルにされ他方のビット線（この場合は
／ＢＬ）が「Ｌ」レベルにされる。ワード線ＷＬが選択
レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭ
ＯＳトランジスタ１５，１６が導通して記憶ノードＮ
１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なる。これにより、ＮチャネルＭＯＳトランジスタ１３
が非導通になるとともにＮチャネルＭＯＳトランジスタ
１４が導通し、記憶ノードＮ１，Ｎ２のレベルがラッチ
される。ワード線ＷＬが非選択レベルの「Ｌ」レベルに
立下げられると、ＮチャネルＭＯＳトランジスタ１５，
１６が非導通になる。ＳＲＡＭ電源電位ＶＤＤＳのライ
ンから負荷抵抗素子１１，１２を介して記憶ノードＮ
１，Ｎ２に流入する電流により、記憶ノードＮ１，Ｎ２
のレベルすなわちデータが保持される。
線ＢＬ，／ＢＬのうちの一方のビット線（たとえばＢ
Ｌ）が「Ｈ」レベルにされ他方のビット線（この場合は
／ＢＬ）が「Ｌ」レベルにされる。ワード線ＷＬが選択
レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭ
ＯＳトランジスタ１５，１６が導通して記憶ノードＮ
１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なる。これにより、ＮチャネルＭＯＳトランジスタ１３
が非導通になるとともにＮチャネルＭＯＳトランジスタ
１４が導通し、記憶ノードＮ１，Ｎ２のレベルがラッチ
される。ワード線ＷＬが非選択レベルの「Ｌ」レベルに
立下げられると、ＮチャネルＭＯＳトランジスタ１５，
１６が非導通になる。ＳＲＡＭ電源電位ＶＤＤＳのライ
ンから負荷抵抗素子１１，１２を介して記憶ノードＮ
１，Ｎ２に流入する電流により、記憶ノードＮ１，Ｎ２
のレベルすなわちデータが保持される。
【００１８】読出動作時は、まずビット線ＢＬ，／ＢＬ
がともに「Ｈ」レベルにプリチャージされる。ワード線
ＷＬが選択レベルの「Ｈ」レベルに立上げられると、Ｎ
チャネルＭＯＳトランジスタ１５，１６が導通し、ビッ
ト線／ＢＬからＮチャネルＭＯＳトランジスタ１６，１
４を介して接地電位ＶＳＳのラインに電流が流出してビ
ット線／ＢＬの電位が低下する。一方、ＮチャネルＭＯ
Ｓトランジスタ１３は非導通になっているので、ビット
線ＢＬの電位は変化しない。ビット線ＢＬと／ＢＬの電
位を比較することにより、メモリセルＭＣの記憶データ
を読出すことができる。なお、ＳＲＡＭチップ２には、
このようなメモリセルＭＣが行列状に多数設けられてお
り、各メモリセルＭＣには固有のアドレスが割当てられ
ている。
がともに「Ｈ」レベルにプリチャージされる。ワード線
ＷＬが選択レベルの「Ｈ」レベルに立上げられると、Ｎ
チャネルＭＯＳトランジスタ１５，１６が導通し、ビッ
ト線／ＢＬからＮチャネルＭＯＳトランジスタ１６，１
４を介して接地電位ＶＳＳのラインに電流が流出してビ
ット線／ＢＬの電位が低下する。一方、ＮチャネルＭＯ
Ｓトランジスタ１３は非導通になっているので、ビット
線ＢＬの電位は変化しない。ビット線ＢＬと／ＢＬの電
位を比較することにより、メモリセルＭＣの記憶データ
を読出すことができる。なお、ＳＲＡＭチップ２には、
このようなメモリセルＭＣが行列状に多数設けられてお
り、各メモリセルＭＣには固有のアドレスが割当てられ
ている。
【００１９】図４は、ＳＲＡＭチップ２のホールドテス
トを示すタイムチャートである。図４において、このホ
ールドテストの書込期間では、ＳＲＡＭ電源電位ＶＤＤ
Ｓは通常のレベルに設定されるとともに、ＳＲＡＭチッ
プイネーブル信号♯ＣＥが活性化レベルの「Ｌ」レベル
にされてＳＲＡＭチップ２はアクティブ状態にされる。
この書込期間では、ＳＲＡＭチップ２の各メモリセルＭ
Ｃに所定のデータが書込まれる。
トを示すタイムチャートである。図４において、このホ
ールドテストの書込期間では、ＳＲＡＭ電源電位ＶＤＤ
Ｓは通常のレベルに設定されるとともに、ＳＲＡＭチッ
プイネーブル信号♯ＣＥが活性化レベルの「Ｌ」レベル
にされてＳＲＡＭチップ２はアクティブ状態にされる。
この書込期間では、ＳＲＡＭチップ２の各メモリセルＭ
Ｃに所定のデータが書込まれる。
【００２０】書込期間の終了後、所定の立下がり時間Ｔ
ｆをかけてＳＲＡＭ電源電位ＶＤＤＳを通常のレベルよ
りも低いデータ保持レベルに設定するとともに、ＳＲＡ
Ｍチップイネーブル信号♯ＣＥを非活性化レベルの
「Ｈ」レベルにしてＳＲＡＭチップ２をスタンバイ状態
にし、データ保持期間に入る。データ保持期間では、Ｓ
ＲＡＭチップ２はこの状態で放置される。ＳＲＡＭ電源
電位ＶＤＤＳを低くすると、図３に示した負荷抵抗素子
１１，１２を流れる電流が小さくなり、データ保持能力
の低いメモリセルＭＣでは記憶データが消失／反転す
る。
ｆをかけてＳＲＡＭ電源電位ＶＤＤＳを通常のレベルよ
りも低いデータ保持レベルに設定するとともに、ＳＲＡ
Ｍチップイネーブル信号♯ＣＥを非活性化レベルの
「Ｈ」レベルにしてＳＲＡＭチップ２をスタンバイ状態
にし、データ保持期間に入る。データ保持期間では、Ｓ
ＲＡＭチップ２はこの状態で放置される。ＳＲＡＭ電源
電位ＶＤＤＳを低くすると、図３に示した負荷抵抗素子
１１，１２を流れる電流が小さくなり、データ保持能力
の低いメモリセルＭＣでは記憶データが消失／反転す
る。
【００２１】一方、このデータ保持期間内にフラッシュ
メモリチップ３において種々のテストが行なわれる。な
お、フラッシュメモリチップ３は、ＳＲＡＭチップ２と
同様に、行列状に配列された複数のメモリセルＭＣ′を
含み、各メモリセルＭＣ′には固有のアドレスが割当て
られている。メモリセルＭＣ′は、図５に示すように、
半導体基板１７のウェル１７ｗの表面の上方に絶縁層を
介して浮遊ゲート１８を形成し、さらにその上方に絶縁
層を介して制御ゲート１９を形成し、ゲート１８，１９
の両側のウェル１７ｗの表面にそれぞれソース１７ｓお
よびドレイン１７ｄを形成したものである。ウェル１７
ｗ、ソース１７ｓ、ドレイン１７ｄおよび制御ゲート１
９の電位を制御することにより、メモリセルＭＣ′のし
きい値電位を「Ｈ」レベルまたは「Ｌ」レベルに設定
し、データを書込む。読出動作時は、ウェル１７ｗ、ソ
ース１７ｓ、ドレイン１７ｄおよび制御ゲート１９に所
定の電位を印加し、ソース１７ｓおよびドレイン１７ｄ
間の電流を検出することにより、データを読出す。
メモリチップ３において種々のテストが行なわれる。な
お、フラッシュメモリチップ３は、ＳＲＡＭチップ２と
同様に、行列状に配列された複数のメモリセルＭＣ′を
含み、各メモリセルＭＣ′には固有のアドレスが割当て
られている。メモリセルＭＣ′は、図５に示すように、
半導体基板１７のウェル１７ｗの表面の上方に絶縁層を
介して浮遊ゲート１８を形成し、さらにその上方に絶縁
層を介して制御ゲート１９を形成し、ゲート１８，１９
の両側のウェル１７ｗの表面にそれぞれソース１７ｓお
よびドレイン１７ｄを形成したものである。ウェル１７
ｗ、ソース１７ｓ、ドレイン１７ｄおよび制御ゲート１
９の電位を制御することにより、メモリセルＭＣ′のし
きい値電位を「Ｈ」レベルまたは「Ｌ」レベルに設定
し、データを書込む。読出動作時は、ウェル１７ｗ、ソ
ース１７ｓ、ドレイン１７ｄおよび制御ゲート１９に所
定の電位を印加し、ソース１７ｓおよびドレイン１７ｄ
間の電流を検出することにより、データを読出す。
【００２２】図４に戻って、データ保持期間の終了後、
所定の立上がり時間ＴｒをかけてＳＲＡＭ電源電位ＶＤ
ＤＳをデータ保持レベルから通常のレベルに上げるとと
もにＳＲＡＭチップイネーブル信号♯ＣＥを活性化レベ
ルの「Ｌ」レベルにしてＳＲＡＭチップ２をアクティブ
状態にし、読出期間に入る。読出期間では、各メモリセ
ルＭＣのデータを読出し、読出データと書込データを比
較する。読出データと書込データが一致している場合は
そのメモリセルＭＣは通常であると判定し、読出データ
と書込データが一致していない場合はそのメモリセルＭ
Ｃは不良であると判定する。全メモリセルＭＣの判定が
終了すると、ＳＲＡＭチップ２のテストが終了する。
所定の立上がり時間ＴｒをかけてＳＲＡＭ電源電位ＶＤ
ＤＳをデータ保持レベルから通常のレベルに上げるとと
もにＳＲＡＭチップイネーブル信号♯ＣＥを活性化レベ
ルの「Ｌ」レベルにしてＳＲＡＭチップ２をアクティブ
状態にし、読出期間に入る。読出期間では、各メモリセ
ルＭＣのデータを読出し、読出データと書込データを比
較する。読出データと書込データが一致している場合は
そのメモリセルＭＣは通常であると判定し、読出データ
と書込データが一致していない場合はそのメモリセルＭ
Ｃは不良であると判定する。全メモリセルＭＣの判定が
終了すると、ＳＲＡＭチップ２のテストが終了する。
【００２３】この実施の形態１では、ＳＲＡＭチップ２
のホールドテストのデータ保持期間内にフラッシュメモ
リチップ３のテストを行なうので、ＳＲＡＭチップ２の
テストの終了後にフラッシュメモリチップ３のテストを
行なっていた従来に比べ、テスト時間が短くて済む。
のホールドテストのデータ保持期間内にフラッシュメモ
リチップ３のテストを行なうので、ＳＲＡＭチップ２の
テストの終了後にフラッシュメモリチップ３のテストを
行なっていた従来に比べ、テスト時間が短くて済む。
【００２４】また、フラッシュメモリチップ３のテスト
終了後にＳＲＡＭチップ２のホールドテストのデータ保
持期間を終了するので、ファイナルテストの長時間化を
避けるためホールドテストのデータ保持期間を可能な限
り短くしていた従来に比べ、ホールドテストのデータ保
持期間を長くすることができ、より厳しいテストを行な
うことができる。
終了後にＳＲＡＭチップ２のホールドテストのデータ保
持期間を終了するので、ファイナルテストの長時間化を
避けるためホールドテストのデータ保持期間を可能な限
り短くしていた従来に比べ、ホールドテストのデータ保
持期間を長くすることができ、より厳しいテストを行な
うことができる。
【００２５】なお、この実施の形態１では、ＳＲＡＭチ
ップ２のホールドテストのデータ保持期間内にフラッシ
ュメモリチップ３のテストを行なうことを例示したが、
これに限るものではなく、ＳＲＡＭチップ２およびフラ
ッシュメモリチップ３のうちの一方のテスト中に他方の
テストを行なうことはすべてこの発明に含まれる。たと
えば、フラッシュメモリチップ３のテスト期間中にＳＲ
ＡＭチップ２をスタンバイ状態にし、ＳＲＡＭチップ２
をスタンバイ状態にするための機能をチェックしたり、
ＳＲＡＭチップ２のスタンバイ電流を検出してもよい。
ップ２のホールドテストのデータ保持期間内にフラッシ
ュメモリチップ３のテストを行なうことを例示したが、
これに限るものではなく、ＳＲＡＭチップ２およびフラ
ッシュメモリチップ３のうちの一方のテスト中に他方の
テストを行なうことはすべてこの発明に含まれる。たと
えば、フラッシュメモリチップ３のテスト期間中にＳＲ
ＡＭチップ２をスタンバイ状態にし、ＳＲＡＭチップ２
をスタンバイ状態にするための機能をチェックしたり、
ＳＲＡＭチップ２のスタンバイ電流を検出してもよい。
【００２６】［実施の形態２］図６は、この発明の実施
の形態２による多層メモリＩＣの要部を示す回路ブロッ
ク図である。図６において、この多層メモリＩＣは、図
１の多層メモリＩＣ１と同様に、ＳＲＡＭチップ２、フ
ラッシュメモリチップ３、および外部ピン５，６を備え
る。ＳＲＡＭチップ２はＳＲＡＭ電源電位ＶＤＤＳおよ
び接地電位ＶＳＳで駆動され、フラッシュメモリチップ
３はフラッシュメモリ電源電位ＶＤＤＦおよび接地電位
ＶＳＳで駆動される。電源電位ＶＤＤＳとＶＤＤＦは、
異なる外部ピン（図示せず）から印加される。通常動作
時はＶＤＤＳ＝ＶＤＤＦ＝Ｖ１となり、ホールドテスト
時はＶＤＤＳ＝Ｖ２＜Ｖ１，ＶＤＤＦ＝Ｖ１となる。
の形態２による多層メモリＩＣの要部を示す回路ブロッ
ク図である。図６において、この多層メモリＩＣは、図
１の多層メモリＩＣ１と同様に、ＳＲＡＭチップ２、フ
ラッシュメモリチップ３、および外部ピン５，６を備え
る。ＳＲＡＭチップ２はＳＲＡＭ電源電位ＶＤＤＳおよ
び接地電位ＶＳＳで駆動され、フラッシュメモリチップ
３はフラッシュメモリ電源電位ＶＤＤＦおよび接地電位
ＶＳＳで駆動される。電源電位ＶＤＤＳとＶＤＤＦは、
異なる外部ピン（図示せず）から印加される。通常動作
時はＶＤＤＳ＝ＶＤＤＦ＝Ｖ１となり、ホールドテスト
時はＶＤＤＳ＝Ｖ２＜Ｖ１，ＶＤＤＦ＝Ｖ１となる。
【００２７】ＳＲＡＭチップ２は、内部回路２０、出力
バッファ２１、ＮチャネルＭＯＳトランジスタ２８およ
びＤＱパッド２９を含む。内部回路２０は、読出動作時
は、メモリセルＭＣから読出したデータ信号ＤＯＳを出
力バッファ２１に与えるとともに、所定のタイミングで
出力許可信号ＯＥＳを活性化レベルの「Ｈ」レベルにす
る。出力バッファ２１は、ＰチャネルＭＯＳトランジス
タ２２，２３、ＮチャネルＭＯＳトランジスタ２４，２
５およびインバータ２６，２７を含む。ＭＯＳトランジ
スタ２２〜２５は、ＳＲＡＭ電源電位ＶＤＤＳのライン
と接地電位ＶＳＳのラインとの間に直列接続される。出
力許可信号ＯＥＳは、インバータ２６を介してＰチャネ
ルＭＯＳトランジスタ２２のゲートに入力されるととも
に、ＮチャネルＭＯＳトランジスタ２５のゲートに直接
入力される。データ信号ＤＯＳは、インバータ２７を介
してＭＯＳトランジスタ２３，２４のゲートに入力され
る。ＭＯＳトランジスタ２３，２４のドレインが出力バ
ッファ２１の出力ノードＮ２１となる。
バッファ２１、ＮチャネルＭＯＳトランジスタ２８およ
びＤＱパッド２９を含む。内部回路２０は、読出動作時
は、メモリセルＭＣから読出したデータ信号ＤＯＳを出
力バッファ２１に与えるとともに、所定のタイミングで
出力許可信号ＯＥＳを活性化レベルの「Ｈ」レベルにす
る。出力バッファ２１は、ＰチャネルＭＯＳトランジス
タ２２，２３、ＮチャネルＭＯＳトランジスタ２４，２
５およびインバータ２６，２７を含む。ＭＯＳトランジ
スタ２２〜２５は、ＳＲＡＭ電源電位ＶＤＤＳのライン
と接地電位ＶＳＳのラインとの間に直列接続される。出
力許可信号ＯＥＳは、インバータ２６を介してＰチャネ
ルＭＯＳトランジスタ２２のゲートに入力されるととも
に、ＮチャネルＭＯＳトランジスタ２５のゲートに直接
入力される。データ信号ＤＯＳは、インバータ２７を介
してＭＯＳトランジスタ２３，２４のゲートに入力され
る。ＭＯＳトランジスタ２３，２４のドレインが出力バ
ッファ２１の出力ノードＮ２１となる。
【００２８】出力許可信号ＯＥＳが活性化レベルの
「Ｈ」レベルにされると、ＭＯＳトランジスタ２２，２
５が導通して出力バッファ２１が活性化される。データ
信号ＤＯＳが「Ｈ」レベルの場合は、ＮチャネルＭＯＳ
トランジスタ２４が非導通になるとともにＰチャネルＭ
ＯＳトランジスタ２３が導通し、出力ノードＮ２１が
「Ｈ」レベルになる。データ信号ＤＯＳが「Ｌ」レベル
の場合は、ＰチャネルＭＯＳトランジスタ２３が非導通
になるとともにＮチャネルＭＯＳトランジスタ２４が導
通し、出力ノードＮ２１が「Ｌ」レベルになる。出力許
可信号ＯＥＳが非活性化レベルの「Ｌ」レベルにされる
と、ＭＯＳトランジスタ２２，２５が非導通になり、出
力バッファ２１が非活性化される。
「Ｈ」レベルにされると、ＭＯＳトランジスタ２２，２
５が導通して出力バッファ２１が活性化される。データ
信号ＤＯＳが「Ｈ」レベルの場合は、ＮチャネルＭＯＳ
トランジスタ２４が非導通になるとともにＰチャネルＭ
ＯＳトランジスタ２３が導通し、出力ノードＮ２１が
「Ｈ」レベルになる。データ信号ＤＯＳが「Ｌ」レベル
の場合は、ＰチャネルＭＯＳトランジスタ２３が非導通
になるとともにＮチャネルＭＯＳトランジスタ２４が導
通し、出力ノードＮ２１が「Ｌ」レベルになる。出力許
可信号ＯＥＳが非活性化レベルの「Ｌ」レベルにされる
と、ＭＯＳトランジスタ２２，２５が非導通になり、出
力バッファ２１が非活性化される。
【００２９】ＮチャネルＭＯＳトランジスタ２８は、出
力バッファ２１の出力ノードＮ２１とＤＱパッド２９と
の間に接続され、そのゲートは外部ピン６に接続され
る。外部ピン６は、テスト信号／ＴＥを受ける。ＤＱパ
ッド２９は、ボンディングワイヤを介して外部ピン（デ
ータ入出力ピン）５に接続される。
力バッファ２１の出力ノードＮ２１とＤＱパッド２９と
の間に接続され、そのゲートは外部ピン６に接続され
る。外部ピン６は、テスト信号／ＴＥを受ける。ＤＱパ
ッド２９は、ボンディングワイヤを介して外部ピン（デ
ータ入出力ピン）５に接続される。
【００３０】通常動作時は、テスト信号／ＴＥが非活性
化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトラ
ンジスタ２８が導通して出力バッファ２１の出力ノード
Ｎ２１と外部ピン５とが結合される。ホールドテスト時
は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルに
され、ＮチャネルＭＯＳトランジスタ２８が非導通にな
って出力バッファ２１の出力ノードＮ２１と外部ピン５
とが切り離される。
化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトラ
ンジスタ２８が導通して出力バッファ２１の出力ノード
Ｎ２１と外部ピン５とが結合される。ホールドテスト時
は、テスト信号／ＴＥが活性化レベルの「Ｌ」レベルに
され、ＮチャネルＭＯＳトランジスタ２８が非導通にな
って出力バッファ２１の出力ノードＮ２１と外部ピン５
とが切り離される。
【００３１】一方、フラッシュメモリチップ３は、内部
回路３０、出力バッファ３１およびＤＱパッド３８を含
む。内部回路３０は、読出動作時は、メモリセルＭＣ′
から読出したデータ信号ＤＯＦを出力バッファ３１に与
えるとともに、所定のタイミングで出力許可信号ＯＥＦ
を活性化レベルの「Ｈ」レベルにする。出力バッファ３
１は、ＰチャネルＭＯＳトランジスタ３２，３３、Ｎチ
ャネルＭＯＳトランジスタ３４，３５およびインバータ
３６，３７を含む。ＭＯＳトランジスタ３２〜３５は、
フラッシュメモリ電源電位ＶＤＤＦのラインと接地電位
ＶＳＳのラインとの間に直列接続される。出力許可信号
ＯＥＦは、インバータ３６を介してＰチャネルＭＯＳト
ランジスタ３２のゲートに入力されるとともに、Ｎチャ
ネルＭＯＳトランジスタ３５のゲートに直接入力され
る。データ信号ＤＯＦは、インバータ３７を介してＭＯ
Ｓトランジスタ３３，３４のゲートに入力される。ＭＯ
Ｓトランジスタ３３，３４のドレインが出力バッファ３
１の出力ノードＮ３１となる。
回路３０、出力バッファ３１およびＤＱパッド３８を含
む。内部回路３０は、読出動作時は、メモリセルＭＣ′
から読出したデータ信号ＤＯＦを出力バッファ３１に与
えるとともに、所定のタイミングで出力許可信号ＯＥＦ
を活性化レベルの「Ｈ」レベルにする。出力バッファ３
１は、ＰチャネルＭＯＳトランジスタ３２，３３、Ｎチ
ャネルＭＯＳトランジスタ３４，３５およびインバータ
３６，３７を含む。ＭＯＳトランジスタ３２〜３５は、
フラッシュメモリ電源電位ＶＤＤＦのラインと接地電位
ＶＳＳのラインとの間に直列接続される。出力許可信号
ＯＥＦは、インバータ３６を介してＰチャネルＭＯＳト
ランジスタ３２のゲートに入力されるとともに、Ｎチャ
ネルＭＯＳトランジスタ３５のゲートに直接入力され
る。データ信号ＤＯＦは、インバータ３７を介してＭＯ
Ｓトランジスタ３３，３４のゲートに入力される。ＭＯ
Ｓトランジスタ３３，３４のドレインが出力バッファ３
１の出力ノードＮ３１となる。
【００３２】出力許可信号ＯＥＦが活性化レベルの
「Ｈ」レベルにされると、ＭＯＳトランジスタ３２，３
５が導通して出力バッファ３１が活性化される。データ
信号ＤＯＦが「Ｈ」レベルの場合は、ＮチャネルＭＯＳ
トランジスタ３４が非導通になるとともにＰチャネルＭ
ＯＳトランジスタ３３が導通し、出力ノードＮ３１が
「Ｈ」レベルになる。データ信号ＤＯＦが「Ｌ」レベル
の場合は、ＰチャネルＭＯＳトランジスタ３３が非導通
になるとともにＮチャネルＭＯＳトランジスタ３４が導
通し、出力ノードＮ３１が「Ｌ」レベルになる。出力許
可信号ＯＥＦが非活性化レベルの「Ｌ」レベルにされる
と、ＭＯＳトランジスタ３２，３５が非導通になり、出
力バッファ３１が非活性化される。出力バッファ３１の
出力ノードＮ３１はＤＱパッド３８に接続され、ＤＱパ
ッド３８はボンディングワイヤを介して外部ピン５に接
続される。
「Ｈ」レベルにされると、ＭＯＳトランジスタ３２，３
５が導通して出力バッファ３１が活性化される。データ
信号ＤＯＦが「Ｈ」レベルの場合は、ＮチャネルＭＯＳ
トランジスタ３４が非導通になるとともにＰチャネルＭ
ＯＳトランジスタ３３が導通し、出力ノードＮ３１が
「Ｈ」レベルになる。データ信号ＤＯＦが「Ｌ」レベル
の場合は、ＰチャネルＭＯＳトランジスタ３３が非導通
になるとともにＮチャネルＭＯＳトランジスタ３４が導
通し、出力ノードＮ３１が「Ｌ」レベルになる。出力許
可信号ＯＥＦが非活性化レベルの「Ｌ」レベルにされる
と、ＭＯＳトランジスタ３２，３５が非導通になり、出
力バッファ３１が非活性化される。出力バッファ３１の
出力ノードＮ３１はＤＱパッド３８に接続され、ＤＱパ
ッド３８はボンディングワイヤを介して外部ピン５に接
続される。
【００３３】次に、この多層メモリＩＣの動作について
説明する。通常動作時は、テスト信号／ＴＥが非活性化
レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトラン
ジスタ２８が導通する。ＳＲＡＭチップ２のデータ出力
時は、出力許可信号ＯＥＳが活性化レベルの「Ｈ」レベ
ルにされて出力バッファ２１が活性化され、フラッシュ
メモリチップ３のデータ出力時は、出力許可信号ＯＥＦ
が活性化レベルの「Ｈ」レベルにされて出力バッファ３
１が活性化される。出力バッファ２１と３１の両方が同
時に活性化されることはない。
説明する。通常動作時は、テスト信号／ＴＥが非活性化
レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトラン
ジスタ２８が導通する。ＳＲＡＭチップ２のデータ出力
時は、出力許可信号ＯＥＳが活性化レベルの「Ｈ」レベ
ルにされて出力バッファ２１が活性化され、フラッシュ
メモリチップ３のデータ出力時は、出力許可信号ＯＥＦ
が活性化レベルの「Ｈ」レベルにされて出力バッファ３
１が活性化される。出力バッファ２１と３１の両方が同
時に活性化されることはない。
【００３４】ホールドテスト時は、テスト信号／ＴＥが
活性化レベルの「Ｌ」レベルにされ、ＮチャネルＭＯＳ
トランジスタ２８が非導通になる。また、ＳＲＡＭ電源
電位ＶＤＤＳが通常のレベルよりも低いデータ保持レベ
ルにされるとともに、ＳＲＡＭチップ２はスタンバイ状
態にされて出力許可信号ＯＥＳは非活性化レベルの
「Ｌ」レベルに固定される。一方、フラッシュメモリチ
ップ３はアクティブ状態にされ、種々のテストが行なわ
れ、データの出力も行なわれる。
活性化レベルの「Ｌ」レベルにされ、ＮチャネルＭＯＳ
トランジスタ２８が非導通になる。また、ＳＲＡＭ電源
電位ＶＤＤＳが通常のレベルよりも低いデータ保持レベ
ルにされるとともに、ＳＲＡＭチップ２はスタンバイ状
態にされて出力許可信号ＯＥＳは非活性化レベルの
「Ｌ」レベルに固定される。一方、フラッシュメモリチ
ップ３はアクティブ状態にされ、種々のテストが行なわ
れ、データの出力も行なわれる。
【００３５】このとき、もしＮチャネルＭＯＳトランジ
スタ２８がなく、ＳＲＡＭチップ２の出力バッファ２１
の出力ノードＮ２１とＤＱパッド２９とが直接接続され
ている場合は、フラッシュメモリ電源電位ＶＤＤＦがＳ
ＲＡＭ電源電位ＶＤＤＳよりも高いので、たとえＰチャ
ネルＭＯＳトランジスタ２２，２３のゲート電位が
「Ｈ」レベル（ＶＤＤＳ）にされている場合でも、外部
ピン５が「Ｈ」レベル（ＶＤＤＦ）にされた場合は、Ｐ
チャネルＭＯＳトランジスタ２２，２３が導通してしま
う。このため、ＳＲＡＭ電源電位ＶＤＤＳが通常レベル
まで上昇してしまい、低電源電位下でのデータ保持能力
をテストするホールドテストの目的を達成することがで
きなくなる。
スタ２８がなく、ＳＲＡＭチップ２の出力バッファ２１
の出力ノードＮ２１とＤＱパッド２９とが直接接続され
ている場合は、フラッシュメモリ電源電位ＶＤＤＦがＳ
ＲＡＭ電源電位ＶＤＤＳよりも高いので、たとえＰチャ
ネルＭＯＳトランジスタ２２，２３のゲート電位が
「Ｈ」レベル（ＶＤＤＳ）にされている場合でも、外部
ピン５が「Ｈ」レベル（ＶＤＤＦ）にされた場合は、Ｐ
チャネルＭＯＳトランジスタ２２，２３が導通してしま
う。このため、ＳＲＡＭ電源電位ＶＤＤＳが通常レベル
まで上昇してしまい、低電源電位下でのデータ保持能力
をテストするホールドテストの目的を達成することがで
きなくなる。
【００３６】しかし、この実施の形態２では、Ｎチャネ
ルＭＯＳトランジスタ２８を設け、ホールドテスト時は
ＮチャネルＭＯＳトランジスタ２８を非導通にするの
で、ホールドテスト中に外部ピン５がＶＤＤＦにされた
場合でも、ＳＲＡＭ電源電位ＶＤＤＳが上昇することが
ない。
ルＭＯＳトランジスタ２８を設け、ホールドテスト時は
ＮチャネルＭＯＳトランジスタ２８を非導通にするの
で、ホールドテスト中に外部ピン５がＶＤＤＦにされた
場合でも、ＳＲＡＭ電源電位ＶＤＤＳが上昇することが
ない。
【００３７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００３８】
【発明の効果】以上のように、この発明に係る半導体テ
スト方法では、第１のメモリセルを有する第１の記憶回
路と、第１のメモリセルと異なる形式の第２のメモリセ
ルを有する第２の記憶回路とのうちの一方の記憶回路の
テスト中に他方の記憶回路のテストを行なう。したがっ
て、第１および第２の記憶回路のうちの一方の記憶回路
のテストが終了した後に他方の記憶回路のテストを行な
っていた従来に比べ、テスト時間が短くて済む。
スト方法では、第１のメモリセルを有する第１の記憶回
路と、第１のメモリセルと異なる形式の第２のメモリセ
ルを有する第２の記憶回路とのうちの一方の記憶回路の
テスト中に他方の記憶回路のテストを行なう。したがっ
て、第１および第２の記憶回路のうちの一方の記憶回路
のテストが終了した後に他方の記憶回路のテストを行な
っていた従来に比べ、テスト時間が短くて済む。
【００３９】好ましくは、第１の記憶回路はＳＲＡＭで
あり、ＳＲＡＭの電源電圧が通常動作時よりも低レベル
に設定されて第１のメモリセルのデータ保持能力がテス
トされている期間に第２の記憶回路をテストする。この
場合は、第２の記憶回路のテスト期間中第１のメモリセ
ルのデータ保持能力をテストすればよいので、テスト時
間の短縮化のため第１のメモリセルのテスト時間を必要
最小限の時間に設定した従来に比べ、第１のメモリセル
についてより厳しいテストを行なうことができる。
あり、ＳＲＡＭの電源電圧が通常動作時よりも低レベル
に設定されて第１のメモリセルのデータ保持能力がテス
トされている期間に第２の記憶回路をテストする。この
場合は、第２の記憶回路のテスト期間中第１のメモリセ
ルのデータ保持能力をテストすればよいので、テスト時
間の短縮化のため第１のメモリセルのテスト時間を必要
最小限の時間に設定した従来に比べ、第１のメモリセル
についてより厳しいテストを行なうことができる。
【００４０】また好ましくは、第１の記憶回路はＳＲＡ
Ｍであり、ＳＲＡＭをスタンバイ状態にして第２の記憶
回路をテストしている期間にＳＲＡＭのスタンバイ状態
に関連するテストを行なう。この場合は、第２の記憶回
路のテスト中はＳＲＡＭをスタンバイ状態にして放置し
ていた従来に比べ、テスト時間が短くて済む。
Ｍであり、ＳＲＡＭをスタンバイ状態にして第２の記憶
回路をテストしている期間にＳＲＡＭのスタンバイ状態
に関連するテストを行なう。この場合は、第２の記憶回
路のテスト中はＳＲＡＭをスタンバイ状態にして放置し
ていた従来に比べ、テスト時間が短くて済む。
【００４１】また好ましくは、第２の記憶回路はフラッ
シュメモリである。この場合は、電源を遮断してもフラ
ッシュメモリのデータは消滅しない。
シュメモリである。この場合は、電源を遮断してもフラ
ッシュメモリのデータは消滅しない。
【００４２】また、この発明に係る半導体集積回路装置
では、通常動作時は第１のレベルにされテスト時は第１
のレベルよりも低い第２のレベルにされる第１の電源電
圧によって駆動され、第１のメモリセルと、その第１の
メモリセルから読出されたデータ信号を第１の出力ノー
ドに伝達させる第１の出力バッファとを含む第１の記憶
回路と、第１のレベルを有する第２の電源電圧によって
駆動され、第１のメモリセルと異なる形式の第２のメモ
リセルと、その第２のメモリセルから読出されたデータ
信号を第２の出力ノードに伝達させる第２の出力バッフ
ァとを含む第２の記憶回路と、その一方電極が第１の出
力ノードに接続され、通常動作時は導通し、テスト時は
非導通になるスイッチング素子と、スイッチング素子の
他方電極と第２の出力ノードとに接続され、第１および
第２のメモリセルから読出されたデータ信号を外部に出
力するためのデータ出力端子とが設けられる。したがっ
て、テスト時は第１の出力バッファとデータ出力端子と
の間が電気的に切り離されるので、第２の電源電圧のラ
インから第２の出力バッファ、データ出力端子および第
１の出力バッファを介して第１の電源電圧のラインに電
流が流入し、第１の電源電圧が上昇することが防止され
る。よって、第１の記憶回路のテスト中に第２の記憶回
路のテストを行なうことができ、テスト時間が短くて済
む。
では、通常動作時は第１のレベルにされテスト時は第１
のレベルよりも低い第２のレベルにされる第１の電源電
圧によって駆動され、第１のメモリセルと、その第１の
メモリセルから読出されたデータ信号を第１の出力ノー
ドに伝達させる第１の出力バッファとを含む第１の記憶
回路と、第１のレベルを有する第２の電源電圧によって
駆動され、第１のメモリセルと異なる形式の第２のメモ
リセルと、その第２のメモリセルから読出されたデータ
信号を第２の出力ノードに伝達させる第２の出力バッフ
ァとを含む第２の記憶回路と、その一方電極が第１の出
力ノードに接続され、通常動作時は導通し、テスト時は
非導通になるスイッチング素子と、スイッチング素子の
他方電極と第２の出力ノードとに接続され、第１および
第２のメモリセルから読出されたデータ信号を外部に出
力するためのデータ出力端子とが設けられる。したがっ
て、テスト時は第１の出力バッファとデータ出力端子と
の間が電気的に切り離されるので、第２の電源電圧のラ
インから第２の出力バッファ、データ出力端子および第
１の出力バッファを介して第１の電源電圧のラインに電
流が流入し、第１の電源電圧が上昇することが防止され
る。よって、第１の記憶回路のテスト中に第２の記憶回
路のテストを行なうことができ、テスト時間が短くて済
む。
【００４３】好ましくは、第１の記憶回路はＳＲＡＭで
あり、テスト時は第１のメモリセルのデータ保持能力が
テストされる。この場合は、ＳＲＡＭのテスト中に第１
の電源電圧が上昇してＳＲＡＭのテストが失敗に終わる
ことが防止される。
あり、テスト時は第１のメモリセルのデータ保持能力が
テストされる。この場合は、ＳＲＡＭのテスト中に第１
の電源電圧が上昇してＳＲＡＭのテストが失敗に終わる
ことが防止される。
【００４４】また好ましくは、第２の記憶回路はフラッ
シュメモリである。この場合は、電源を遮断してもフラ
ッシュメモリのデータは消滅しない。
シュメモリである。この場合は、電源を遮断してもフラ
ッシュメモリのデータは消滅しない。
【図１】 この発明の実施の形態１による多層メモリＩ
Ｃの構成を概略的に示す図である。
Ｃの構成を概略的に示す図である。
【図２】 図１に示した多層メモリＩＣのファイナルテ
ストを示すフローチャートである。
ストを示すフローチャートである。
【図３】 図１に示したＳＲＡＭチップに含まれるメモ
リセルの構成を示す回路図である。
リセルの構成を示す回路図である。
【図４】 図１に示したＳＲＡＭチップについて行なわ
れるホールドテストを示すタイムチャートである。
れるホールドテストを示すタイムチャートである。
【図５】 図１に示したフラッシュメモリチップに含ま
れるメモリセルの構成を示す断面図である。
れるメモリセルの構成を示す断面図である。
【図６】 この発明の実施の形態２による多層メモリＩ
Ｃの要部を示す回路ブロック図である。
Ｃの要部を示す回路ブロック図である。
【図７】 従来の多層メモリＩＣのファイナルテストを
示すフローチャートである。
示すフローチャートである。
１ 多層メモリＩＣ、２ ＳＲＡＭチップ、３ フラッ
シュメモリチップ、４パッケージ、５，６ 外部ピン、
１１，１２ 抵抗素子、１３〜１６，２４，２５，２
８，３４，３５ ＮチャネルＭＯＳトランジスタ、Ｎ
１，Ｎ２ 記憶ノード、ＭＣ，ＭＣ′ メモリセル、Ｗ
Ｌ ワード線、ＢＬ，／ＢＬ ビット線対、１７ 半導
体基板、１７ｗ ウェル、１７ｓ ソース、１７ｄ ド
レイン、１８ 浮遊ゲート、１９ 制御ゲート、２０，
３０ 内部回路、２１，３１ 出力バッファ、２２，２
３，３２，３３ ＰチャネルＭＯＳトランジスタ、２
６，２７，３６，３７ インバータ、２９，３８ ＤＱ
パッド。
シュメモリチップ、４パッケージ、５，６ 外部ピン、
１１，１２ 抵抗素子、１３〜１６，２４，２５，２
８，３４，３５ ＮチャネルＭＯＳトランジスタ、Ｎ
１，Ｎ２ 記憶ノード、ＭＣ，ＭＣ′ メモリセル、Ｗ
Ｌ ワード線、ＢＬ，／ＢＬ ビット線対、１７ 半導
体基板、１７ｗ ウェル、１７ｓ ソース、１７ｄ ド
レイン、１８ 浮遊ゲート、１９ 制御ゲート、２０，
３０ 内部回路、２１，３１ 出力バッファ、２２，２
３，３２，３３ ＰチャネルＭＯＳトランジスタ、２
６，２７，３６，３７ インバータ、２９，３８ ＤＱ
パッド。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３３０ Ｇ１１Ｃ 17/00 Ｄ ５Ｂ０２５ Ｇ１１Ｃ 11/413 11/34 ３４１Ｄ ５Ｌ１０６ 16/02 17/00 ６０１Ｚ 17/00 Ｇ０１Ｒ 31/28 Ｂ Ｖ Ｆターム(参考） 2G003 AA08 AC03 AF06 AH04 2G132 AA08 AB03 AC02 AH01 AK11 AL09 5B003 AA03 AC00 AD02 AE04 5B015 KB33 MM07 PP06 QQ01 RR01 RR07 5B018 GA03 HA01 JA22 QA13 5B025 AD16 AE09 5L106 AA02 AA10 DD00 DD35
Claims (7)
- 【請求項１】 第１のメモリセルを有する第１の記憶回
路と、前記第１のメモリセルと異なる形式の第２のメモ
リセルを有する第２の記憶回路とを備えた半導体集積回
路装置をテストする半導体テスト方法であって、 前記第１および第２の記憶回路のうちの一方の記憶回路
のテスト中に他方の記憶回路をテストする、半導体テス
ト方法。 - 【請求項２】 前記第１の記憶回路はＳＲＡＭであり、 前記ＳＲＡＭの電源電圧が通常動作時よりも低レベルに
設定されて第１のメモリセルのデータ保持能力がテスト
されている期間に前記第２の記憶回路をテストする、請
求項１に記載の半導体テスト方法。 - 【請求項３】 前記第１の記憶回路はＳＲＡＭであり、 前記ＳＲＡＭをスタンバイ状態にして前記第２の記憶回
路をテストしている期間に前記ＳＲＡＭのスタンバイ状
態に関連するテストを行なう、請求項１に記載の半導体
テスト方法。 - 【請求項４】 前記第２の記憶回路はフラッシュメモリ
である、請求項２または請求項３に記載の半導体テスト
方法。 - 【請求項５】 半導体集積回路装置であって、 通常動作時は第１のレベルにされテスト時は前記第１の
レベルよりも低い第２のレベルにされる第１の電源電圧
によって駆動され、第１のメモリセルと、該第１のメモ
リセルから読出されたデータ信号を第１の出力ノードに
伝達させる第１の出力バッファとを含む第１の記憶回
路、 前記第１のレベルを有する第２の電源電圧によって駆動
され、前記第１のメモリセルと異なる形式の第２のメモ
リセルと、該第２のメモリセルから読出されたデータ信
号を第２の出力ノードに伝達させる第２の出力バッファ
とを含む第２の記憶回路、 その一方電極が前記第１の出力ノードに接続され、前記
通常動作時は導通し、前記テスト時は非導通になるスイ
ッチング素子、および前記スイッチング素子の他方電極
と前記第２の出力ノードとに接続され、前記第１および
第２のメモリセルから読出されたデータ信号を外部に出
力するためのデータ出力端子を備える、半導体集積回路
装置。 - 【請求項６】 前記第１の記憶回路はＳＲＡＭであり、 前記テスト時は前記第１のメモリセルのデータ保持能力
がテストされる、請求項５に記載の半導体集積回路装
置。 - 【請求項７】 前記第２の記憶回路はフラッシュメモリ
である、請求項６に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001108319A JP2002304898A (ja) | 2001-04-06 | 2001-04-06 | 半導体テスト方法および半導体集積回路装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001108319A JP2002304898A (ja) | 2001-04-06 | 2001-04-06 | 半導体テスト方法および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304898A true JP2002304898A (ja) | 2002-10-18 |
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ID=18960482
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001108319A Withdrawn JP2002304898A (ja) | 2001-04-06 | 2001-04-06 | 半導体テスト方法および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002304898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305638A (ja) * | 2006-05-09 | 2007-11-22 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
| JP2008192271A (ja) * | 2007-02-08 | 2008-08-21 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
-
2001
- 2001-04-06 JP JP2001108319A patent/JP2002304898A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305638A (ja) * | 2006-05-09 | 2007-11-22 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
| JP2008192271A (ja) * | 2007-02-08 | 2008-08-21 | Nec Electronics Corp | 半導体装置及びそのテスト方法 |
| US7639554B2 (en) | 2007-02-08 | 2009-12-29 | Nec Electronics Corporation | Semiconductor device and method of testing semiconductor device |
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Legal Events
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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