KR101145314B1 - 반도체 메모리 장치의 데이터 출력회로 - Google Patents

반도체 메모리 장치의 데이터 출력회로 Download PDF

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Abstract

읽기 동작시 출력단을 추가 구동하기 위한 반도체 메모리 장치의 데이터 출력회로에 관한 것으로, 데이터 신호에 응답하여 구동 제어신호를 출력하기 위한 프리 드라이버와, 구동 제어신호에 응답하여 출력단을 구동하기 위한 메인 드라이버와, 구동 제어신호의 전압레벨과 예정된 기준전압을 비교하여 추가 구동 제어신호를 출력하기 위한 추가 구동 제어부와, 추가 구동 제어신호에 응답하여 출력단을 추가로 구동하기 위한 보조 드라이버를 포함하는 반도체 메모리 장치의 데이터 출력회로가 제공된다.

Description

반도체 메모리 장치의 데이터 출력회로{DATA OUTPUT CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에는 내부에 저장된 데이터 신호를 외부로 출력하기 위한 데이터 출력회로를 포함한다. 특히, 개인용 컴퓨터(PC : Personal Computer)에 적용되는 반도체 메모리 장치의 데이터 출력회로는 온 다이 터미네이션(On Die Termination:ODT)을 포함한다. 온 다이 터미네이션(ODT)은 반도체 메모리 장치가 보드 등에 집적될 때 데이터 패드 쪽 저항값을 조절하여 데이터 신호가 임피던스 불일치 없이 전송될 수 있도록 한다. 반면, 셋톱박스(set-top box), 내비게이션(navigation), 디지터 텔레비전(DTV) 등과 같은 컨슈머(consumer) 제품에 적용되는 반도체 메모리 장치의 데이터 출력회로는 통상적으로 비용 절감을 위해 온 다이 터미네이션(ODT)을 포함하지 않는다. 이하에서는 온 다이 터미네이션(ODT)이 적용되지 않은 반도체 메모리 장치의 데이터 출력회로에 대하여 살펴본다.
도 1에는 종래에 의한 반도체 메모리 장치의 데이터 출력회로가 회로도로 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치의 데이터 출력회로(이하 "데이터 출력회로"라 함)(100)는 메모리 셀(도면에 미도시)로부터 전달된 데이터 신호(DATA_OUT)에 응답하여 풀업 구동 제어신호(/UP)를 출력하기 위한 풀업용 프리 드라이버(110)와, 풀업 구동 제어신호(/UP)에 응답하여 최종 출력단(DOUT)을 풀업 구동하기 위한 풀업용 메인 드라이버(120)와, 메모리 셀(도면에 미도시)로부터 전달된 데이터 신호(DATA_OUT)에 응답하여 풀다운 구동 제어신호(DN)를 출력하기 위한 풀다운용 프리 드라이버(130)와, 풀다운 구동 제어신호(DN)에 응답하여 최종 출력단(DOUT)을 풀다운 구동하기 위한 풀다운용 메인 드라이버(140)와, 풀업용 프리 드라이버(110)의 입력단에 병렬로 접속되며 오프 신호(OUTOFF)에 응답하여 최종 출력단(DOUT)을 하이 임피던스(high-impedance:Hi-Z) 상태로 전환하기 위한 풀업용 상태 전환부(150)와, 풀다운용 프리 드라이버(130)의 입력단에 병렬로 접속되며 오프 신호(OUTOFF)의 반전 신호인 오프바 신호(/OUTOFF)에 응답하여 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 전환하기 위한 풀다운용 상태 전환부(160)를 포함한다.
풀업용 프리 드라이버(110)는 인버터로 구성된다. 즉, 풀업용 프리 드라이버(110)는 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 전원전압(VDDQ)단과 풀업용 프리 드라이버(110)의 출력단 사이에 소오스/드레인이 접속된 제1 PMOS 트랜지스터(P1)와, 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀업용 프리 드라이버(110)의 출력단 사이에 소오스/드레인이 접속된 제1 NMOS 트랜지스터(N1)로 구성된다.
풀업용 메인 드라이버(120)는 풀업 구동 제어신호(/UP)를 게이트 입력으로 하며 전원전압(VDDQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제2 PMOS 트랜지스터(P2)로 구성된다.
풀다운용 프리 드라이버(130)는 풀업용 프리 드라이버(110)와 동일하게 인버터로 구성된다. 즉, 풀다운용 프리 드라이버(130)는 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 전원전압(VDDQ)단과 풀다운용 프리 드라이버(130)의 출력단 사이에 소오스/드레인이 접속된 제3 PMOS 트랜지스터(P3)와, 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀다운용 프리 드라이버(130)의 출력단 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터(N2)로 구성된다.
풀다운용 메인 드라이버(140)는 풀다운 구동 제어신호(DN)를 게이트 입력으로 하며 접지전압(VSSQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제3 NMOS 트랜지스터(N3)로 구성된다.
풀업용 상태 전환부(150)는 오프 신호(OUTOFF)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀업용 프리 드라이버(110)의 입력단 사이에 소오스/드레인이 접속된 제4 NMOS 트랜지스터(N4)로 구성된다. 여기서, 오프 신호(OUTOFF)는, 하이 액티브 신호로, 읽기(read) 동작이 완료된 후 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 만들기 위한 신호이다. 읽기 동작 이후 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 만드는 이유는 데이터 패드(DQ)를 통해 발생할 수 있는 신호 충돌(confliction)을 방지하기 위함이다.
풀다운용 상태 전환부(160)는 오프바 신호(/OUTOFF)를 게이트 입력으로 하며 접원전압(VDDQ)단과 풀다운용 프리 드라이버(130)의 입력단 사이에 소오스/드레인이 접속된 제4 PMOS 트랜지스터(P4)로 구성된다.
이하, 상기와 같은 구성을 가지는 종래에 의한 데이터 출력회로(100)의 동작을 도 2를 참조하여 설명한다.
도 2에는 도 1의 데이터 출력회로(100)의 타이밍도가 도시되어 있다.
도 2를 참조하면, 일단 읽기 동작이 수행되기 전에는 오프 신호(OUTOFF)가 활성화 상태 - 논리 하이 레벨 상태 - 를 유지하기 때문에, 풀업용 상태 전환부(150)와 풀다운용 상태 전환부(160)는 턴 온 상태가 된다. 이에 따라, 풀업용 프리 드라이버(110)의 입력단에는 논리 로우 레벨의 풀업용 상태 전환신호(UP_PRE)가 입력되고, 결국 풀업 메인 드라이버(120)는 논리 하이 레벨의 풀업 구동 제어신호(/UP)를 입력받아 턴 오프 된다. 그리고, 풀다운용 프리 드라이버(130)의 입력단에는 논리 하이 레벨의 풀다운용 상태 전환신호(/DN_PRE)가 입력되고, 결국 풀다운 메인 드라이버(140)는 논리 로우 레벨의 풀다운 구동 제어신호(DN)를 입력받아 턴 오프 된다. 따라서, 최종 출력단(DOUT)은 논리 하이 레벨도 논리 로우 레벨도 아닌 하이 임피던스(Hi-Z) 상태가 된다. 즉, 최종 출력단(DOUT)을 통해 출력되는 외부 데이터 신호(DATA_OUTF)는 전원전압(VDDQ) 레벨에서 접지전압(VSSQ) 레벨 사이에 임의의 값을 가진다.
이러한 상태에서 읽기 동작이 수행됨에 따라 오프 신호(OUTOFF)는 비활성화 상태로 전환 - 논리 하이 레벨에서 논리 로우 레벨로 천이(transition) - 된다. 물론, 오프바 신호(/OUTOFF)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 그러면, 풀업용 상태 전환부(150)와 풀다운용 상태 전환부(160)가 턴 오프 되면서, 풀업용 프리 드라이버(110)와 풀다운용 프리 드라이버(130)의 입력단에는 데이터 신호(DATA_OUT)가 입력되기 시작한다. 다시 말해, 풀업용 프리 드라이버(110)의 입력단에는 데이터 신호(DATA_OUT)가 풀업용 상태 전환신호(UP_PRE)로써 입력되고, 풀다운용 프리 드라이버(130)의 입력단에는 데이터 신호(DATA_OUT)가 풀다운용 상태 전환신호(/DN_PRE)로써 입력된다. 이에 따라, 풀업용 프리 드라이버(110)는 풀업용 상태 전환신호(UP_PRE)의 반전신호인 풀업 구동 제어신호(/UP)를 출력하고, 풀다운용 프리 드라이버(130)는 풀다운용 상태 전환신호(/DN_PRE)의 반전신호인 풀다운 구동 제어신호(DN)를 출력한다. 따라서, 풀업용 메인 드라이버(110)는 풀업 구동 제어신호(/UP)에 응답하여 최종 출력단(DOUT)을 풀업 구동하고, 풀다운용 메인 드라이버(130)는 풀다운 구동 제어신호(DN)에 응답하여 최종 출력단(DOUT)을 풀다운 구동함으로써, 외부 데이터 신호(DATA_OUTF)가 데이터 패드(DQ)를 통해 외부로 출력된다.
이후 읽기 동작이 완료되면, 오프 신호(OUTOFF)가 논리 로우 레벨에서 논리 하이 레벨로 천이되기 때문에, 풀업용 상태 전환부(150)와 풀다운용 상태 전환부(160)는 턴 온 상태가 된다. 그러면, 상술한 바와 같이, 풀업용 메인 드라이버(120)와 풀다운용 메인 드라이버(140)는 턴 오프되므로, 최종 출력단(DOUT)은 다시 하이 임피던스(Hi-Z) 상태가 된다.
이와 같은 데이터 출력회로(100)에 따르면, 읽기 동작을 수행하지 않는 경우에는 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 전환함으로써, 데이터 패드(DQ)를 통해 발생할 수 있는 신호 충돌(confliction)을 방지할 수 있는 이점이 있다.
그러나, 종래에 의한 데이터 출력회로(100)는 다음과 같은 문제점이 있다.
하이 임피던스(Hi-Z) 상태라 함은 논리 하이 레벨 및 논리 로우 레벨 이외에 제3의 상태를 말하는 것으로, 전원전압(VDDQ) 레벨과 접지전압(VSSQ) 레벨 사이의 임의의 값을 가진다. 이러한 경우 읽기 동작이 개시되어 외부 데이터 신호(DATA_OUTF)가 최종 출력단(DOUT)을 통해 출력되기 시작하는 시점이 임의의 값으로 결정된다. 예컨대, 도 2에 도시된 바와 같이, 외부 데이터 신호(DATA_OUTF)가 최종 출력단(DOUT)을 통해 출력되기 시작하는 시점의 임의의 값이 접지전압(VSSQ) 레벨에 가까운 경우 전원전압(VDDQ) 레벨까지 충분히 스윙을 하지 못하게 된다. 이에 따라, 데이터 출력회로(100)의 신호 무결성(signal integrity:SI)을 열화시켜 반도체 메로리 장치의 수율 손실(yield loss)을 유발시키는 문제점이 있다. 참고로, 데이터 출력회로(100)에 온 다이 터미네이션(ODT)이 포함되는 경우에는 최종 출력단(DOUT)이 임의의 값이 아닌 전원전압(VDDQ) 레벨의 절반에 해당하는 하프 전원전압(VDDQ/2) 레벨을 유지하므로, 외부 데이터 신호(DATA_OUTF)가 출력되는 시점부터 풀 스윙을 할 수 있지만, 이러한 경우에는 온 다이 터미네이션(ODT)이 구비됨에 의해 넷 다이(net die)의 손실을 유발시킬 수 있다.
한편, 앞서 언급한 종래에 의한 데이터 출력회로(100)의 문제점을 해결하기 위해서는, 즉 데이터 출력회로(100)의 신호 무결성(signal integrity:SI)을 향상시키기 위해서는 풀업용 메인 드라이버(120)와 풀다운용 메인 드라이버(140)의 사이즈를 증가시켜야 한다. 하지만, 이러한 경우에는 데이터 패드(DQ)로 출력되는 외부 데이터 신호(DATA_OUTF)에 오버 슈트(over shoot) 또는 언더 슈트(under shoot) 현상이 발생하는 문제점이 있다.
본 발명은 신호 무결성(signal integrity:SI)을 향상시키면서도 오버 슈트(over shoot) 및 언더 슈트(under shoot) 현상이 방지된 반도체 메모리 장치의 데이터 출력회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 데이터 신호에 응답하여 구동 제어신호를 출력하기 위한 제1 드라이버와, 구동 제어신호의 전압레벨과 예정된 기준전압을 비교하여 추가 구동 제어신호를 출력하기 위한 추가 구동 제어부와, 구동 제어신호에 응답하여 출력단을 구동하되 추가 구동 제어신호에 응답하여 출력단을 추가로 구동하기 위한 제2 드라이버를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 데이터 신호에 응답하여 구동 제어신호를 출력하기 위한 프리 드라이버와, 구동 제어신호에 응답하여 출력단을 구동하기 위한 메인 드라이버와, 구동 제어신호의 전압레벨과 예정된 기준전압을 비교하여 추가 구동 제어신호를 출력하기 위한 추가 구동 제어부와, 추가 구동 제어신호에 응답하여 출력단을 추가로 구동하기 위한 보조 드라이버를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 데이터 신호에 응답하여 풀업 구동 제어신호를 출력하기 위한 제1 프리 드라이버와, 데이터 신호에 응답하여 풀다운 구동 제어신호를 출력하기 위한 제2 프리 드라이버와, 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 제1 메인 드라이버와, 풀다운 구동 제어신호에 응답하여 출력단을 풀다운 구동하기 위한 제2 메인 드라이버와, 풀업 구동 제어신호의 전압레벨이 예정된 제1 기준전압보다 낮은지를 감지하여 제1 감지신호를 출력하기 위한 제1 감지부와, 풀다운 구동 제어신호의 전압레벨이 예정된 제2 기준전압 - 예정된 제1 기준전압보다 높은 전압레벨을 가짐 - 보다 높은지를 감지하여 제2 감지신호를 출력하기 위한 제2 감지부와, 제1 감지신호에 응답하여 출력단을 추가로 풀업 구동하기 위한 제1 보조 드라이버와, 제2 감지신호에 응답하여 출력단을 추가로 풀다운 구동하기 위한 제2 보조 드라이버를 포함한다.
본 발명은 출력단을 보조 구동하여 신호 무결성(signal integrity:SI)을 향상시키되, 보조 구동 구간을 예정된 구간 동안으로 제한하여 오버 슈트(over shoot) 및 언더 슈트(under shoot) 현상을 방지할 수 있는 효과가 있다.
도 1은 종래에 의한 반도체 메모리 장치의 데이터 출력회로의 회로도.
도 2는 종래에 의한 반도체 메모리 장치의 데이터 출력회로의 타이밍도.
도 3은 본 발명의 실시예 의한 반도체 메모리 장치의 데이터 출력회로의 회로도.
도 4는 도 3의 제1 비교부의 일예에 따른 내부 회로도.
도 5는 본 발명의 실시예에 의한 반도체 메모리 장치의 데이터 출력회로의 타이밍도.
도 6은 도 5의 제1 감지신호를 더욱 자세하게 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 의한 반도체 메모리 장치의 데이터 출력회로가 회로도로 도시되어 있다.
도 3을 참조하면, 반도체 메모리 장치의 데이터 출력회로(이하 "데이터 출력회로"라 함)(200)는 데이터 신호(DATA_OUT)에 응답하여 풀업 구동 제어신호(/UP)를 출력하기 위한 풀업용 프리 드라이버(210)와, 풀업 구동 제어신호(/UP)에 응답하여 최종 출력단(DOUT)을 풀업 구동하기 위한 풀업용 메인 드라이버(220)와, 풀업 구동 제어신호(/UP)의 전압레벨이 예정된 제1 기준전압(VR1)보다 낮은지를 감지하여 제1 감지신호(/UPD)를 출력하기 위한 풀업용 감지부(230)와, 제1 감지신호(/UPD)에 응답하여 최종 출력단(DOUT)을 추가로 풀업 구동하기 위한 풀업용 보조 드라이버(240)와, 데이터 신호(DATA_OUT)에 응답하여 풀다운 구동 제어신호(DN)를 출력하기 위한 제2 프리 드라이버(250)와, 풀다운 구동 제어신호(DN)에 응답하여 최종 출력단(DOUT)을 풀다운 구동하기 위한 풀다운용 메인 드라이버(260)와, 풀다운 구동 제어신호(DN)의 전압레벨이 예정된 제2 기준전압(VR2) - 예정된 제1 기준전압(VR1)보다 높은 전압레벨을 가짐 - 보다 높은지를 감지하여 제2 감지신호(DND)를 출력하기 위한 풀다운용 감지부(270)와, 제2 감지신호(DND)에 응답하여 최종 출력단(DOUT)을 추가로 풀다운 구동하기 위한 풀다운용 보조 드라이버(280)를 포함한다. 또한, 데이터 출력회로(200)는 풀업용 프리 드라이버(210)의 입력단에 병렬로 접속되며 오프 신호(OUTOFF)에 응답하여 최종 출력단(DOUT)을 하이 임피던스(high-impedance:Hi-Z) 상태로 전환하기 위한 풀업용 상태 전환부(290)와, 풀다운용 프리 드라이버(250)의 입력단에 병렬로 접속되며 오프 신호(OUTOFF)의 반전 신호인 오프바 신호(/OUTOFF)에 응답하여 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 전환하기 위한 풀다운용 상태 전환부(300)를 포함한다. 여기서, 오프 신호(OUTOFF)는, 하이 액티브 신호로, 읽기(read) 동작이 완료된 후 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 만들기 위한 신호이다. 이때, 읽기 동작 이후 최종 출력단(DOUT)을 하이 임피던스(Hi-Z) 상태로 만드는 이유는 데이터 패드(DQ)를 통해 발생할 수 있는 신호 충돌(confliction)을 방지하기 위함이다.
풀업용 프리 드라이버(210)는 인버터로 구성된다. 즉, 풀업용 프리 드라이버(210)는 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 전원전압(VDDQ)단과 풀업용 프리 드라이버(210)의 출력단 사이에 소오스/드레인이 접속된 제1 PMOS 트랜지스터(P11)와, 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀업용 프리 드라이버(210)의 출력단 사이에 소오스/드레인이 접속된 제1 NMOS 트랜지스터(N11)로 구성된다.
풀업용 메인 드라이버(220)는 풀업 구동 제어신호(/UP)를 게이트 입력으로 하며 전원전압(VDDQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제2 PMOS 트랜지스터(P12)로 구성된다.
풀업용 감지부(230)는 풀업 구동 제어신호(/UP)의 전압레벨과 예정된 제1 기준전압(VR1)을 비교하여 제1 비교신호(COM1)를 출력하기 위한 제1 비교부(232)와, 제1 비교신호(COM1)에 응답하여 제1 감지신호(/UPD)를 출력하기 위한 제1 감지신호 출력부(234)를 포함한다. 제1 비교부(232)는 오프 신호(OUTOFF)에 응답하여 인에이블되며, 풀업 구동 제어신호(/UP)의 전압레벨이 제1 기준전압(VR1)보다 낮아지는 경우에만 제1 비교신호(COM1)를 활성화시킨다. 이때, 제1 비교신호(COM1)가 활성화되는 구간이 풀업 구동을 위한 제1 추가 구동 구간이 된다. 제1 감지신호 출력부(234)는 오프 신호(OUTOFF)와 제1 비교신호(COM1)에 응답하여 제1 추가 구동 구간 동안만 제1 감지신호(/UPD)를 활성화시킨다. 이러한 제1 감지신호 출력부(234)는 제1 비교신호(COM1)와 오프 신호(OUTOFF)를 입력받아 부정 논리합 연산을 수행하기 위한 제1 노어 게이트(NOR1)와, 제1 노어 게이트(NOR1)의 출력신호를 반전시켜 제1 감지신호(/UPD)로써 출력하기 위한 제1 인버터(INV1)로 구성된다. 참고로, 제1 기준전압(VR1)은 풀업용 프리 드라이버(210)에 공급되는 전원전압(VDDQ)의 절반에 해당하는 하프 전원전압(VDDQ/2)보다 낮게 설정된다.
풀업용 보조 드라이버(240)는 제1 감지신호(/UPD)를 게이트 입력으로 하며 전원전압(VDDQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제3 PMOS 트랜지스터(P13)로 구성된다.
풀다운용 프리 드라이버(250)는 풀업용 프리 드라이버(210)와 동일하게 인버터로 구성된다. 즉, 풀다운용 프리 드라이버(250)는 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 전원전압(VDDQ)단과 풀다운용 프리 드라이버(250)의 출력단 사이에 소오스/드레인이 접속된 제4 PMOS 트랜지스터(P14)와, 데이터 신호(DATA_OUT)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀다운용 프리 드라이버(250)의 출력단 사이에 소오스/드레인이 접속된 제2 NMOS 트랜지스터(N12)로 구성된다.
풀다운용 메인 드라이버(260)는 풀다운 구동 제어신호(DN)를 게이트 입력으로 하며 접지전압(VSSQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제3 NMOS 트랜지스터(N13)로 구성된다.
풀다운용 감지부(270)는 풀다운 구동 제어신호(DN)의 전압레벨과 제2 기준전압(VR2)을 비교하여 제2 비교신호(COM2)를 출력하기 위한 제2 비교부(272)와, 제2 비교신호(COM2)에 응답하여 제2 감지신호(DND)를 출력하기 위한 제2 감지신호 출력부(274)를 포함한다. 제2 비교부(272)는 오프 신호(OUTOFF)에 응답하여 인에이블되며, 풀다운 구동 제어신호(DN)의 전압레벨이 제2 기준전압(VR2)보다 높아지는 경우에만 제2 비교신호(COM2)를 활성화시킨다. 이때, 제2 비교신호(COM2)가 활성화되는 구간이 풀다운 구동을 위한 제2 추가 구동 구간이 된다. 제2 감지신호 출력부(274)는 오프바 신호(/OUTOFF)와 제2 비교신호(COM2)에 응답하여 제2 추가 구동 구간 동안만 제2 감지신호(DND)를 활성화시킨다. 이러한 제2 감지신호 출력부(274)는 제2 비교신호(COM2)와 오프바 신호(/OUTOFF)를 입력받아 부정 논리곱 연산을 수행하기 위한 제1 낸드 게이트(NAND1)와, 제1 낸드 게이트(NAND1)의 출력신호를 반전시켜 제2 감지신호(DND)로써 출력하기 위한 제2 인버터(INV2)로 구성된다. 참고로, 제2 기준전압(VR2)은 풀다운용 프리 드라이버(250)에 공급되는 전원전압(VDDQ)의 절반에 해당하는 하프 전원전압(VDDQ/2)보다 높게 설정된다.
풀다운용 보조 드라이버(280)는 제2 감지신호(DND)를 게이트 입력으로 하며 전지전압(VSSQ)단과 최종 출력단(DOUT) 사이에 소오스/드레인이 접속된 제4 NMOS 트랜지스터(N14)로 구성된다.
풀업용 상태 전환부(290)는 오프 신호(OUTOFF)를 게이트 입력으로 하며 접지전압(VSSQ)단과 풀업용 프리 드라이버(210)의 입력단 사이에 소오스/드레인이 접속된 제5 NMOS 트랜지스터(N15)로 구성된다.
풀다운용 상태 전환부(300)는 오프바 신호(/OUTOFF)를 게이트 입력으로 하며 접원전압(VDDQ)단과 풀다운용 프리 드라이버(250)의 입력단 사이에 소오스/드레인이 접속된 제5 PMOS 트랜지스터(P15)로 구성된다.
한편, 도 4에는 도 3의 제1 비교부(232)가 내부 회로도로 도시되어 있다.
도 4를 참조하면, 제1 비교부(232)는 풀업 구동 제어신호(/UP)와 제1 기준전압(VR1)을 입력받기 위한 차동 입력부(N16, N17)와, 차동 입력부(N16, N17)와 전원전압(VDDQ)단 사이에 접속된 로딩부(P16, P17)와, 제3 인버터(INV3)를 통해 반전된 오프 신호(OUTOFF)에 응답하여 인에이블되며 차동 입력부(N16, N17)와 접지전압(VSSQ)단 사이에 접속된 싱킹부(N18)를 포함하며, 로딩부(P16, P17)와 차동 입력부(N16, N17) 사이의 출력 노드에 연결된 제4 인버터(INV4)를 통해 제1 비교신호(COM1)가 출력된다. 이러한 구성을 가지는 제1 비교부(232)는 공지공용의 기술이므로, 자세한 동작 설명은 생략하도록 한다.
한편, 도면에는 미도시되고 있지만, 도 3에 도시된 제2 비교부(272)는 앞서 언급한 제1 비교부(232)의 구성과 동일하다. 다만, 차동 입력부에는 풀다운 구동 제어신호(DN)와 제2 기준전압(VR2)이 입력되며, 제2 비교신호(COM2)가 출력된다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 의한 데이터 출력회로의 동작을 도 5 및 도 6을 참조하여 설명한다.
도 5에는 본 발명의 실시예에 의한 데이터 출력회로의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 6에는 도 5에서 설명한 제1 감지신호를 더욱 자세하게 설명하기 위한 타이밍도가 도시되어 있다.
본 발명의 실시예에서는 풀업용 감지부(230)의 제1 기준전압(VR1)과 풀다운용 감지부(270)의 제2 기준전압(VR2)이 오버 슈트(over shoot) 및 언더 슈트(under shoot) 현상을 고려하여 최적으로 설정된 상태임을 가정하여 설명하도록 한다.
도 5를 참조하면, 일단 읽기 동작이 수행되기 전에는 오프 신호(OUTOFF)가 활성화 상태 - 논리 하이 레벨 상태 - 를 유지한다. 물론, 오프바 신호(/OUTOFF)는 논리 로우 레벨을 가진다. 그렇기 때문에, 풀업용 상태 전환부(290)와 풀다운용 상태 전환부(300)는 턴 온 상태가 되어, 풀업용 프리 드라이버(210)의 입력단에는 논리 로우 레벨의 풀업용 상태 전환신호(UP_PRE)가 입력되고, 풀다운용 프리 드라이버(250)의 입력단에는 논리 하이 레벨의 풀다운용 상태 전환신호(/DN_PRE)가 입력된다. 그러면, 풀업용 메인 드라이버(220)는 논리 하이 레벨의 풀업 구동 제어신호(/UP)를 입력받아 턴 오프 되고, 풀다운 메인 드라이버(260)는 논리 로우 레벨의 풀다운 구동 제어신호(DN)를 입력받아 턴 오프 된다. 동시에 풀업용 감지부(230)로부터 출력되는 제1 감지신호(/UPD)는 논리 하이 레벨을 유지하고, 풀다운용 감지부(270)로부터 출력되는 제2 감지신호(DND)는 논리 로우 레벨을 유지하므로, 풀업용 보조 드라이버(240) 및 풀다운용 보조 드라이버(280)는 모두 턴 오프 된다. 따라서, 최종 출력단(DOUT)을 통해 출력되는 외부 데이터 신호(DATA_OUTF)는 하이 임피던스(Hi-Z) 상태를 유지한다. 즉, 외부 데이터 신호(DATA_OUTF)는 전원전압(VDDQ) 레벨과 접지전압(VSSQ) 레벨 사이의 임의의 값을 가진다.
이러한 상태에서 읽기 동작이 수행됨에 따라 오프 신호(OUTOFF)는 비활성화 상태 - 논리 하이 레벨에서 논리 로우 레벨로 천이(transition) - 된다. 물론, 오프바 신호(/OUTOFF)는 논리 로우 레벨에서 논리 하이 레벨로 천이된다. 그러면, 풀업용 상태 전환부(290)와 풀다운용 상태 전환부(300)가 턴 오프 되면서, 풀업용 프리 드라이버(210)와 풀다운용 프리 드라이버(250)의 입력단에는 데이터 신호(DATA_OUT)가 입력되기 시작한다. 즉, 풀업용 프리 드라이버(210)의 입력단에는 데이터 신호(DATA_OUT)가 풀업용 상태 전환신호(UP_PRE)로써 입력되고, 풀다운용 프리 드라이버(250)의 입력단에는 데이터 신호(DATA_OUT)가 풀다운용 상태 전환신호(/DN_PRE)로써 입력된다. 따라서, 풀업용 프리 드라이버(210)는 풀업용 상태 전환신호(UP_PRE)의 반전신호인 풀업 구동 제어신호(/UP)를 출력하고, 풀다운용 프리 드라이버(250)는 풀다운용 상태 전환신호(/DN_PRE)의 반전신호인 풀다운 구동 제어신호(DN)를 출력하여, 결국 풀업 메인 드라이버(110)는 풀업 구동 제어신호(/UP)에 응답하여 최종 출력단(DOUT)을 풀업 구동하고, 풀다운 메인 드라이버(130)는 풀다운 구동 제어신호(DN)에 응답하여 최종 출력단(DOUT)을 풀다운 구동함에 따라 외부 데이터 신호(DATA_OUTF)가 토글링 된다.
이때, 풀업용 감지부(230)는 풀업 구동 제어신호(/UP)의 전압레벨이 제1 기준전압(VR1)보다 낮아지는 경우 - 풀업 구동을 위한 제1 추가 구동 구간(A) - 에만 제1 감지신호(/UPD)를 활성화시켜 출력하고, 풀다운용 감지부(270)는 풀다운 구동 제어신호(DN)의 전압레벨이 제2 기준전압(VR2)보다 높아지는 경우 - 풀다운 구동을 위한 제2 추가 구동 구간(B) - 에만 제2 감지신호(DND)를 활성화시켜 출력한다. 이에 따라, 풀업용 보조 드라이버(240)는 제1 감지신호(/UPD)에 응답하여 제1 추가 구동 구간(A) 동안만 추가로 최종 출력단(DOUT)을 풀업 구동하고, 풀다운용 보조 드라이버(250)는 제2 감지신호(DND)에 응답하여 제2 추가 구동 구간(B) 동안만 추가로 최종 출력단(DOUT)을 풀다운 구동한다.
따라서, 외부 데이터 신호(DATA_OUTF)는 읽기 동작이 시작되는 시점의 전압레벨이 어떠한 값을 가지더라도 풀업/풀다운 메인 구동에 더하여 제1 및 제2 추가 구동 구간(A, B) 동안 추가 구동을 통해 풀 스윙을 할 수 있게 된다. 이때, 제1 및 제2 추가 구동 구간(A, B)은 제1 및 제2 기준전압(VR1, VR2)을 어떻게 설정하느냐에 따라 정의되므로, 상술한 바와 같이, 외부 데이터 신호(DATA_OUTF)에 오버 슈트(over shoot) 및 언더 슈트(under shoot) 현상이 발생하지 않도록 제1 및 제2 기준전압(VR1, VR2)을 최적으로 설정하는 것이 중요하다.
이후 읽기 동작이 완료되면, 오프 신호(OUTOFF)가 다시 활성화 상태로 전환 - 논리 로우 레벨에서 논리 하이 레벨로 천이 - 되기 때문에, 풀업용 상태 전환부(290)와 풀다운용 상태 전환부(300)는 턴 온 상태가 되므로, 앞서 언급한 바와 같이, 풀업 메인 드라이버(220), 풀업 보조 드라이버(240), 풀다운 메인 드라이버(260) 및 풀다운용 보조 드라이버(280)는 모두 턴 오프 되어, 외부 데이터 신호(DATA_OUTF)는 다시 하이 임피던스(Hi-Z) 상태가 된다.
한편, 도 6에는 제1 감지신호(/UPD)를 더욱 자세하게 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 오프 신호(OUTOFF)가 활성화된 상태 - 논리 하이 레벨 상태 - 에서는 제1 비교부(232)가 디스에이블된 상태이므로, 그 출력신호인 제1 비교신호(COM1)는 미정의 상태(unknown state)이다. 이에 따라, 제1 감지신호 출력부(234)는 논리 하이 레벨의 제1 감지신호(/UPD)를 출력/유지한다. 즉, 제1 노어 게이트(NOR1)는 논리 하이 레벨의 오프 신호(OUTOFF)를 하나의 입력으로 받기 때문에, 나머지 하나의 입력이 어떤 값이든지 논리 로우 레벨의 출력신호를 출력하고, 그 출력신호는 제1 인버터(INV1)에 의해 반전되어 논리 하이 레벨의 제1 감지신호(/UPD)로써 출력되는 것이다.
반면, 오프 신호(OUTOFF)가 비활성화된 상태 - 논리 로우 레벨 상태 - 에서는 제1 비교부(234)가 인에이블된 상태이므로, 풀업 구동 제어신호(/UP)와 제1 기준전압(VR1)을 비교하여 풀업 구동 제어신호(/UP)가 제1 기준전압(VR1)보다 낮으면 논리 로우 레벨의 제1 비교신호(COM1)를 출력하고, 풀업 구동 제어신호(/UP)가 제1 기준전압(VR1)보다 높으면 논리 하이 레벨의 제1 비교신호(COM1)를 출력한다. 이에 따라, 제1 감지신호 출력부(234)는 토글링되는 제1 비교신호(COM1)를 버퍼링하여 제1 감지신호(/UPD)로써 출력한다. 즉, 제1 노어 게이트(NOR1)는 논리 로우 레벨의 오프 신호(OUTOFF)를 하나의 입력으로 받기 때문에 나머지 하나의 입력을 반전하여 출력하며, 제1 노어 게이트(NOR1)의 출력신호는 제1 인버터(INV1)에 의해 다시 반전되어 제1 감지신호(/UPD)로써 출력되는 것이다.
한편, 제2 감지신호(DND)는 자세하게 설명하지 않았지만, 제1 감지신호(/UPD)의 동작과 유사하므로, 자세한 설명은 생략하도록 한다.
이와 같은 본 발명의 실시예에 따르면, 읽기 동작에 따라 외부 데이터 신호(DATA_OUTF)를 출력할 때 최종 출력단(DOUT)을 메인 구동에 더하여 예정된 제1 및 제2 추가 구동 구간(A, B) 동안만 제한적으로 추가 구동함으로써, 신호 무결성(signal integrity:SI)을 향상시키면서도 오버 슈트(over shoot) 및 언더 슈트(under shoot) 현상을 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 최종 출력단(DOUT)이 풀업 구동 및 풀다운 구동되는 것으로 설명하였으나, 반드시 그러한 것은 아니고, 풀업 구동 또는 풀다운 구동 중 어느 하나만이 구동되는 데이터 출력회로에도 본 발명이 적용될 수 있다.
200 : 데이터 출력회로 210 : 풀업용 프리 드라이버
220 : 풀업용 메인 드라이버 230 : 풀업용 감지부
232 : 제1 비교부 234 : 제1 감지신호 출력부
240 : 풀업용 보조 드라이버 250 : 풀다운용 프리 드라이버
260 : 풀다운용 메인 드라이버 270 : 풀다운용 감지부
272 : 제2 비교부 274 : 제2 감지신호 출력부
280 : 풀다운용 보조 드라이버 290 : 풀업용 상태 전환부
300 : 풀다운용 상태 전환부

Claims (16)

  1. 데이터 신호에 응답하여 구동 제어신호를 출력하기 위한 제1 드라이버;
    상기 구동 제어신호의 전압레벨과 예정된 기준전압을 비교하여 추가 구동 제어신호를 출력하기 위한 추가 구동 제어부; 및
    상기 구동 제어신호에 응답하여 출력단을 구동하되, 상기 추가 구동 제어신호에 응답하여 상기 출력단을 추가로 구동하기 위한 제2 드라이버
    를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  2. 제1항에 있어서,
    상기 제1 드라이버의 입력단에 구비되며, 상기 데이터 신호가 미입력되는 경우에 상기 출력단을 하이 임피던스(high-impedance:Hi-Z) 상태로 전환하기 위한 상태 전환부를 더 포함하는 반도체 메모리 장치의 데이터 출력회로.
  3. 데이터 신호에 응답하여 구동 제어신호를 출력하기 위한 프리 드라이버;
    상기 구동 제어신호에 응답하여 출력단을 구동하기 위한 메인 드라이버;
    상기 구동 제어신호의 전압레벨과 예정된 기준전압을 비교하여 추가 구동 제어신호를 출력하기 위한 추가 구동 제어부; 및
    상기 추가 구동 제어신호에 응답하여 상기 출력단을 추가로 구동하기 위한 보조 드라이버
    를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  4. 제3항에 있어서,
    상기 프리 드라이버의 입력단에 구비되며, 오프 신호에 응답하여 상기 출력단을 하이 임피던스(high-impedance:Hi-Z) 상태로 전환하기 위한 상태 전환부를 더 포함하는 반도체 메모리 장치의 데이터 출력회로.
  5. 제4항에 있어서,
    상기 추가 구동 제어부는,
    상기 구동 제어신호의 전압레벨과 상기 예정된 기준전압을 비교하기 위한 비교부; 및
    상기 비교부의 출력신호와 상기 오프 신호에 응답하여 상기 추가 구동 제어신호를 출력하기 위한 출력부를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  6. 제5항에 있어서,
    상기 비교부는 상기 오프 신호에 따라 인에이블 여부가 결정되는 반도체 메모리 장치의 데이터 출력회로.
  7. 데이터 신호에 응답하여 풀업 구동 제어신호를 출력하기 위한 제1 프리 드라이버;
    상기 데이터 신호에 응답하여 풀다운 구동 제어신호를 출력하기 위한 제2 프리 드라이버;
    상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 제1 메인 드라이버;
    상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 제2 메인 드라이버;
    상기 풀업 구동 제어신호의 전압레벨이 예정된 제1 기준전압보다 낮은지를 감지하여 제1 감지신호를 출력하기 위한 제1 감지부;
    상기 풀다운 구동 제어신호의 전압레벨이 예정된 제2 기준전압 - 상기 예정된 제1 기준전압보다 높은 전압레벨을 가짐 - 보다 높은지를 감지하여 제2 감지신호를 출력하기 위한 제2 감지부;
    상기 제1 감지신호에 응답하여 상기 출력단을 추가로 풀업 구동하기 위한 제1 보조 드라이버; 및
    상기 제2 감지신호에 응답하여 상기 출력단을 추가로 풀다운 구동하기 위한 제2 보조 드라이버
    를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  8. 제7항에 있어서,
    상기 예정된 제1 기준전압은 상기 제1 프리 드라이버에 공급되는 소오스 전원전압의 중간 전압레벨에 해당하는 하프 전원전압보다 낮은 반도체 메모리 장치의 데이터 출력회로.
  9. 제8항에 있어서,
    상기 예정된 제2 기준전압은 상기 하프 전원전압보다 높은 반도체 메모리 장치의 데이터 출력회로.
  10. 제7항에 있어서,
    상기 제1 프리 드라이버의 입력단에 구비되며, 오프 신호에 응답하여 상기 출력단을 하이 임피던스(high-impedance:Hi-Z) 상태로 전환하기 위한 제1 상태 전환부; 및
    상기 제2 프리 드라이버의 입력단에 구비되며, 상기 오프 신호의 반전 신호인 오프바 신호에 응답하여 상기 출력단을 하이 임피던스 상태로 전환하기 위한 제2 상태 전환부를 더 포함하는 반도체 메모리 장치의 데이터 출력회로.
  11. 제10항에 있어서,
    상기 제1 감지부는,
    상기 풀업 구동 제어신호의 전압레벨과 상기 예정된 제1 기준전압을 비교하기 위한 제1 비교부; 및
    상기 제1 비교부의 출력신호와 상기 오프 신호에 응답하여 상기 제1 감지신호를 출력하기 위한 제1 감지신호 출력부를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  12. 제11항에 있어서,
    상기 제1 비교부는 상기 오프 신호에 따라 인에이블 여부가 결정되는 반도체 메모리 장치의 데이터 출력회로.
  13. 제11항에 있어서,
    상기 제1 감지신호 출력부는 상기 오프 신호에 응답하여 상기 제1 비교부의 출력신호를 상기 제1 감지신호로써 출력하는 반도체 메모리 장치의 데이터 출력회로.
  14. 제10항에 있어서,
    상기 제2 감지부는,
    상기 풀다운 구동 제어신호의 전압레벨과 상기 예정된 제2 기준전압을 비교하기 위한 제2 비교부; 및
    상기 제2 비교부의 출력신호와 상기 오프바 신호에 응답하여 상기 제2 감지신호를 출력하기 위한 제2 감지신호 출력부를 포함하는 반도체 메모리 장치의 데이터 출력회로.
  15. 제14항에 있어서,
    상기 제2 비교부는 상기 오프 신호에 따라 인에이블 여부가 결정되는 반도체 메모리 장치의 데이터 출력회로.
  16. 제14항에 있어서,
    상기 제2 감지신호 출력부는 상기 오프바 신호에 응답하여 상기 제2 비교부의 출력신호를 상기 제2 감지신호로써 출력하는 반도체 메모리 장치의 데이터 출력회로.
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