KR20090015724A - 반도체 집적회로의 데이터 출력 장치 - Google Patents

반도체 집적회로의 데이터 출력 장치 Download PDF

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Abstract

개시된 발명은 반도체 집적회로의 데이터 출력장치로서, 인에이블 신호에 의해 활성화 여부가 제어되고, 제 1 데이터 신호를 입력으로 하며 제어 신호에 응답하여 풀업 구동능력이 조절되는 제 1 구동 신호를 출력하는 풀업 슬루 레이트 조절부; 상기 인에이블 신호에 의해 활성화 여부가 제어되고, 제 2 데이터 신호를 입력으로 하며 상기 제어 신호의 반전 신호에 응답하여 풀다운 구동 능력이 조절되는 제 2 구동 신호를 출력하는 풀다운 슬루 레이트 조절부; 테스트 신호에 응답하여 퓨즈 커팅 여부에 따라 상기 제어 신호를 출력하는 제어 신호 생성부; 및 상기 제 1 구동 신호 및 상기 제 2 구동 신호를 구동하여 출력 신호를 출력하는 데이터 출력 드라이버부를 포함한다.
프리드라이버, Slew Rate

Description

반도체 집적회로의 데이터 출력 장치{Data Output Apparatus of Semiconductor Integrated Circuit}
본 발명은 반도체 집적회로에 관한 것으로서, 보다 구체적으로는 데이터 출력 장치에 관한 것이다.
종래의 데이터 출력 장치는 데이터 신호를 입력받고, 복수의 풀업 드라이버 제어신호 및 복수의 풀다운 드라이버 제어신호를 각각 풀업 드라이버와 풀다운 드라이버에 각각 인가하여 사이즈가 틀린 MOS 트랜지스터를 제어하여 구동능력을 조절할 수 있었다.
도 1은 종래의 데이터 출력 장치의 구성 회로도를 나타낸 것이다.
도 1을 참조하면, 종래의 데이터 출력 장치는 프리 드라이버 제어부(100), 프리 드라이버부(200), 및 데이터 출력 드라이버부(300)를 구비한다. 종래의 데이터 출력 장치는 복수의 풀업 및 풀다운 드라이버를 구비하지만, 예를 들어 12 개의 제어 신호를 생성하고, 풀업/풀 다운 드라이버를 각각 6개씩 제어하여 구동능력을 조절하는 것을 설명하기로 한다.
프리 드라이버 제어부(100)는 풀업 드라이버를 제어하는 풀업 드라이버 제어 부(110)와 풀 다운 드라이버를 제어하는 풀 다운 드라이버 제어부(120)를 구비한다.
상기 풀업 드라이버 제어부(110)는 제 1 내지 제 6 패스게이트(TP<1:6>의 입력단에 각각 제 1 데이터 신호(DATAR)를 입력받고, 제 1 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<0:5>)를 각각 입력받아 상기 제 1 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<0:5>)의 인에이블 여부에 따라 활성화되는 상기 드라이버(201~206)의 수를 결정한다.
상기 풀업 드라이버 제어부(110)는 제 1 및 제 6 풀업 드라이버 제어신호 생성부(111~116)를 구비한다. 상기 제 1 및 제 6 풀업 드라이버 제어신호 생성부(111~116)는 같은 구성을 가지므로, 예를 들어, 제 1 풀업 드라이버 제어신호 생성부(111)를 설명하기로 한다.
상기 제 1 풀업 드라이버 제어신호 생성부(111)는 제 1 패스게이트(TP1)와 제 1 인버터(IV1)를 구비한다. 상기 제 1 패스게이트(TP1)는 입력단에 제 1 데이터 신호(DATAR)를 입력받고, 제 1 제어단에 제 1 풀업 드라이버 제어신호(PU_CRTL<0>)를 입력받으며, 제 2 제어단에 반전된 제 1 풀업 드라이버 제어신호(PU_CTRL<0>)를 입력받는다.
풀 다운 드라이버 제어부(120)는 제 7 내지 제 12 패스게이트(TP7:12>)의 입력단에 각각 제 2 데이터 신호(DATAF)를 입력받고, 제 1 내지 제 6 풀다운 드라이버 제어신호(PD_CTRL<0:5>)를 각각 입력받아 상기 제 1 내지 제 6 풀 다운 드라이버 제어신호(PD_CTRL<0:5>)의 인에이블 여부에 따라 활성화되는 드라이버(207~212) 의 수를 결정한다.
상기 풀 다운 드라이버 제어부(120)는 같은 구성을 가진 제 1 및 제 6 풀다운 제어신호 생성부(121~126)를 구비한다. 예를 들어, 제 1 풀다운 제어신호 생성부(121)를 설명하기로 한다.
상기 제 1 풀다운 제어신호 생성부(121)는 제 7 패스게이트(TP7)와 제 7 인버터(IV7)를 구비한다. 상기 제 7 패스게이트(TP7)는 입력단이 상기 제 2 데이터 신호(DATAF)를 입력받고, 제 1 제어단이 제 1 풀 다운 드라이버 제어신호(PD_CTRL<0>)를 입력받으며, 제 2 제어단이 상기 반전된 제 1 풀 다운 드라이버 제어신호(PD_CTRL<0>)를 입력받는다.
여기서, 제 1 데이터 신호(DATAR)는 메모리 셀(Cell)에서 출력된 데이터이고, 클럭의 라이징(Rising) 타이밍에 생성되는 신호이다. 제 2 데이터 신호(DATAF)는 클럭의 폴링(falling) 타이밍에 생성되는 신호이다. 상기 풀업 드라이버 제어신호(PU_CTRL<0:5>) 및 상기 풀 다운 드라이버 제어신호(PD_CTRL<0:5>)는 MRS 셋팅에 의해 생성된 신호이다.
프리 드라이버부(200)는 상기 제 1 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<0:5>)의 인에이블 여부에 따라 제 1 내지 제 6 드라이버(201~206)를 드라이빙시킨다. 또한 제 1 내지 제 6 풀 다운 드라이버 제어신호(PD_CTRL<0:5>)의 인에이블 여부에 따라 제 7 내지 제 12 드라이버(207~212)를 드라이빙시킨다.
프리 드라이버부(200)는 제 1 내지 제 12 드라이버(201~212)를 구비한다. 상기 제 1 내지 제 12 드라이버(201~212)는 인버터 형태의 드라이버이다. 제 1 내지 6 드라이버(201~206)는 데이터 출력 드라이버부(300)의 제 7 PMOS 트랜지스터(P7)를 구동하기 위한 드라이버이고, 제 7 내지 12 드라이버(207~212)는 데이터 출력 드라이버부(300)의 제 7 NMOS 트랜지스터(N7)를 구동하기 위한 드라이버이다.
데이터 출력 드라이버부(300)는 전원전압(VDD)단과 접지전압(VSS)단 사이에 상기 제 7 PMOS 트랜지스터(P7)와 상기 제 7 NMOS 트랜지스터(N7)를 직렬로 구비한다.
상기 데이터 출력 드라이버부(300)는 상기 제 1 내지 제 12 드라이버(201~206, 207~212)의 활성화 여부에 따라 PMOS/NMOS 트랜지스터(P7,N7)의 구동능력이 결정된다.
상기 데이터 출력 드라이버부(300)는 상기 제 1 내지 제 6 드라이버(201~206)로부터 각각 출력된 제 1 내지 제 6 풀업 드라이버 구동신호(PU_DRV<0:5>)를 수신하여 상기 제 7 PMOS 트랜지스터(P7)를 구동시키고, 상기 제 7 내지 제 12 드라이버(207~212)로부터 각각 출력된 제 1 내지 제 6 풀 다운 드라이버 구동신호(PD_DRV<0:5>)를 수신하여 상기 제 7 NMOS 트랜지스터(N7)를 구동시킴으로써 최종 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절한다.
종래의 데이터 출력 장치는 상기 풀업 드라이버 제어신호 생성부(111~116)를 복수개 구비하지만 예를 들어 제 1 풀업 드라이버 제어 신호 생성부(111)를 설명하기로 한다.
상기 제 1 풀업 드라이버 제어신호(PU_CTRL<0>)가 '하이'레벨인 경우, 제 1 데이터 신호(DATAR)에 관계없이 제 1 NMOS 트랜지스터(N1)가 턴온되어 상기 제 1 노드(S1)는 '로우'레벨이 된다. 상기 '로우'레벨의 제 1 노드(S1)의 신호를 제 1 드라이버(201)가 입력받아 '하이'레벨의 제 1 풀업 드라이버 구동신호(PU_DRV<0>)를 출력한다.
상기 제 1 풀업 드라이버 제어신호(PU_CTRL<0>)가 '로우'레벨인 경우, 상기 제 1 패스 게이트(TP1)가 턴온되고, 상기 제 1 데이터 신호(DATAR)를 상기 제 1 드라이버(201)에 출력한다. 이때, 상기 제 1 풀업 드라이버 구동 신호(PU_DRV<0>)는 상기 제 1 데이터 신호(DATAR)에 반전된 값으로 출력된다. 즉, 상기 제 1 데이터 신호(DATAR)가 '하이'레벨이면, 상기 제 1 풀업 드라이버 구동 신호(PU_DRV<0>)는 '로우'레벨이 되고, 상기 데이터 신호(DATAR)가 '로우'레벨이면 상기 제 1 풀업 드라이버 구동 신호(PU_DRV<0>)는 '하이'레벨이 된다.
마찬가지로, 제 2 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<1:5>)와 상기 제 1 데이터 신호(DATAR)의 레벨에 따라 상기 제 2 내지 제 6 풀업 드라이버 구동 신호(PU_DRV<1:5>)의 레벨이 결정된다. 따라서, 제 1 데이터 신호(DATAR)가 '하이'레벨이고, 상기 제 1 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<0:5>) 중 '로우'레벨로 인에이블 되는 개수에 따라 상기 제 7 PMOS 트랜지스터(P7)의 풀업 능력을 제어하여 최종 데이터 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절할 수 있다.
상기 풀다운 드라이버 제어신호 생성부(121)는 풀업 드라이버 제어신호 생성부(111)와 반대의 상태로 상기 제 1 풀다운 드라이버 제어신호(PD_CTRL<0>)가 '로우'레벨이면 제 2 데이터 신호(DATAF)에 따라 반전된 값이 상기 제 1 풀다운 드라 이버 구동신호(PD_DRV<0>)로서 출력된다. 즉, 상기 제 2 데이터 신호(DATAF)가 '하이'레벨이면, 상기 제 1 풀다운 드라이버 구동 신호(PD_DRV<0>)는 '로우'레벨이 되고, 상기 제 2 데이터 신호(DATAF)가 '로우'레벨이면, 상기 제 1 풀다운 드라이버 구동 신호(PD_DRV<0>)는 '하이'레벨이 된다.
마찬가지로, 제 2 내지 제 6 풀다운 드라이버 제어신호(PD_CTRL<1:5>)와 상기 제 2 데이터 신호(DATAF)에 따라 상기 제 2 내지 제 6 풀다운 드라이버 구동신호(PD_DRV<1:5>)의 레벨이 결정된다. 따라서, 상기 제 2 데이터 신호(DATAF)가 '로우'레벨이고, 상기 제 1 내지 제 6 풀다운 드라이버 제어신호(PD_CTRL<0:5>) 중 '로우'레벨로 인에이블 되는 개수에 따라 상기 제 7 NMOS 트랜지스터(N7)의 풀다운 능력을 제어하여 최종 데이터 출력 장치(OUT)의 슬루 레이트(Slew Rate)를 조절할 수 있다.
종래의 기술에 따른 데이터 출력 장치는 제 1 내지 제 6 풀업 드라이버(201~206) 및 제 1 내지 제 6 풀 다운 드라이버(207~212)를 제 1 내지 제 6 풀업 드라이버 제어신호(PU_CTRL<0:5>) 및 제 1 내지 제 6 풀 다운 드라이버 제어신호(PD_CTRL<0:5>)로 활성화 시키는 드라이버의 개수를 제어하여 최종 데이터 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절한다.
여기서, 슬루 레이트(Slew Rate)는 클럭신호가 라이징(Rising) 및 폴링(falling) 할때의 기울기를 말하는 것으로, 기울기가 완만하면 스피드가 떨어지고, 기울기가 급하면 노이즈가 많은 문제점이 있다. 따라서, 고속 동작과 퀄리티를 만족하기 위한 슬루 레이트(Slew Rate)를 조절하는 것이 중요하다.
따라서, 종래의 데이터 출력장치는 최종 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 각각 풀업 및 풀 다운 드라이버 제어신호(PU_CTRL<0:5>, PD_CTRL<0:5>)별로 조절하였다. 그러나 상기 데이터 출력장치는 상기 슬루 레이트(Slew Rate)를 제어하기 위해 많은 수의 드라이버(Driver)가 필요하였다. 또한, 많은 드라이버(Driver)를 사용함으로써 레이아웃 면적이 커지는 문제점이 있다.
본 발명에 따른 반도체 집적회로의 데이터 출력 장치는 슬루 레이트(Slew Rate)를 제어하기 위한 레이아웃 면적의 개선을 도모하는 데 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 데이터 출력 장치는 인에이블 신호에 의해 활성화 여부가 제어되고, 제 1 데이터 신호를 입력으로 하며 제어 신호에 응답하여 풀업 구동능력이 조절되는 제 1 구동 신호를 출력하는 풀업 슬루 레이트 조절부; 상기 인에이블 신호에 의해 활성화 여부가 제어되고, 제 2 데이터 신호를 입력으로 하며 상기 제어 신호의 반전 신호에 응답하여 풀다운 구동 능력이 조절되는 제 2 구동 신호를 출력하는 풀다운 슬루 레이트 조절부; 테스트 신호에 응답하여 퓨즈 커팅 여부에 따라 상기 제어 신호를 출력하는 제어 신호 생성부; 및 상기 제 1 구동 신호 및 상기 제 2 구동 신호를 구동하여 출력 신호를 출력하는 데이터 출력 드라이버부를 포함한다.
본 발명에 따른 반도체 집적회로의 데이터 출력 장치는 슬루 레이트를 제어 신호 및 저항으로 제어하여 레이아웃 면적을 감소시키는 효과가 있다.
도 2는 본 발명에 따른 반도체 집적회로의 데이터 출력 장치의 블록도를 나타낸 것이다.
도 2를 참조하면, 데이터 출력 장치는 인에이블 신호(EN)에 의해 활성화 여부가 제어되고, 제 1 데이터 신호(DATAR)를 입력으로 하여, 제어 신호(CTRL<0:2)에 응답하여 풀업 구동 능력이 조절되는 제 1 구동 신호(DRV1)를 출력하는 풀업 슬루 레이트 조절부(400), 상기 인에이블 신호(EN)에 의해 활성화 여부가 제어되고, 제 2 데이터 신호(DATAF)를 입력으로 하여, 반전된 제어 신호(CTRLB<0:2>)에 응답하여 풀다운 구동 능력이 조절되는 제 2 구동 신호(DRV2)의 풀다운 슬루 레이트 조절부(500), 테스트 신호(TM<0:2)를 입력받아 퓨즈 커팅 여부에 따라 상기 제어 신호(CTRL<0:2>) 및 상기 반전된 제어 신호(CTRLB<0:2>)를 출력하는 제어 신호 생성부(600), 및 상기 제 1 구동 신호(DRV1) 및 제 2 구동 신호(DRV2)를 구동하여 최종 출력 신호(OUT)를 출력하는 데이터 출력 드라이버부(300)를 포함한다.
상기 풀업 슬루 레이트 조절부(400)는 상기 인에이블 신호(EN) 및 상기 제 1 데이터 신호(DATAR)를 논리 조합하여 상기 풀업 인에이블 신호(PU_EN)를 생성하는 제 1 신호 조합부(410), 및 상기 풀다운 인에이블 신호(PU_EN)를 입력받고, 상기 제어 신호(CTRL<0:2>)에 응답하여 상기 제 1 구동 신호(DRV1)를 출력하는 제 1 슬루 제어부(420)를 포함한다.
상기 풀다운 슬루 레이트 조절부(500)는 상기 인에이블 신호(EN) 및 제 2 데이터 신호(DATAF)를 논리 합하여 상기 풀다운 인에이블 신호(PD_EN)를 생성하는 제 2 신호 조합부(510), 및 상기 풀다운 인에이블 신호(PD_EN)를 입력받고, 상기 반전된 제어 신호(CTRLB<0:2>)에 응답하여 상기 제 2 구동 신호(DRV2)의 구동 능력을 조절하는 제 2 슬루 제어부(520)를 포함한다.
도 3은 도 2에 도시한 풀업 슬루 레이트 조절부의 회로도이다.
도 3을 참조하면, 상기 풀업 슬루 레이트 조절부(400)는 제 1 신호 조합부(410)와 제 1 슬루 제어부(420)를 포함한다.
상기 제 1 신호 조합부(410)는 인에이블 신호(EN)와 제 1 데이터 신호(DATAR)를 입력받는 낸드 게이트(ND1), 및 상기 낸드 게이트(ND1)의 출력을 반전시켜 풀업 인에이블 신호(PU_EN)를 출력하는 제 8 인버터(IV8)를 포함한다.
상기 제 1 신호 조합부(410)는 상기 인에이블 신호(EN)가 '로우'레벨인 경우, 상기 제 1 데이터 신호(DATAR)에 상관없이 '로우'레벨의 풀업 인에이블 신호(PU_EN)를 생성한다. 상기 인에이블 신호(EN)가 '하이'레벨인 경우 상기 제 1 데이터 신호(DATAR)에 의해 상기 풀업 인에이블 신호(PU_EN)의 레벨이 결정된다. 상기 제 1 데이터 신호(DATAR)가 '로우'레벨이면, 상기 풀업 인에이블 신호(PU_EN)는 '로우'레벨이 되고, 상기 제 1 데이터 신호(DATAR)가 '하이'레벨이면, 상기 풀업 인에이블 신호(PU_EN)는 '하이'레벨이 된다.
여기서, 상기 인에이블 신호(EN)는 리드 동작 시 '하이'레벨로 인에이블 되는 신호이다. 상기 풀업 슬루 레이트 조절부(400)는 상기 인에이블 신호(EN)가 '하이'레벨로 인에이블 되고, 상기 제 1 데이터 신호(DATAR)가 '하이'레벨이면, 상기 풀업 인에이블 신호(PU_EN)를 '하이'레벨로 인에이블 시켜 상기 제 1 데이터 신호(DATAR)의 라이징(Rising)타이밍에 풀업 구동 능력을 조절하기 위한 수단으로 사용된다.
상기 제 1 슬루 제어부(420)는 구동 능력을 조절하기 위하여 MOS 트랜지스 터(N12~N14, P12~P14)를 세 개씩 구비한 것을 예로 들었지만, 그 개수를 달리하여 구비할 수도 있다.
상기 제 1 슬루 제어부(420)는 제 1 풀업 드라이버(421), 제 1 풀다운 드라이버(422), 및 제 1 슬루 레이트 조정부(423)를 포함한다.
제 1 슬루 제어부(420)는 풀업 인에이블 신호(PU_EN)를 입력받고, 제어 신호(CTRL<0:2>)에 응답하여 풀업 능력을 조절하는 제 1 풀업 신호(PU)를 출력하는 제 1 풀업 드라이버(421), 상기 풀업 인에이블 신호(PU_EN)를 입력받고, 상기 제어 신호(CTRL<0:2>)에 응답하여 풀다운 능력을 조절하는 제 1 풀다운 신호(PD)를 출력하는 제 1 풀다운 드라이버(422), 및 상기 제 1 풀업 신호(PU) 및 제 1 풀다운 신호(PD)를 입력받아 구동 능력을 증감시킨 제 1 구동 신호(DRV1)를 출력하는 제 1 슬루 레이트 조정부(423)를 포함한다.
상기 제 1 풀업 드라이버(421)는 게이트가 풀업 인에이블 신호(PU_EN)를 입력받고, 드레인이 제 3 노드(S3)와 연결된 제 1 트랜지스터 그룹(P8,P9,P10,P11), 게이트가 제어 신호(CTRL<0:2>)를 입력받고, 상기 전원전압(VDD)단과 상기 제 1 트랜지스터 그룹(P8,P9,P10,P11) 사이에 각각 연결된 제 2 트랜지스터 그룹(P12~P14)을 구비한다. 상기 제 8 PMOS 트랜지스터(P8)의 소오스는 전원전압(VDD)단에 연결되고, 상기 제 9 PMOS 트랜지스터(P9)의 소오스는 제 12 PMOS 트랜지스터(P12)의 드레인, 상기 제 10 PMOS 트랜지스터(P10)의 소오스는 제 13 PMOS 트랜지스터(P13)의 드레인, 상기 제 11 PMOS 트랜지스터(P11)의 소오스는 제 14 PMOS 트랜지스터(P14)의 드레인에 각각 연결된다. 또한, 상기 제 12 PMOS 트랜지스터(P12)는 제 1 제어 신호(CTRL<0>)를 입력받는 게이트, 전원전압(VDD)단과 연결된 소오스, 및 드레인을 포함한다. 상기 제 13 PMOS 트랜지스터(P13)는 제 2 제어 신호(CTRL<1>)를 입력받는 게이트, 전원전압(VDD)단과 연결된 소오스, 및 드레인을 포함한다. 상기 제 14 PMOS 트랜지스터(P14)는 제 3 제어 신호(CTRL<2>)를 입력받는 게이트, 전원전압(VDD)단과 연결된 소오스, 및 드레인을 포함한다.
상기 제 1 풀다운 드라이버(422)는 게이트가 풀업 인에이블 신호(PU_EN)를 입력받고, 드레인이 제 4 노드(S4)와 연결된 제 3 트랜지스터 그룹(N8,N9,N10,N11), 게이트가 상기 반전된 제어 신호(CTRL<0:2>)를 입력받고, 접지전압(VSS)단과 상기 제 3 트랜지스터 그룹(N8~N11) 사이에 각각 연결된 제 4 트랜지스터 그룹(N12,N13,N14)를 구비한다. 상기 제 8 NMOS 트랜지스터(N8)의 소오스는 접지전압(VSS)단에 연결되고, 상기 제 9 NMOS 트랜지스터(N9)의 소오스는 제 12 NMOS 트랜지스터(N12)의 드레인, 상기 제 10 NMOS 트랜지스터(N10)의 소오스는 제 13 NMOS 트랜지스터(N13)의 드레인, 상기 제 11 NMOS 트랜지스터(N11)의 소오스는 제 14 NMOS 트랜지스터(N14)의 드레인에 각각 연결된다. 또한, 상기 제 12 NMOS 트랜지스터(P12)는 상기 제 1 제어 신호(CTRL<0>)를 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 드레인을 포함한다. 상기 제 13 NMOS 트랜지스터(N13)는 상기 제 2 제어 신호(CTRL<1>)를 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 드레인을 포함한다. 상기 제 14 NMOS 트랜지스터(N14)는 제 3 제어 신호(CTRL<2>)를 입력받는 게이트, 접지전압(VSS)단과 연결된 소오스, 및 드레인을 포함한다.
상기 제 1 슬루 제어부(420)는 상기 풀업 인에이블 신호(PU_EN)가 '로우'레벨로 디스에이블 되면, 상기 제 8 내지 제 11 PMOS 트랜지스터(P8~P11)를 턴온시킨다. 상기 제 1 슬루 제어부(420)는 상기 제어 신호(CTRL<0:2>)를 입력받는 제 12 내지 제 14 트랜지스터(P12~P14) 중 턴온되는 개수에 따라 제 1 풀업 신호(PU1)의 풀업 능력을 조절한다.
상기 제 1 슬루 제어부(420)는 상기 풀업 인에이블 신호(PU_EN)가 '하이'레벨로 인에이블 되면, 상기 제 8 내지 제 11 NMOS 트랜지스터(N8~N11)를 턴온시킨다. 상기 제 1 슬루 제어부(420)는 상기 제어 신호(CTRL<0:2>)를 입력받는 제 12 내지 제 14 NMOS 트랜지스터(N12~N14) 중 턴온되는 개수에 따라 제 1 풀다운 신호(PD1)의 풀다운 능력을 조절한다.
상기 제 1 슬루 레이트 조정부(423)는 제 1 및 제 2 저항(R1,R2), 및 제 1 및 제 2 스위치(SW1,SW2)로 구성된다. 상기 슬루 레이트 조정부(423)는 상기 제 1 풀업 신호(PU1) 및 제 1 풀다운 신호(PD1)의 구동 능력을 증감시킨 제 1 구동 신호(DRV1)를 출력한다.
상기 제 1 슬루 제어부(420)는 상기 풀업 인에이블 신호(PU_EN)가 '하이'레벨인 경우, 제 1 풀업 드라이버(421)를 디스에이블 시키고, 상기 제 1 풀다운 드라이버(422)를 인에이블 시킨다. 따라서, 상기 제 12 내지 제 14 NMOS 트랜지스터(N12~N14)의 활성화 여부에 따라 상기 제 1 풀다운 신호(PD)의 풀다운 능력을 증가시키고, 상기 제 1 및 제 2 스위치(SW1,SW2)의 온/오프 여부에 따라 제 1 구동 신호(DRV1)의 풀업 구동 능력을 제어할 수 있다.
도 4는 도 2에 도시한 풀다운 슬루 레이트 조절부의 회로도를 나타낸 것이다.
도 4를 참조하면, 풀다운 슬루 레이트 조절부(500)는 제 2 신호 조합부(510), 및 제 2 슬루 제어부(520)를 포함한다.
상기 제 2 신호 조합부(510)는 노아게이트(NR1), 및 제 9 및 제 10 인버터(IV9,IV10)를 구비한다. 상기 제 2 신호 조합부(510)는 반전된 인에이블 신호(EN) 및 제 2 데이터 신호(DATAF)를 논리 합하여 풀다운 인에이블 신호(PD_EN)를 출력한다.
상기 제 2 신호 조합부(510)는 상기 인에이블 신호(EN)가 '로우'레벨인 경우, 상기 제 2 데이터 신호(DATAF)에 상관없이 '하이'레벨의 상기 풀다운 인에이블 신호(PD_EN)를 출력한다. 한편, 상기 인에이블 신호(EN)가 '하이'레벨인 경우, 상기 제 2 데이터 신호(DATAF)의 레벨에 따라 상기 풀다운 인에이블 신호(PD_EN)의 레벨을 결정한다. 즉, 상기 제 2 데이터 신호(DATAF)가 '로우'레벨이면, 상기 풀다운 인에이블 신호(PD_EN)가 '로우'레벨이 되고, 상기 제 2 데이터 신호(DATAF)가 '하이'레벨이 되면, 상기 풀다운 인에이블 신호(PU_EN)가 '하이'레벨이 된다.
여기서, 상기 인에이블 신호(EN)는 리드 동작 시 '하이'레벨로 인에이블 되는 신호이다. 상기 풀다운 슬루 레이트 조절부(500)는 상기 인에이블 신호(EN)가 '하이'벨로 인에이블 되고, 상기 제 2 데이터 신호(DATAF)가 '로우'레벨이면, 상기 풀다운 인에이블 신호(PD_EN)를 '로우'레벨로 인에이블 시켜 상기 제 2 데이터 신호(DATAF)의 폴링(Falling)타이밍에 풀다운 구동 능력을 조절하기 위한 수단으로 사용된다.
상기 제 2 슬루 제어부(520)는 제 2 풀업 드라이버(521), 제 2 풀다운 드라이버(522), 및 제 2 슬루 레이트 조정부(523)를 포함한다.
상기 제 2 슬루 제어부(520)는 풀다운 인에이블 신호(PD_EN)를 입력받고, 반전된 제어 신호(CTRLB<0:2>)에 응답하여 풀업 능력을 조절하는 제 2 풀업 신호(PU2)를 출력하는 제 2 풀업 드라이버(521), 상기 풀다운 인에이블 신호(PD_EN)를 입력받고, 상기 반전된 제어 신호(CTRLB<0:2>)에 응답하여 풀다운 능력을 조절하는 제 2 풀다운 신호(PD2)를 출력하는 제 2 풀다운 드라이버(522), 및 상기 제 2 풀업 신호(PU2) 및 상기 제 2 풀다운 신호(PD2)를 입력받아 구동 능력을 증감시킨 제 2 구동 신호(DRV2)를 출력하는 제 2 슬루 레이트 조정부(523)를 포함한다.
여기서, 상기 제 2 슬루 제어부(520)는 상기 제 1 슬루 제어부(420)와 구성이 동일하므로 설명을 생략한다.
상기 제 2 슬루 제어부(520)는 상기 풀다운 인에이블 신호(PD_EN)가 '하이'레벨이 되면, 상기 제 15 내지 제 18 NMOS 트랜지스터(N15~N18)를 턴온시킨다. 상기 제 2 슬루 제어부(520)는 반전된 제 1 내지 제 3 제어신호(CTRLB<0:2>)에 응답하여 제 19 내지 제 21 NMOS 트랜지스터(N19~N21) 중 활성화 되는 개수에 따라 상기 제 2 풀다운 신호(PD2)의 풀다운 능력을 조절한다.
상기 풀다운 인에이블 신호(PD_EN)가 '로우'레벨이 되면, 상기 제 15 내지 제 18 PMOS 트랜지스터(P15~P18)는 턴온된다. 상기 제 2 슬루 제어부(520)는 상기 반전된 제 1 내지 제 3 제어신호(CTRLB(0:2>)에 응답하여 상기 제 19 내지 제 21 PMOS 트랜지스터(P19~P21) 중 활성화되는 개수에 따라 상기 제 2 풀업 신호(PU2)의 풀업 능력을 조절한다.
상기 제 2 슬루 제어부(520)는 상기 풀다운 인에이블 신호(PD_EN)가 '로우'레벨인 경우, 제 2 풀업 드라이버(521)를 인에이블 시키고, 상기 제 2 풀다운 드라이버(522)를 디스에이블 시킨다. 따라서, 상기 제 2 슬루 제어부(520)는 상기 제 19 내지 21 PMOS 트랜지스터(P12~P14)의 활성화 여부에 따라 상기 제 2 풀업 신호(PU2)의 풀업 능력을 증가시키고, 상기 제 1 및 제 2 스위치(SW1,SW2)의 온/오프 여부에 따라 상기 제 2 구동 신호(DRV2)의 풀다운 구동 능력을 제어할 수 있다.
도 5는 도 2에 도시한 제어 신호 생성부(600)를 나타낸 것이다.
본 발명에서는 테스트 신호(TM)를 입력으로 하여 복수의 MOS 트랜지스터를 제어할 수 있는 제어 신호(CTRL)를 생성하는 상기 제어 신호 생성부(600)를 복수 개 구비하지만, 예를 들어, 제 1 제어 신호(CTRL<0>)를 생성하는 것을 설명하기로 한다.
도 5를 참조하면, 제어신호 생성부(600)는 제 22 PMOS 트랜지스터(P22), 및 제 1 퓨즈(F1)를 구비한다. 상기 22 PMOS 트랜지스터(P22)는 게이트가 제 1 테스트 신호(TM<0>)를 입력받고, 소오스가 전원전압(VDD)단과 연결되고, 드레인이 접지전압(VSS)단과 연결된다. 상기 제 1 퓨즈(F1)는 상기 제 22 PMOS 트랜지스터(P22)의 드레인과 접지전압(VSS)단 사이에 연결된다.
테스트 동작 시 상기 제 1 테스트 신호(TM<0>)가 '하이'레벨이면 상기 제 22 PMOS 트랜지스터(P22)가 턴오프되어, 제어 신호(CTRL<0>)는 '하이'레벨이 된다. 상 기 제 1 테스트 신호(TM<0>)가 '로우'레벨이면 상기 제 22 PMOS 트랜지스터(P22)가 턴온되어 상기 제 1 제어 신호(CTRL<0>)는 '로우'레벨이 된다.
노멀 동작 시 상기 제 1 테스트 신호(TM<0>)는 접지전압(VSS)단과 연결된다. 상기 제 22 PMOS 트랜지스터(P22)는 턴온되고, 상기 제어 신호 생성부(600)는 '로우'레벨의 상기 제 1 제어 신호(CTRL<0>)를 출력한다. 상기 제 1 제어 신호 생성부(600)는 상기 제 1 퓨즈(F1)의 커팅 여부에 따라 제 1 제어 신호(CTRL<0>)의 레벨을 변환할 수 있다. 상기 제 1 퓨즈(F1)를 커팅하면, 전원전압(VDD)이 접지전압(VSS)단으로 배출되는 것을 차단하여 상기 제 1 출력노드(OUT_NODE)의 전위레벨이 높아지게 되어, '하이'레벨의 상기 제 1 제어 신호(CTRL<0>)를 출력한다.
상기 제어 신호 생성부(600)는 상기 제 1 제어 신호(CTRL<0>)를 반전 시켜 출력한다.
예를 들어, 테스트 동작 시 상기 제 1 테스트 신호(TM<0>)가 '하이'레벨이면, 상기 제 1 제어 신호(CTRL<0>)는 '로우'레벨이 된다. 상기 제 1 테스트 신호(TM<0>)가 '로우'레벨이면, 상기 제 1 제어 신호(CTRL<0>)는 '하이'레벨이 된다.
노멀 동작 시, 상기 제 1 제어 신호(CTRL<0>)는 '하이'레벨이 된다. 상기 제 1 퓨즈(F1)를 커팅하면, 상기 제 1 제어 신호(CTRL<0>)는 '로우'레벨이 된다.
상기 제어 신호 생성부(600)는 상기 테스트 동작 시 상기 제어 신호(CTRL<0:N>)를 생성하는 것 뿐만 아니라 MRS 셋팅을 통해 상기 슬루 레이트(Slew Rate)를 조절할 수 있다.
본 발명에 따른 반도체 집적회로의 데이터 출력 장치는 풀업 및 풀다운 드라 이버를 제어하여 최종 데이터 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절할 수 있다. 예를 들어, 상기 제 8 내지 21 NMOS 트랜지스터(N8~N21)의 사이즈가 같고, 상기 제 8 내지 21 PMOS 트랜지스터(P8~P21)의 사이즈가 같다고 가정한다. 상기 인에이블 신호(EN)가 '하이'레벨로 인에이블 되고, 제 1 데이터 신호(DATAR) 또는 제 2 데이터 신호(DATAF)의 레벨에 따라 풀업 드라이버를 구동시키거나 풀다운 드라이버를 구동시킨다. 상기 제 1 데이터 신호(DATAR)가 '하이'레벨이면, 상기 풀업 인에이블 신호(PU_EN)는 '하이'레벨로 인에이블 된다. 상기 '하이'레벨의 풀업 인에이블 신호(PU_EN)는 상기 제 8 내지 제 11 NMOS 트랜지스터(N8~N11)를 턴온시키고, 상기 제 1 내지 제 3 제어 신호(CTRL<0:2>)의 인에이블 여부에 따라 턴온되는 상기 제 12 내지 제 14 NMOS 트랜지스터(N12~N14)의 개수만큼 제 1 풀다운 신호(PD1)의 풀다운 능력이 증가시킨다. 또한, 상기 데이터 출력 장치는 상기 제 1 및 제 2 스위치(SW1,SW2)를 온/오프함으로써, 제 1 구동 신호(DRV1)의 풀업 구동 능력을 제어할 수 있다.
상기 제 2 데이터 신호(DATAF)가 '로우'레벨이면, 상기 풀다운 인에이블 신호(PD_EN)는 '로우'레벨로 인에이블 된다. 상기 '로우'레벨의 풀업 인에이블 신호(PD_EN)는 상기 제 15 내지 제 18 PMOS 트랜지스터(P15~P18)를 턴온시키고, 상기 반전된 제 1 내지 제 3 제어신호(CTRLB<0:2>)의 인에이블 여부에 따라 턴온되는 상기 제 19 내지 제 21 PMOS 트랜지스터(P19~P21)의 개수만큼 제 2 풀업 신호(PU2)의 풀업 능력을 증가시킨다. 상기 데이터 출력 장치는 상기 제 1 및 제 2 스위치(SW1,SW2)를 온/오프함으로써, 상기 제 2 구동 신호(DRV2)의 풀다운 구동 능력을 제어할 수 있다.
종래의 기술에 따른 반도체 집적회로의 데이터 출력 장치는 각각의 드라이버에 풀업 및 풀다운 제어신호(PU_CTRL<0:5>,PD_CTRL<0:5>)를 각각 입력하여 상기 드라이버의 활성화 되는 개수를 결정하고, 최종 데이터 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절하였다. 그러나 종래에는 제어하려면, 많은 수의 드라이버(Driver)가 필요하여 레이아웃 면적이 증가하였다. 본 발명에 따른 반도체 집적회로의 데이터 출력 장치는 풀업 및 풀다운 드라이버에 복수의 MOS 트랜지스터를 구비하였다. 그리고 상기 인에이블 신호(EN)와 제 1 및 제 2 데이터 신호(DATAR, DATAF)의 논리 조합에 의해 풀업 드라이버 또는 풀다운 드라이버를 선택하고, 제어 신호(CTRL)로상기 MOS 트랜지스터의 활성화 여부를 제어함으로써, 최종 데이터 출력 신호(OUT)의 슬루 레이트(Slew Rate)를 조절하고, 드라이버의 개수 또한 감소시켜 레이아웃 면적을 감소 시켰다. 따라서, 본 발명에 따른 데이터 출력 장치는 슬루 레이트(Slew Rate) 조절할 때, 드라이버의 수가 감소시켜 레이아웃 면적을 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 종래의 기술에 따른 데이터 출력 장치의 구성 회로도,
도 2는 본 발명에 따른 반도체 집적 회로의 데이터 출력 장치의 블록도,
도 3은 도 2에 도시한 풀업 슬루 레이트 조절부의 회로도,
도 4는 도 2에 도시한 풀다운 슬루 레이트 조절부의 회로도, 및
도 5는 도 2에 도시한 제어 신호 생성부의 회로도를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 데이터 출력 드라이버부 400 : 풀업 슬루 레이트 조절부
410 : 제 1 신호 조합부 420 : 제 1 슬루 제어부
500 : 풀다운 슬루 레이트 조절부 510 : 제 2 신호 조합부
520 : 제 2 슬루 제어부 600 : 제어 신호 생성부

Claims (9)

  1. 인에이블 신호에 의해 활성화 여부가 제어되고, 제 1 데이터 신호를 입력으로 하며 제어 신호에 응답하여 풀업 구동능력이 조절되는 제 1 구동 신호를 출력하는 풀업 슬루 레이트 조절부;
    상기 인에이블 신호에 의해 활성화 여부가 제어되고, 제 2 데이터 신호를 입력으로 하며 상기 제어 신호의 반전 신호에 응답하여 풀다운 구동 능력이 조절되는 제 2 구동 신호를 출력하는 풀다운 슬루 레이트 조절부;
    테스트 신호에 응답하여 퓨즈 커팅 여부에 따라 상기 제어 신호를 출력하는 제어 신호 생성부; 및
    상기 제 1 구동 신호 및 상기 제 2 구동 신호를 구동하여 출력 신호를 출력하는 데이터 출력 드라이버부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 장치.
  2. 제 1 항에 있어서,
    상기 풀업 슬루 레이트 조절부는,
    상기 인에이블 신호와 상기 제 1 데이터 신호를 입력받아 논리 조합하여 풀업 인에이블 신호를 생성하는 제 1 신호 조합부, 및
    상기 풀업 인에이블 신호를 입력받고, 상기 제어 신호에 응답하여 상기 제 1 구동 신호를 출력하는 제 1 슬루 제어부를 포함하는 것을 특징으로 하는 반도체 집 적회로의 데이터 출력 장치.
  3. 제 2 항에 있어서,
    상기 제 1 신호조합부는,
    상기 인에이블 신호가 인에이블 되면, 상기 풀업 인에이블 신호를 인에이블 시키는 것을 특징을 하는 반도체 집적회로의 데이터 출력 장치.
  4. 제 2 항에 있어서,
    상기 제 1 슬루 제어부는,
    상기 풀업 인에이블 신호를 입력받고, 상기 제어 신호에 응답하여 풀업 능력이 조절되는 제 1 풀업 신호를 제 1 공통 노드로 출력하는 제 1 풀업 드라이버, 및
    상기 풀업 인에이블 신호를 입력받고, 상기 제어 신호에 응답하여 상기 풀다운 능력이 조절되는 제 1 풀다운 신호를 상기 제 1 공통 노드로 출력하는 제 1 풀다운 드라이버를 포함하고,
    상기 공통 노드에서 상기 제 1 구동 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 장치.
  5. 제 1 항에 있어서,
    상기 풀다운 슬루 레이트 조절부는,
    상기 인에이블 신호와 상기 제 2 데이터 신호를 논리 합하여 풀다운 인에이 블 신호를 생성하는 제 2 신호 조합부,
    상기 풀다운 인에이블 신호를 입력받고, 상기 제어 신호에 응답하여 상기 제 2 구동 신호를 출력하는 제 2 슬루 제어부를 포함하는 것을 특징으로 하는 반도체 집적회로의 데이터 출력 장치.
  6. 제 5 항에 있어서,
    상기 제 2 신호 조합부는,
    상기 인에이블 신호가 인에이블 되면, 상기 풀다운 인에이블 신호를 인에이블 시키는 것을 특징으로 하는 반도체 집적회로의 데이터 출력 장치.
  7. 제 5 항에 있어서,
    상기 제 2 슬루 제어부는,
    상기 풀다운 인에이블 신호를 입력받고, 상기 제어 신호의 반전신호에 응답하여 풀업 능력이 조절되는 제 2 풀업 신호를 제 2 공통 노드로 출력하는 제 2 풀업 드라이버, 및
    상기 풀다운 인에이블 신호를 입력받고, 상기 제어 신호의 반전신호에 응답하여 풀다운 능력이 조절되는 제 2 풀다운 신호를 상기 제 2 공통 노드로 출력하는 제 2 풀다운 드라이버를 포함하고,
    상기 제 2 공통 노드에서 상기 제 2 구동 신호가 출력되는 것을 특징으로 하는 반도체 집적회로의 데이터 출력장치.
  8. 제 4 항에 있어서,
    상기 제 1 풀업 드라이버는,
    상기 풀업 인에이블 신호를 게이트가 각각 입력받고, 드레인이 제 1 공통노드에 연결된 복수의 트랜지스터를 구비하는 제 1 트랜지스터 그룹, 및
    게이트가 상기 제어 신호를 각각 입력받고, 전원단과 상기 제 1 트랜지스터 그룹의 복수의 트랜지스터에 각각 연결된 제 2 트랜지스터 그룹을 구비하고,
    상기 제 1 풀다운 드라이버는,
    상기 풀업 인에이블 신호를 게이트가 각각 입력받고, 드레인이 상기 제 1 공통노드에 연결된 복수의 트랜지스터를 구비하는 제 3 트랜지스터 그룹, 및
    게이트가 상기 제어 신호를 각각 입력받고, 접지단과 상기 제 3 트랜지스터 그룹의 복수의 트랜지스터에 각각 연결된 제 4 트랜지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 장치.
  9. 제 7 항에 있어서,
    상기 제 2 풀업 드라이버는,
    상기 풀다운 인에이블 신호를 게이트가 각각 입력받고, 드레인이 제 2 공통 노드에 연결된 복수 개의 트랜지스터를 구비하는 제 1 트랜지스터 그룹, 및
    게이트가 상기 제어 신호의 반전 신호를 각각 입력받고, 전원단과 상기 제 1 트랜지스터 그룹의 복수의 트랜지스터에 각각 연결된 제 2 트랜지스터 그룹을 포함 하고,
    상기 제 2 풀다운 드라이버는,
    상기 풀다운 인에이블 신호를 게이트가 각각 입력받고, 드레인이 상기 제 2 공통노드에 연결된 복수의 트랜지스터를 구비하는 제 3 트랜지스터 그룹, 및
    게이트가 상기 제어 신호의 반전 신호를 각각 입력받고, 접지단과 상기 제 3 트랜지스터 그룹의 복수의 트랜지스터에 각각 연결된 제 4 트랜지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 장치.
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