KR100583116B1 - 출력회로 - Google Patents
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Abstract
본 발명은 출력회로에 관한 것으로서, 보다 상세하게는 패키지 상태에서 복수의 테스트 모드신호를 이용하여 출력회로의 슬루레이트(slew rate)를 용이하게 제어하여 최적의 슬루상태에서의 제품의 스팩을 만족시켜 시간적 경제적 소모를 줄일 수 있는 기술이다.
이를 위해 본 발명은 데이터신호 및 복수개의 테스트 모드신호를 인가받아 노멀 모드시 데이터 신호에 의해 구동되는 풀업신호 및 풀다운 신호를 출력하고, 테스트 모드시 복수개의 테스트 모드신호에 따라 풀업신호 및 풀다운 신호의 구동능력을 제어하여 출력하는 출력 프리드라이버와, 풀업신호 및 풀다운신호에 의해 제어되어 출력 데이터신호를 구동하는 출력 드라이버로 포함하고, 출력 프리드라이버는 데이터신호에 의해 구동되고 복수개의 테스트 모드신호 중 일부를 이용하여 풀업신호의 구동능력을 제어하여 출력하는 풀업제어부와, 데이터신호에 의해 구동되고 복수개의 테스트 모드신호 중 나머지를 이용하여 풀다운신호의 구동능력을 제어하여 출력하는 풀다운제어부를 포함하여 슬루 레이트를 제어하는 것을 특징으로 한다.
Description
도 1은 종래의 출력회로의 구성을 나타내는 블럭도.
도 2는 종래의 출력회로의 세부 회로도.
도 3은 본 발명의 실시예에 따른 출력회로의 구성을 나타내는 블럭도.
도 4는 본 발명의 실시예에 따른 출력회로의 세부 회로도.
본 발명은 출력회로에 관한 것으로서, 보다 상세하게는 패키지 상태에서 복수의 테스트 모드신호를 이용하여 출력회로의 슬루레이트(slew rate)를 용이하게 제어하여 최적의 슬루상태에서의 제품의 스팩을 만족시켜 시간적 경제적 소모를 줄일 수 있는 기술이다.
슬루레이트는 단위시간당 출력전압의 최대 변화량이다. 이득(gain)이 1인 출력회로인 경우를 예로 들면, 이상적인 회로에서는 입력전압이 0V에서 1V로 올라가는 경우 출력전압이 0V에서 1V로 바로 올라가나, 실제 회로에서는 슬루레이트가 K인 경우 출력전압은 입력 전압을 따라서 동시에 출력전압이 올라가지 못하고 기울기 K로 경사함수로 1V까지 올라가게 된다. 따라서, 출력회로의 슬루가 제품 스팩에 맞을 수 있도록 제어하는 것이 중요하다.
도 1은 종래의 출력회로의 구성을 나타내는 블럭도이다.
종래의 출력회로는 출력 프리 드라이버(10)와 출력 드라이버(20)로 구성된다. 출력 프리 드라이버(10)는 데이터신호 DOJT를 이용하여 풀업신호 DOBP 및 풀다운신호 DOBN를 출력한다. 출력 드라이버(20)는 풀업신호 DOBP 및 풀다운신호 DOBN를 이용하여 출력데이터신호 IO를 출력한다.
도 2를 참조하여 출력 프리 드라이버(10)와 출력 드라이버(20)의 세부회로를 설명한다.
출력 프리 드라이버(10)는 데이터신호 DOJT에 의해 각각 제어되는 피모스 트랜지스터 PM1, P0 내지 Pm, 엔모스 트랜지스터 NM1, N0 내지 Nn, 및 메탈옵션 PUM0 내지 PUMn, PDM0 내지 PDMn으로 구성된다.
피모스 트랜지스터 PM1와 엔모스 트랜지스터 N0 및 피모스 트랜지스터 P0와 엔모스 트랜지스터 NM1는 각각 전원전압 VDD과 접지전압 VSS 사이에 직렬 연결되어 인버터 구조를 이루고, 엔모스 트랜지스터 N1 내지 Nn는 엔모스 트랜지스터 N0와 병렬로 연결되어 그 게이트단에 메탈옵션 PUM0 내지 PUMn이 연결되고, 피모스 트랜지스터 P1 내지 Pm는 피모스 트랜지스터 P0와 각각 병렬 연결되어 그 게이트단에 메탈옵션 PDM0 내지 PDMm이 연결된다.
출력 드라이버(20)는 전원전압 VDD과 접지전압 VSS 사이에 풀업신호 DOBP에 의해 제어되는 피모스 트랜지스터 PM2와 풀다운신호 BODN에 의해 제어되는 엔모스 트랜지스터 NM2가 직렬로 연결하여, 출력데이터신호 IO를 출력한다.
데이터신호 DOJT가 하이레벨이면, 엔모스 트랜지스터 N0 내지 Nn, NM1가 각각 턴온되어 접지전압 레벨의 풀업신호 DOBP와 풀다운신호 DOBN를 출력하여, 엔모스 트랜지스터 NM2는 턴오프되고 피모스 트랜지스터 PM2는 턴온되어 전원전압 레벨의 출력데이터신호 IO를 출력한다.
반면에 데이터신호 DOJT가 로우레벨이면, 피모스 트랜지스터 PM1, P0 내지 Pm가 턴온되어 전원전압 레벨의 풀업신호 DOBP 및 풀다운신호 DOBN를 출력하여 피모스 트랜지스터 M2는 턴오프되고 엔모스 트랜지스터 NM2는 턴온되어 접지전압 레벨의 출력데이터신호 IO를 출력한다.
이러한 구성을 갖는 종래의 출력회로는 제조공정 단계에서 메탈옵션을 통해 슬루(slew)가 제품 스팩에 맞을 수 있도록 제어한 후 제품화 한다. 그러나, 제품화한 후에 슬루가 제품의 스팩에 맞지 않을 경우 다시 메탈 옵션 마스크 리비젼을 통하여 데이터신호 DOJT에 연결되는 엔모스 트랜지스터의 개수를 조정하고 제조공정을 거친 후에 다시 슬루레이트를 확인해야 한다. 이러한 과정을 반복해야 제품의 스팩에 맞는 슬루레이트를 최적화 할 수 있어, 정확한 슬루레이트의 최적의 결과 예측이 어렵고 제품에 맞는 슬루를 조정하기 위한 시간이 많이 소요되며 그에 따른 비용소모도 큰 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 패키지 상태에서도 테스트 모드신호를 이용하여 출력회로의 슬루레이트를 용이하게 조절할 수 있도록 하여 제품의 최적의 스팩을 만족시키기 위한 시간 및 비용소모를 줄일 수 있도록 하는데 있다
상기 과제를 달성하기 위한 본 발명은 데이터신호 및 복수개의 테스트 모드신호를 인가받아 노멀 모드시 데이터 신호에 의해 구동되는 풀업신호 및 풀다운 신호를 출력하고, 테스트 모드시 복수개의 테스트 모드신호에 따라 풀업신호 및 풀다운 신호의 구동능력을 제어하여 출력하는 출력 프리드라이버와, 풀업신호 및 풀다운신호에 의해 제어되어 출력 데이터신호를 구동하는 출력 드라이버로 포함하고, 출력 프리드라이버는 데이터신호에 의해 구동되고 복수개의 테스트 모드신호 중 일부를 이용하여 풀업신호의 구동능력을 제어하여 출력하는 풀업제어부와, 데이터신호에 의해 구동되고 복수개의 테스트 모드신호 중 나머지를 이용하여 풀다운신호의 구동능력을 제어하여 출력하는 풀다운제어부를 포함하여 슬루 레이트를 제어하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 출력회로의 구성을 나타내는 블럭도이다.
출력회로는 출력 드라이버를 제어하는 제어신호를 출력하는 출력 프리 드라이버(100) 및 내부의 데이터신호를 구동하여 외부로 출력하는 출력 드라이버(200)로 구성된다.
출력 프리 드라이버(100)는 내부로부터 출력되는 데이터신호 DOJT와 테스트모드신호 TUSLEW1 내지 TUSLEWn 및 TDSLEW1 내지 TDSLEWm을 이용하여 풀업신호 DOBP 및 풀다운신호 DOBN를 출력한다.
출력 드라이버(200)는 출력 프리드라이버(100)의 출력에 의해 제어되어 출력데이터신호 IO를 출력한다.
이하, 도 4를 참조하여 상기 출력 프리드라이버(100)와 출력 드라이버(200)의 세부회로에 대해 설명한다.
출력 프리드라이버(100)는 풀업제어부(300)와 풀다운제어부(400)로 구성된다.
풀업제어부(300)는 구동부(301)와 풀업드라이버(302)로 구성된다.
구동부(301)는 전원전압 VDD과 접지전압 VSS 사이에 피모스 트랜지스터 PM3와 엔모스 트랜지스터 N0를 직렬로 연결하여 인버터 구조를 이루어 데이터신호 DOJT를 반전시켜 출력한다.
풀업 드라이버(302)는 데이터신호 DOJT에 의해 제어되는 복수개의 엔모스 트랜지스터 N1 내지 Nn와 복수개의 테스트모드신호 TUSLEW1 내지 TUSLEWn에 의해 제어되는 복수개의 엔모스 트랜지스터 TN1 내지 TNn로 구성된다. 이때, 직렬로 연결된 두개의 엔모스 트랜지스터 N1, TN1 내지 Nn, TNn가 각각 병렬구조를 이룬다.
풀다운제어부(400)는 구동부(401)와 풀다운드라이버(402)로 구성된다.
구동부(401)는 전원전압 VDD과 접지전압 VSS 사이에 피모스 트랜지스터 P0와 엔모스 트랜지스터 NM3를 직렬로 연결하여 인버터 구조를 이루어 데이터신호 DOJT를 반전시켜 출력한다.
풀다운 드라이버(402)는 데이터신호 DOJT에 의해 제어되는 복수개의 피모스 트랜지스터 P1 내지 Pm와 복수개의 테스트모드신호 TDSLEW1 내지 TDSLEWm에 의해 제어되는 복수개의 피모스 트랜지스터 TP1 내지 TPm로 구성된다. 이때, 직렬로 연결된 두개의 피모스 트랜지스터 P1, TP1 내지 Pm, TPm가 각각 병렬구조를 이룬다.
출력 드라이버(200)는 전원전압 VDD과 접지전압 VSS 사이에 직렬로 연결된 풀업신호 DOBP에 의해 제어되는 피모스 트랜지스터 PM4와 풀다운신호 DOBN에 의해 제어되는 엔모스 트랜지스터 NM4로 구성된다.
이하, 표 1을 참조하여 출력회로의 동작을 설명하기로 한다.
먼저, 복수개의 테스트 모드신호 TUSLEW1 내지 TUSLEWn 중 일부는 하이레벨 상태로 나머지는 로우레벨 상태로 초기화하고, 마찬가지로 복수개의 테스트 모드신호 TDSLEW1 내지 TDSLEWm 중 일부는 하이레벨 상태로, 나머지는 로우레벨 상태로 초기화한다.
[표 1]
| DOJT | DOBP | DOBN | IO | |
| L | H | H | L | |
| H | L | L | H | |
표 1에 도시한 바와 같이, 데이터신호 DOJT가 하이레벨에서 로우레벨로 천이되면, 피모스 트랜지스터 PM3, P0 내지 Pm가 턴온되어 하이레벨의 풀업신호 DOBP 및 풀다운신호 DOBN가 출력되므로, 엔모스 트랜지스터 NM4가 턴온되어 로우레벨의 출력데이터신호 IO가 출력된다. 이때, 피모스 트랜지스터 TP1 내지 TPm는 복수개의 테스트 모드신호 TDSLEW1 내지 TDSLEWm에 의해 제어되어 일부는 구동되고 일부는 오프된다.
반면에 데이터신호 DOJT가 로우레벨에서 하이레벨로 천이되면, 엔모스 트랜지스터 NM3, N0 내지 Nn가 턴온되어 로우레벨의 풀업신호 DOBP 및 풀다운신호 DOBN가 출력되므로, 로우레벨의 풀업신호 DOBP에 의해 피모스 트랜지스터 PM4가 턴온되어 하이레벨의 출력데이터신호 IO가 출력된다. 이때, 엔모스 트랜지스터 TN1 내지 TNn는 복수개의 테스트모드신호 TUSLEW1 내지 TUSLEWn에 의해 제어되어 일부는 구동되고 일부는 오프된다.
이처럼, 복수개의 테스트모드신호 TUSLEW1 내지 TUSLEWn 및 TDSLEW1 내지 TDSLEWm를 이용하여 복수개의 트랜지스터 TN1 내지 TNn 및 TP1 내지 TPm를 제어함으로써, 풀업신호 DOBP 및 풀다운신호 DOBN의 구동능력을 제어한다.
이와같이, 테스트모드신호 TUSLEW1 내지 TUSLEWn와 TDSLEW1 내지 TDSLEWm를 초기 설정된 상태에서 변화를 주고 싶은 개수만큼 서로 반대 위상으로 토글링시켜 풀다운신호 DOBN와 풀업신호 DOBP의 구동능력을 변화시킴으로써, 출력데이터신호 IO의 슬루레이트를 제어할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 패키지 상태에서 테스트 모드신호를 이용하여 슬루를 쉽게 조절하여 최적의 슬루를 가지는 출력회로의 사이즈를 결정할 수 있어 그에 따라 제품을 빠르게 확보할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 데이터신호 및 복수개의 테스트 모드신호를 인가받아 노멀 모드시 상기 데이터 신호에 의해 구동되는 풀업신호 및 풀다운 신호를 출력하고, 테스트 모드시 상기 복수개의 테스트 모드신호에 따라 상기 풀업신호 및 상기 풀다운 신호의 구동능력을 제어하여 출력하는 출력 프리드라이버; 및상기 풀업신호 및 풀다운신호에 의해 제어되어 출력 데이터신호를 구동하는 출력 드라이버로 포함하고,상기 출력 프리드라이버는,상기 데이터신호에 의해 구동되고 상기 복수개의 테스트 모드신호 중 일부를 이용하여 상기 풀업신호의 구동능력을 제어하여 출력하는 풀업제어부; 및상기 데이터신호에 의해 구동되고 상기 복수개의 테스트 모드신호 중 나머지를 이용하여 상기 풀다운신호의 구동능력을 제어하여 출력하는 풀다운제어부를 포함하여 슬루 레이트를 제어하는 것을 특징으로 하는 출력회로.
- 제 1항에 있어서, 상기 풀업제어부는,상기 데이터신호에 의해 구동되는 구동부; 및상기 데이터신호 및 상기 복수개의 테스트 모드신호 중 일부에 의해 제어되어 상기 구동부의 출력을 풀다운시켜 풀업신호를 출력하는 풀업 드라이버를 구비함을 특징으로 하는 출력회로.
- 제 2항에 있어서, 상기 구동부는,피모스 트랜지스터; 및엔모스 트랜지스터를 직렬로 구성하여 인버터구조를 이룸을 특징으로 하는 출력회로.
- 제 2항에 있어서, 상기 풀업 드라이버는,상기 데이터신호에 의해 각각 제어되고 일측이 상기 구동부의 출력단에 연결되는 복수개의 제 1 스위칭그룹; 및상기 복수개의 스위칭소자와 각각 직렬 연결되고, 상기 복수개의 테스트모드 신호 중 일부에 의해 각각 제어되는 복수개의 제 2 스위칭그룹을 구비함을 특징으로 하는 출력회로.
- 제 1항에 있어서, 상기 풀다운제어부는,상기 데이터신호에 의해 구동되는 구동부; 및상기 데이터신호 및 상기 복수개의 테스트 모드신호 중 나머지에 의해 제어되어 상기 구동부의 출력을 풀업시켜 풀다운 신호를 출력하는 풀다운 드라이버;를 구비함을 특징으로 하는 출력회로.
- 제 5항에 있어서, 상기 구동부는,피모스 트랜지스터; 및엔모스 트랜지스터를 직렬로 구성하여 인버터구조를 이룸을 특징으로 하는 출력회로.
- 제 5항에 있어서, 상기 풀다운 드라이버는,상기 데이터신호에 의해 각각 제어되고 일측이 상기 구동부의 출력단에 연결되는 복수개의 제 1 스위칭그룹; 및상기 복수개의 스위칭소자와 각각 직렬 연결되고, 상기 복수개의 테스트모드 신호 중 나머지에 의해 각각 제어되는 복수개의 제 2 스위칭그룹을 구비함을 특징으로 하는 출력회로.
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