JP2003087110A - 半導体回路装置 - Google Patents

半導体回路装置

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JP2003087110A JP2001281179A JP2001281179A JP2003087110A JP 2003087110 A JP2003087110 A JP 2003087110A JP 2001281179 A JP2001281179 A JP 2001281179A JP 2001281179 A JP2001281179 A JP 2001281179A JP 2003087110 A JP2003087110 A JP 2003087110A
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Abstract

(57)【要約】 【課題】 電源ピン端子を専用に設けることなく安定か
つ正確に振幅制限された小振幅信号を高速で出力する。 【解決手段】 複数のプルアップトランジスタ(Q4
1,Q43)に対応して互いに電圧レベルの異なる基準
電圧(VHset1,VHset2)と出力ノード(N
D11)の差を比較し、その比較結果に従ってこれらの
出力プルアップトランジスタの駆動電流を調整する比較
回路(11,12)を設け、また複数のプルダウントラ
ンジスタ(Q42,Q44)それぞれに対応して対応の
電圧レベルの異なる基準電圧(VLset1,VLse
t2)と出力ノードの電圧差を比較し、その比較結果に
従ってそれらのプルダウントランジスタの駆動電流量を
調整する比較回路(13,14)を設ける。基準電圧レ
ベルを、電源電圧(VDD)と接地電圧の間の電圧レベ
ルに設定する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体回路装置に
関し、特に、安定かつ高速に出力信号を生成するための
半導体出力回路装置に関する。
【0002】
【従来の技術】半導体記憶装置および半導体論理処理装
置などの半導体装置は、バスを介して装置間で信号/デ
ータの送受を行なう必要がある。この装置外部に設けら
れるバスの信号線は負荷が大きいため、高速でこの外部
の信号線を駆動して信号/データを転送するために、こ
れらの半導体装置においては、駆動力の大きなトランジ
スタで構成される出力回路が設けられる。このような出
力回路において信号/データを転送する場合には、転送
すべき信号/データに応じてバスの信号線をHレベルま
たはLレベルに駆動する必要がある。
【0003】図9は、従来の半導体出力回路の構成の一
例を示す図である。図9においては、データDQを出力
するデータ出力回路の構成が代表的に示される。図9に
おいて、半導体出力回路は、内部データに従ってデータ
出力制御信号DQHおよびDQLを生成する出力駆動制
御回路100と、出力制御信号DQHを反転して補の出
力制御信号/DQHを生成するインバータ102と、イ
ンバータ102の出力信号/DQHと出力制御信号DQ
Lとに従って出力ノード104aを駆動する出力バッフ
ァ回路104を含む。
【0004】出力制御信号DQHおよびDQLは、デー
タ出力タイミング信号と内部データとに従って生成され
る信号であり、データ出力時、内部出力データがHレベ
ルのときには、これらの出力制御信号DQHおよびDQ
Lは、それぞれHレベルおよびLレベルに設定される。
逆に、データ出力時に、内部出力データがLレベルのと
きには、これらの出力制御信号DQHおよびDQLは、
それぞれLレベルおよびHレベルに設定される。データ
出力以外のときには、この出力駆動制御回路100は、
データ出力タイミング信号に従って、出力制御信号DQ
HおよびDQLをともにLレベルに設定する。
【0005】出力バッファ回路104は、電源電圧VD
Dを受ける電源ノードと出力ノード104aの間に接続
されかつそのゲートにインバータ102の出力信号/D
QHを受けるPチャネルMOSトランジスタ(絶縁ゲー
ト型電界効果トランジスタ)Q71と、出力ノード10
4aと接地ノードの間に接続されかつそのゲートに出力
制御信号DQLを受けるNチャネルMOSトランジスタ
Q72を含む。PチャネルMOSトランジスタQ71の
バックゲートは、電源ノードに接続される。
【0006】この図9に示す半導体出力回路の構成にお
いて、出力制御信号DQHおよびDQLがともにLレベ
ルのときには、MOSトランジスタQ71およびQ72
がともにオフ状態であり、この出力バッファ回路104
は出力ハイインピーダンス状態となる。
【0007】出力制御信号DQHがHレベルでありかつ
出力制御信号DQLがLレベルのときには、インバータ
102の出力信号/DQHがLレベルとなり、出力バッ
ファ回路104において、MOSトランジスタQ71が
オン状態、MOSトランジスタQ72がオフ状態とな
る。したがって、出力ノード104aは、MOSトラン
ジスタQ71を介して電源電圧VDDレベルに駆動され
る。
【0008】出力制御信号DQHがLレベルでありかつ
出力制御信号DQLがHレベルの場合には、出力バッフ
ァ回路104においてMOSトランジスタQ71がオフ
状態、MOSトランジスタQ72がオン状態となる。し
たがって、出力ノード104aは、MOSトランジスタ
Q72を介して接地電圧レベルに駆動され、出力データ
DQがLレベルとなる。
【0009】したがって、この図9に示すように、Pチ
ャネルMOSトランジスタQ71とNチャネル型MOS
トランジスタQ72とで構成されるCMOSバッファ回
路を用いることにより、出力ノード104aを電源電圧
VDDレベルおよび接地電圧レベルにまで駆動すること
ができる。
【0010】このような出力バッファ回路を用いた場
合、出力ノード104aには、外部の信号線およびリー
ド端子などの負荷が存在するため、この出力ノード10
4aの出力信号/データを電源電圧VDDレベルまたは
接地電圧レベルにまで駆動するには、ある過渡時間が必
要である。この過渡時間を短くするために、出力バッフ
ァ回路104の電流供給能力を大きくした場合、出力ノ
ード104aの寄生インダクタンスにより、オーバーシ
ュート/アンダーシュートによるリンギングが発生し、
高速で信号/データを転送することができなくなる。し
たがって、この出力信号の過渡時間はある限界値を有す
る。
【0011】また、以下に説明するように、出力データ
のパターン(Hレベル信号とLレベル信号の系列)に従
って出力データの振幅が異なる場合が生じる可能性があ
る。すなわち、図10において実線LAで示すように、
出力データがHレベル、Hレベル、Lレベル、Lレベル
と同一論理レベルのデータが2つずつ交互に出力される
場合、出力バッファ回路104において出力ノードの同
一方向への駆動時間が長くなるため、出力信号が、H側
レベルVHおよびL側電圧レベルVLよりも超えて変化
する状態が生じる。
【0012】一方、出力データがHレベル、Lレベル、
Hレベル、Lレベルと、論理レベルが交互に変化する場
合、出力ノードの同一方向への駆動時間が短くなるた
め、図10において破線LBで示すように、H側レベル
VHおよびL側レベルVLの間で出力信号が変化する。
【0013】従って、同一周波数で出力データを転送す
る場合においてもデータパターンに従って、出力データ
の振幅が異なる状態が生じ、次段回路で正確に与えられ
たデータの論理レベルを識別することができなくなる可
能性が生じ、高速でデータを転送することができなくな
る。この場合、HレベルからLレベルに出力データが変
化する場合およびLレベルからHレベルに出力データが
変化する場合に、中間電圧レベル(次段回路の入力論理
しきい値電圧レベル)に到達するまでの時間に差が生
じ、次段回路において入力信号に対するタイミングマー
ジンが減少する可能性がある。
【0014】また、出力データの周波数が異なる場合に
おいても、同様に信号振幅が異なり、高速データ転送時
においては、出力ノードの駆動時間が短く出力データの
振幅が小さくなり、一方、低速動作時においては、出力
ノードの駆動時間が長くなり、振幅が大きくなる。
【0015】また、さらに、出力データパターンにおい
て同一論理レベルのデータが連続して出力される場合、
その振幅が、図11に示すように、Hレベル側またはL
レベル側に偏る状態が生じる。
【0016】すなわち、図11において、実線LCが、
Lレベルデータが続いてHレベル信号が出力される場合
の信号波形を示し、破線LDは、Hレベルデータが連続
して読出され、ついでLレベルデータが読出される場合
の信号波形を示す。
【0017】たとえばLレベルデータ/信号が連続した
場合、図11において実線LCで示すように、接地電圧
GNDレベルにまで信号が変化し、その後、Hレベルへ
変化するため、H側電圧VHと接地電圧GNDの間で信
号/データが変化する場合が生じる。また、逆に、Hレ
ベルデータが連続した場合、図11において破線LDで
示すように、信号/データが、L側電圧VLと電源電圧
VDDの間で変化する場合が生じる。
【0018】この図11に示すように、信号/データの
振幅が、Hレベル信号/データを出力する場合とLレベ
ルデータ/信号を転送する場合とで、振幅(次段の入力
論理しきい値Vcrに対する振幅)が異なった場合、次
段の回路で、正確に、入力信号を取込むことができなく
なる。すなわち、入力論理しきい値に対するマージンが
異なり、次段回路の入力回路においてHレベル/Lレベ
ルの誤判定が生じる可能性がある。
【0019】したがって、高速で安定にデータ/信号を
転送するためには、図10において破線LBで示すよう
に、次段回路の入力論理しきい値Vcrを中心として、
同一振幅で変化する信号/データを転送することが要求
される。特にこのような振幅制限を行なって、電源電圧
VDDよりも小さな振幅の信号を転送することにより、
外部の信号線の充放電電流が低減され、高速転送に加え
て、消費電力を低減することができるという利点が得ら
れる。
【0020】
【発明が解決しようとする課題】図12は、従来の半導
体回路装置の構成を概略的に示す図である。図12にお
いて、半導体回路装置110は、所定の処理を行なって
出力制御信号DQLおよび/DQHを生成する半導体回
路112と、この半導体回路112の出力制御信号/D
QHおよびDQLに従って出力データDQを生成する出
力バッファ回路114を含む。出力バッファ回路114
は、出力制御信号/DQHに従って出力ノードをプルア
ップするPチャネルMOSトランジスタQ91と、出力
制御信号DQLに従って出力ノードをプルダウンするN
チャネルMOSトランジスタQ92を含む。
【0021】半導体回路112に対しては、電源端子1
15を介して電源電圧VDDが与えられ、接地端子11
6を介して接地電圧VSSが与えられる。一方、出力バ
ッファ回路114に対しては、出力電源端子117を介
してハイ側出力電源電圧VDDQが与えられ、また電源
端子118を介してロー側出力電源電圧VSSQが与え
られる。
【0022】これらの電源電圧VDDQおよびVSSQ
は、半導体回路112に与えられる電源電圧VDDおよ
び接地電圧VSSと異なる電圧レベルである。具体的に
は、出力電源電圧VDDQは、電源電圧VDDよりも低
い電圧レベルであり、出力電源電圧VSSQは、接地電
圧VSSよりも高い電圧レベルとされる。出力回路専用
に、電源電圧VDDQおよびVSSQを与えることによ
り、この出力バッファ回路114の出力データDQの振
幅を、電源電圧VDDよりも小さくすることが可能であ
る。またデータパターンによらず、出力信号の電圧レベ
ルが偏るのも防止することができる。
【0023】しかしながら、この半導体回路装置110
が実装される基板に対しては、電源の種類の数が制限さ
れる。したがって、出力回路専用に電源電圧VDDQお
よびVSSQを与えることは困難であるという問題が生
じる。したがって、この出力バッファ回路114へ与え
られる電源電圧VDDQおよびVSSQの電圧レベルを
最適化することができないため、先の図11に示すよう
に信号波形の歪みおよびHレベル/Lレベルの振幅の変
動が生じ、安定かつ高速に、データ/信号を転送するこ
とができなくなるという問題が生じる。従って電源電圧
のレベルを変更することなく出力信号/データの振幅を
制限することが必要となる。
【0024】図13は、従来の半導体回路装置の振幅制
限機能を有するデータ出力部の構成を示す図である。こ
の図13において、半導体回路装置120は、出力制御
信号/DQHおよびDQLに従って出力ノード125を
駆動する出力バッファ回路122と、この出力ノード1
25からのデータDQの振幅を制限する振幅制限回路1
24を含む。これらの出力バッファ回路122および1
24へは、電源電圧VDDが、一方動作電源電圧として
与えられ、接地電圧GNDが、他方電源電圧として与え
られる。
【0025】出力バッファ回路122は、出力制御信号
/DQHに従って出力ノード125の電圧をプルアップ
するPチャネルMOSトランジスタQ1aと、出力制御
信号DQLに従って出力ノード125の電圧をプルダウ
ンするNチャネルMOSトランジスタQ2aを含む。
【0026】振幅制限回路124は、電源ノードと出力
ノード125の間に接続される抵抗素子RHと、出力ノ
ード125と接地ノードの間に接続される抵抗素子RL
を含む。
【0027】この図13に示す半導体回路装置におい
て、出力制御信号/DQHおよびDQLがともにLレベ
ルのときには、出力ノード125へは、MOトランジス
タQ1aを介して電流が供給される。このMOSトラン
ジスタQ1aおよび抵抗素子RHを介して供給される電
流は、抵抗素子RLを介して接地ノードへ放電される。
したがって、このHレベルデータの電圧V(H)は、次
式で表わされる。
【0028】V(H)=RL・VDD/(ON(Q1
a)//RH+RL) ここで、ON(Q1a)は、MOSトランジスタQ1a
のチャネル抵抗を示す。抵抗素子RLは、その抵抗値は
同一参照符号RLで示す。“//”は、MOSトランジス
タQ1aのチャネル抵抗(オン抵抗)ON(Q1a)と
抵抗素子RHとの並列合成抵抗を示す。
【0029】一方、出力制御信号/DQHおよびDQL
がともにHレベルのときには、出力ノード125は、M
OSトランジスタQ2aを介して接地電圧レベルに放電
される。この場合には、抵抗素子RHからMOSトラン
ジスタQ2aおよび抵抗素子RLを介して接地ノードへ
電流が放電される。したがって、このLレベルデータを
生成する場合の出力ノード125の電圧V(L)は、次
式で表わされる。
【0030】V(L)=(ON(Q2a)//RL)・V
DD/(RH+ON(Q2a)//RL) ここで、ON(Q2a)は、MOSトランジスタQ2a
のチャネル抵抗を示す。
【0031】したがって、これらの抵抗素子RHおよび
RLにより、出力電圧V(H)およびV(L)の電圧レ
ベルを、電源電圧VDDと接地電圧の間の電圧レベルに
設定するためには、抵抗素子RHおよびRLの抵抗値
を、MOSトランジスタQ1aおよびQ2aのチャネル
抵抗(オン抵抗)と同程度の抵抗値に設定する必要があ
る。通常、これらの出力用のMOSトランジスタQ1a
およびQ2aのチャネル抵抗(オン抵抗)は、数十Ωで
ある。抵抗素子RHおよびRLの抵抗値も同程度である
と、この出力部において、これらの抵抗素子RHおよび
RLを介して常時、数十mAの貫通電流が流れることに
なる。すなわち、この振幅制限回路124において、デ
ータの出力の有無にかかわらず、常時貫通電流が流れ、
消費電流、特にスタンバイ電流が大きくなるという問題
が生じる。特にこの半導体回路装置が半導体記憶装置で
あり多ビットデータを出力する場合、この貫通電流がさ
らに大きくなり、低スタンバイ電流の半導体記憶装置を
実現することができない。
【0032】また、MOSトランジスタQ1aおよびQ
2aのオン抵抗および抵抗素子RHおよびRLの抵抗値
は、製造工程で、プロセスパラメータのばらつきによ
り、ばらつきが生じる。したがって、この出力用のMO
SトランジスタQ1aおよびQ2aのオン抵抗および抵
抗素子RHおよびRLの抵抗値のばらつきに応じて、出
力ゲートDQの振幅がばらつくことになり、一定の振幅
を有する小振幅信号を生成するのが困難になるという問
題が生じる。
【0033】また、システム構成に応じてこの出力ノー
ド125に接続される負荷が変化した場合、応じて、こ
の出力ノード125からの出力データの振幅も変化す
る。
【0034】図14は、従来の半導体回路装置の出力部
のさらに他の構成を示す図である。この図14において
半導体回路装置130は、出力制御信号/DQHおよび
DQLに従って出力ノード132aを駆動する出力バッ
ファ回路132aと、出力ノード132aと外部信号線
140の間に接続される電流制限用の抵抗素子RSを含
む。
【0035】この外部の信号線140は、終端抵抗RT
を介して終端電圧源142に結合される。この終端電圧
源142は、VDD/2の中間電圧を供給する。
【0036】この図14に示す半導体回路装置の構成に
おいては、MOSトランジスタQ1bがオン状態のとき
には、このMOSトランジスタQ1b、抵抗素子RSお
よび終端抵抗RTを介して終端電圧源142に電流が流
れる。したがって、データDQのHレベルの電圧レベル
V(DQH)は、次式で表わされる。
【0037】V(DQH)=VDD・RT/2・(ON
(Q1b)+RS+RT)+VDD/2 ここで、ON(Q1b)は、MOSトランジスタQ1b
のチャネル抵抗(オン抵抗)を示す。
【0038】一方、MOSトランジスタQ2bのオン状
態時においては、終端電圧源142から抵抗素子RT、
抵抗素子RSおよびMOSトランジスタQ2bを介して
接地ノードへ電流が流れる。したがって、この場合、デ
ータDQのLレベルの電圧レベルV(DQL)は、次式
で表わされる。
【0039】V(DQL)=VDD・(ON(Q2b)
+RS)/2(ON(Q2b)+RS+RT) ここで、ON(Q2b)は、MOSトランジスタQ2b
のチャネル抵抗(オン抵抗)を示す。
【0040】この図14に示す構成のように終端抵抗R
Tを利用する場合においても、出力データDQの振幅を
電源電圧VDDよりも小さくするためには、抵抗素子R
SおよびRTの抵抗値は、MOSトランジスタQ1bお
よびQ2bのオン抵抗と同程度の抵抗値とする必要があ
る。したがって、この終端抵抗RTを介して比較的大き
な電流が流れる。
【0041】また、製造工程におけるプロセスパラメー
タのばらつき、動作温度、および電源電圧の変動などに
より、終端抵抗それらのMOSトランジスタQ1bおよ
びQ2bのチャネル抵抗が抵抗素子RTおよびRSの抵
抗値の変動に較べて大きく変動した場合、以下に説明す
るように、出力データDQの振幅が大きく変化する。
【0042】すなわち、MOSトランジスタのオン抵抗
の製造パラメータのバラツキに起因する変動幅は、±1
0ないし20%程度である。また、MOSトランジスタ
の動作温度の変化に対する変動幅は、100度Cの温度
変化に対しおよそ±8ないし16%の変動幅を有する。
また、電源電圧の変動に対しても、MOSトランジスタ
のオン抵抗の変動幅は、電源電圧の±10%の変動に対
しておよそ±10%ないし15%程度である。これらの
変動要因をずべて加味すると、MOSトランジスタのオ
ン抵抗は、およそ±28%ないし51%の範囲で変動す
る。
【0043】上式から、出力データDQの振幅V(DQ
H)−V(DQL)は次式で与えられる: V(DQH)−V(DQL)=VDD・RT/(ON(Q2
b)+RT+RS). ここで、MOSトランジスタQ1bおよびQ2bのオン
抵抗は同じとしている。従って、MOSトランジスタの
オン抵抗が変動した場合、出力データの振幅も変動す
る。従って、上述のような変動要因によりMOSトラン
ジスタのオン抵抗が変動し、出力データの振幅が大きく
なった場合には、高速でデータを転送することができな
くなり、また消費電流も増大するという問題が生じる。
【0044】また、この半導体回路装置130が、たと
えば半導体記憶装置であり、このデータDQとしてたと
えば64ビットのデータを出力する場合、終端電圧源1
42は、これらの64ビットのデータに共通に、終端電
圧VDD/2を伝達する必要がある。この場合、たとえ
ば64ビットのデータが同一方向に変化した場合、数百
mAの電流が消費されるため、これらの電流消費時にお
いても安定にその終端電圧VDD/2の電圧レベルを維
持することが要求され、この終端電圧源に142対する
要求がかなり厳しいものとなる。
【0045】特に、終端電圧源を単純な分圧回路で構成
した場合、この終端電圧源の貫通電流は大きくなるた
め、低消費電力のシステムには適さない。小占有面積で
かつ低消費電力でかつ大きな電流供給能力を有する終端
電圧源を作製するのは困難であるという問題が生じる。
【0046】したがって、従来の半導体回路装置の出力
回路の構成では、高速でかつ安定に低消費電力で小振幅
の出力信号/データを転送することができないという問
題があった。
【0047】それゆえ、この発明の目的は、小振幅の出
力信号/データを正確かつ安定に生成することのできる
半導体回路装置を提供することである。
【0048】この発明の他の目的は、電源端子の増設を
伴うことなく所望の振幅を有する出力信号を正確に生成
することのできる半導体回路装置を提供することであ
る。
【0049】
【課題を解決するための手段】この発明の第1の観点に
係る半導体回路装置は、第1の電源ノードと出力ノード
との間に結合される第1の出力トランジスタと、第1の
出力制御信号に応答して活性化され、出力ノードの電圧
を第1の基準電圧と比較し、該比較結果に従って第1の
出力トランジスタを介して流れる電流量を制御する第1
の出力制御回路を備える。
【0050】好ましくは、第1の出力制御回路は、出力
ノードの電圧と第1の基準電圧とを差動増幅し、該差動
増幅結果を示す信号を第1の出力トランジスタの制御電
極へ印加する差動増幅回路を備える。
【0051】好ましくは、第1の電源ノードと出力ノー
ドとの間に結合される第2の出力トランジスタと、第1
の出力制御信号に応答して活性化され、第1の基準電圧
と異なる電圧レベルの第2の基準電圧と出力ノードの電
圧とを比較し、該比較結果に従って第2の出力トランジ
スタを介して流れる電流を制御する第2の出力制御回路
が設けられる。
【0052】好ましくは、第2の出力トランジスタは、
第1の出力トランジスタと、同一制御電極電圧条件下に
おける電流駆動能力が異なる。
【0053】好ましくは、第2の出力制御回路は、出力
ノードの電圧と第2の基準電圧とを差動増幅し、その出
力信号を第2の出力トランジスタの制御電極ノードへ印
加する差動増幅回路を備える。
【0054】好ましくは、さらに、第2の電源ノードと
出力ノードの間に結合される第2の出力トランジスタ
と、第2の出力制御信号に応答して活性化され、出力ノ
ードの電圧を第2の基準電圧と比較し、該比較結果に従
って第2の出力トランジスタの駆動電流量を制御する第
2の出力制御回路が設けられる。
【0055】好ましくは、第2の基準電圧と第1の基準
電圧の電圧レベルとは、互いに個別に設定される。
【0056】また、好ましくは、第2の出力制御回路
は、出力ノードの電圧と第2の基準電圧とを差動増幅
し、その出力信号を第2の出力トランジスタの制御電極
ノードへ印加する差動増幅回路で構成される。
【0057】好ましくは、さらに、第2の電源ノードと
出力ノードの間に結合される第3の出力トランジスタ
と、第2の出力制御信号に応答して活性化され、出力ノ
ードの電圧を第2の基準電圧と異なる電圧レベルの第3
の基準電圧と比較し、該比較結果に従って第3の出力ト
ランジスタの駆動電流量を制御する第3の出力制御回路
が設けられる。
【0058】好ましくは、第2の出力トランジスタと第
3の出力トランジスタとは、サイズが異なる。
【0059】好ましくは、第3の出力制御回路は、出力
ノードの電圧と第3の基準電圧とを差動増幅し、その出
力信号を第3の出力トランジスタの制御電極ノードへ与
える差動増幅回路を備える。
【0060】この発明の第2の観点に係る半導体回路装
置は、第1の電源ノードと出力ノードとの間に並列に接
続される複数のプルアップトランジスタと、これら複数
のプルアップトランジスタに対応してかつ各々が互いに
電圧レベルの異なる複数のプルアップ基準電圧を生成す
る第1の基準電圧発生回路と、複数のプルアップトラン
ジスタに対応して配置され、第1の出力制御信号に応答
して活性化され、第1の基準電圧発生回路からの対応の
プルアップ基準電圧と出力ノードの電圧とを比較し、該
比較結果に従って対応のプルアップトランジスタの制御
電極電位を調整する複数のプルアップ制御回路と、第2
の電源ノードと出力ノードとの間に並列に接続される複
数のプルダウントランジスタと、これら複数のプルダウ
ントランジスタに対応しかつ互いに電圧レベルの異なる
複数のプルダウン基準電圧を生成する第2の基準電圧発
生回路と、これら複数のプルダウントランジスタに対応
して配置され、第2の出力制御信号に応答して活性化さ
れ、各々が対応のプルダウン基準電圧と出力ノードの電
圧とを比較し、該比較結果に従って対応プルダウントラ
ンジスタの制御電極電位を制御する複数のプルダウン制
御回路を備える。
【0061】好ましくは、複数のプルアップトランジス
タの同一制御電極電圧条件下における電流駆動力は互い
に異なる。
【0062】好ましくは、複数のプルダウントランジス
タの同一制御電極電圧条件下での電流駆動力は互いに異
なる。
【0063】また、好ましくは、第1の基準電圧発生回
路と第2の基準電圧発生回路は、互いに独立に、複数の
プルアップ基準電圧および複数のプルダウン基準電圧の
電圧レベルを設定する。
【0064】また、好ましくは、複数のプルアップ制御
回路および複数のプルダウン制御回路の各々は、差動増
幅回路で構成される。
【0065】出力ノードの電圧と基準電圧とを比較し、
その比較結果に従って出力トランジスタを制御すること
により、この出力ノードの電圧レベルを、基準電圧レベ
ルに応じた電圧レベルに設定することができる。この基
準電圧を、電源電圧と異なる電圧レベルに設定すること
により、外部のシステム負荷の変動およびトランジスタ
パラメータの変動にかかわらず、安定に所望の電圧レベ
ルに振幅制限された信号を生成することができる。
【0066】特に、この基準電圧生成回路にトリミング
機能を持たせることにより、基準電圧のレベルを微調整
することができ、製造パラメータの変動の影響を受ける
ことなく確実に、所望の電圧レベルに振幅制限された信
号を生成することができる。
【0067】
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1に従う半導体回路装置の出力部の構成
を示す図である。図1においては、図9に示す出力駆動
制御回路100からの出力制御信号DQHおよびDQL
に従ってデータ出力ノードND0が駆動される。以下の
説明においては、データDQを出力するデータ出力部の
動作について説明する。しかしながら、この出力回路
は、通常の制御信号などを出力する回路であってもよ
い。
【0068】図1において、データ出力回路は、出力制
御信号DQHの活性化時活性化され、出力ノードND0
の電圧と基準電圧VHsetとを比較する比較回路2
と、出力制御信号DQLの活性化時活性化され、基準電
圧VLsetと出力ノードND0の電圧を比較する比較
回路3と、比較回路2および3の出力信号VG1および
VG2に従って出力ノードND0を駆動する出力バッフ
ァ回路1を含む。
【0069】出力バッファ回路1は、電源ノードと出力
ノードND0の間に接続されかつそのゲートに比較回路
2の出力信号VG1を受けるPチャネルMOSトランジ
スタQ1と、出力ノードと接地ノードの間に接続されか
つそのゲートに比較回路の出力信号VG2を受けるNチ
ャネルMOSトランジスタQ2を含む。
【0070】比較回路2は、活性化時基準電圧VHse
tと出力ノードND0の電圧を比較し、その比較結果に
従って駆動制御信号VG1を生成する差動増幅回路4
と、出力制御信号DQHの活性化時差動増幅回路4を活
性化するNチャネル型MOSトランジスタQ15と、出
力制御信号の非活性化時、出力駆動制御信号VG1を電
源電圧VDDレベルに保持するPチャネルMOSトラン
ジスタQ16を含む。
【0071】差動増幅回路4は、電源ノードとノードN
D1の間に接続されかつそのゲートがノードND2に接
続されるPチャネルMOSトランジスタQ11と、電源
ノードとノードND2の間に接続されかつそのゲートが
ノードND2に接続されるPチャネルMOSトランジス
タQ12と、ノードND1とノードND3の間に接続さ
れかつそのゲートに基準電圧VHsetを受けるNチャ
ネルMOSトランジスタQ13と、ノードND2とノー
ドND3の間に接続されかつそのゲートが出力ノードN
D0に接続されるNチャネル型MOSトランジスタQ1
4を含む。
【0072】MOSトランジスタQ15はノードND3
と接地ノードとの間に接続されかつそのゲートに出力制
御信号DQHを受ける。MOSトランジスタQ6は電源
ノードとノードND1の間に接続されかつそのゲートに
出力制御信号DQHを受ける。MOSトランジスタQ1
1、Q12およびQ16のバックゲートは、電源ノード
に接続される。
【0073】この比較回路2の構成においては、出力制
御信号DQHがLレベルの非活性状態のときには、MO
SトランジスタQ15がオフ状態、MOSトランジスタ
Q16がオン状態になる。差動増幅回路4においては動
作電流が流れる経路が遮断され、差動増幅回路4は非活
性状態を維持する。したがって、ノードND1は、MO
SトランジスタQ16により電源電圧VDDレベルに保
持される。この状態においては、出力駆動制御信号VG
1は電源電圧VDDレベルであり、出力バッファ回路1
においてMOSトランジスタQ1がオフ状態を維持す
る。
【0074】出力制御信号DQHがHレベルの時には、
MOSトランジスタQ15がオン状態、MOSトランジ
スタQ16がオフ状態となる。したがって、この差動増
幅回路4に対する動作電流が流れる経路が形成され、差
動増幅回路4が差動増幅動作を実行する。
【0075】この差動増幅回路4においては、MOSト
ランジスタQ11およびQ12がカレントミラー回路を
構成し、MOSトランジスタQ12を介して流れる電流
のミラー電流が、MOSトランジスタQ11を介して流
れる。MOSトランジスタQ13およびQ14は差動段
を構成し、基準電圧VHsetと出力ノードND0の電
圧を差動増幅する。
【0076】基準電圧VHsetが、出力ノードND0
の電圧レベルよりも低い場合には、MOSトランジスタ
Q14のコンダクタンスがMOSトランジスタQ13の
コンダクタンスよりも大きくなり、MOSトランジスタ
Q12およびQ14を介して大きな電流が流れる。一
方、MOSトランジスタQ11からのミラー電流は、こ
のMOSトランジスタQ13によりすべてを放電するこ
とができず、ノードND1からの出力駆動制御信号VG
1の電圧レベルが、Hレベル(電源電圧VDDレベル)
に上昇し、出力バッファ回路1内のMOSトランジスタ
Q1がオフ状態となる。
【0077】一方、出力ノードND0の電圧が、基準電
圧VHsetよりも低い場合には、MOSトランジスタ
Q13のコンダクタンスがMOSトランジスタQ14の
コンダクタンスよりも大きくなり、MOSトランジスタ
Q13は、MOSトランジスタQ11から供給されるミ
ラー電流をすべて放電することができ、ノードND1か
らの出力駆動制御信号VG1は、ローレベルとなり、M
OSトランジスタQ1は、出力ノードND0へ電流を供
給する。
【0078】したがって、この出力ノードND0からの
データDQのHレベルは、この基準電圧VHsetの電
圧レベルに設定されることになる。
【0079】比較回路3は、活性化時基準電圧VLse
tと出力ノードND0の電圧とを差動増幅する差動増幅
回路5と、出力制御信号DQLを受けるインバータ6を
介して与えられる補の出力制御信号/DQLがLレベル
のとき導通し、差動増幅回路5に対し動作電流を供給す
るPチャネルMOSトランジスタQ25と、補の出力制
御信号/DQLがHレベルのとき導通し、この差動増幅
回路5からの出力駆動制御信号VG2を接地電圧レベル
に保持するNチャネルMOSトランジスタQ26を含
む。
【0080】差動増幅回路5は、内部動作電源ノードN
D4とノードND5の間に接続されかつそのゲートに基
準電圧VLsetを受けるPチャネルMOSトランジス
タQ23と、ノードND4とノードND6の間に接続さ
れかつそのゲートが出力ノードND0に接続されるPチ
ャネルMOSトランジスタQ24と、ノードND5と接
地ノードとの間に接続されかつそのゲートがノードND
6に接続されるNチャネルMOSトランジスタQ21
と、ノードND6と接地ノードの間に接続されかつその
ゲートがノードND6に接続されるNチャネルMOSト
ランジスタQ22を含む。
【0081】MOSトランジスタQ25は、導通時この
差動増幅回路5の内部動作電源ノードND4へ電源電圧
VDDを伝達する。
【0082】この差動増幅回路5の構成においては、M
OSトランジスタQ21およびQ22がカレントミラー
回路を構成し、MOSトランジスタQ22を介して流れ
る電流のミラー電流が、MOSトランジスタQ21を介
して流れる。
【0083】MOSトランジスタQ23およびQ24
は、基準電圧VLsetと出力ノードND0の電圧を差
動増幅する差動段を構成する。これらのMOSトランジ
スタQ23およびQ24のバックゲートが、電源電圧V
DDを受けるように接続されるのは、この差動増幅回路
5が非活性状態のとき、基板領域がフローティング状態
となり基板電位が不安定となるのを防止し、またMOS
トランジスタQ25、Q23、およびQ24を同一ウェ
ル(基板領域)内に形成して回路占有面積を低減するた
めである。
【0084】この比較回路3において、出力制御信号D
QLがLレベルのときには、補の出力制御信号/DQL
がHレベルであり、MOSトランジスタQ25がオフ状
態、MOSトランジスタQ26がオン状態となる。した
がって、差動増幅回路5は非活性状態を維持し、ノード
ND5からの出力駆動制御信号VG2は、接地電圧レベ
ルとなり、出力バッファ回路1のMOSトランジスタQ
2は、オフ状態を維持する。
【0085】この比較回路3の非活性状態においては、
MOSトランジスタQ25がオフ状態であり、差動増幅
回路5へは、動作電流が供給されないため、ノードND
4は、接地電圧レベルに放電される。
【0086】出力制御信号DQLがHレベルとなると、
補の出力制御信号/DQLがLレベルとなり、MOSト
ランジスタQ25がオン状態、MOSトランジスタQ2
6がオフ状態となる。差動増幅回路5に対し、MOSト
ランジスタQ25を介して動作電流が供給されて、この
差動増幅回路5が差動増幅動作を行ない、出力ノードN
B0の電圧と基準電圧VLsetの電圧差に応じた出力
駆動制御信号VG2を生成する。
【0087】出力ノードND0の電圧が、基準電圧VL
setよりも高い場合には、MOSトランジスタQ23
のコンダクタンスがMOSトランジスタQ24のコンダ
クタンスよりも大きくなり、このMOSトランジスタQ
24を介して流れる電流量よりも大きな電流量が、MO
SトランジスタQ23を介して流れる。MOSトランジ
スタQ22は、このMOSトランジスタQ24から供給
される電流を接地ノードへ放電し、MOSトランジスタ
Q21は、このMOSトランジスタQ22を流れる電流
のミラー電流を駆動する。したがって、この状態におい
て、MOSトランジスタQ23に対して供給される電流
量は、MOSトランジスタQ21を介して流れるミラー
電流よりも多くなり、ノードND5の電圧レベルが上昇
し、出力駆動制御信号VG2の電圧レベルが上昇し、M
OSトランジスタQ2がオン状態となる。
【0088】逆に、この出力ノードND0の電圧が、基
準電圧VLsetよりも低くなると、MOSトランジス
タQ24のコンダクタンスが、MOSトランジスタQ2
3のコンダクタンスよりも大きくなり、MOSトランジ
スタQ24を介して流れる電流量が、MOSトランジス
タQ23を介して流れる電流量よりも大きくなる。この
状態においては、ノードND5からの出力駆動制御信号
VG2は接地電圧レベルとなり、出力バッファ回路1に
おいてMOSトランジスタQ2はオフ状態となる。
【0089】したがって、この出力ノードND0からの
出力電圧DQのLレベルは、基準電圧VLsetの電圧
レベルとなる。
【0090】基準電圧VHsetを電源電圧VDDより
も低くし、また基準電圧VLsetを接地電圧よりも高
い電圧レベルにそれぞれ個々に設定することにより、電
源電圧VDDおよび接地電圧GNDを動作電源電圧とし
て出力回路を駆動する構成において、出力データDQの
振幅を基準電圧により決定することができ、電源電圧V
DDよりも小さい小振幅の信号を生成することができ
る。これらの基準電圧VHsetおよびVLsetの電
圧レベルにより、出力データDQの振幅を所望の値に設
定することができる。また、電源電圧VDDを利用する
だけであり、振幅制限のための別の電源端子を設ける必
要もない。
【0091】図2は、図1に示す出力回路の動作を示す
信号波形図である。図2に示すように、出力回路に対し
動作電源電圧として、電源電圧VDDおよび接地電圧G
NDを与えても、比較回路2および3により、出力デー
タDQのHレベルは、基準電圧VHsetの電圧レベル
に制限され、また、データDQのLレベルは、基準電圧
VLsetの電圧レベルに制御される。したがって、高
速動作時においても、出力データDQは、電圧VHse
tおよびVLsetに振幅制限され、波形歪みを生じる
ことなく、高速で伝達される。
【0092】また、出力データパターンが偏る場合にお
いても、この出力データDQのHレベルおよびLレベル
が、それぞれ基準電圧VHsetおよびVLsetに設
定され、電源電圧VDDまたは接地電圧GNDレベルま
で、この出力データDQは駆動されることがない。した
がって、出力データDQの電位の偏りは生じず、正確
に、出力データDQを高速で伝達することができる。
【0093】また、この図1に示す比較回路2および3
を用いて振幅制限を行なうことにより、CMOSレベル
の信号を、SSTL(スタブシリーズターミネーテッド
トランジスタロジック)またはCTT(センタータップ
ターミネイテッドインターフェイス)などの小振幅のイ
ンターフェイスを有する回路装置へ適合した小振幅信号
に変換して伝達することができる。
【0094】したがって、入力部において、このような
小振幅のインターフェイスのH/Lレベルの基準電圧を
受ける差動増幅回路を入力バッファ回路として利用する
ことにより、小振幅信号を伝達するインターフェイス回
路を備えるシステムに対しても、この半導体回路装置を
適用することができる。
【0095】図3は、図1に示す基準電圧VHsetお
よびVLsetを生成する基準電圧発生回路の構成の一
例を示す図である。図3において、基準電圧発生回路
は、電源ノードとノードND7の間に接続されかつその
ゲートがノードND7へ接続されるPチャネルMOSト
ランジスタQ31と、ノードND7とノードND8の間
に接続される抵抗素子R31と、ノードND8と接地ノ
ードの間に接続されかつそのゲートがノードND8に接
続されるNチャネルMOSトランジスタQ33と、電源
ノードとノードND9の間に接続されかつそのゲートが
ノードND7に接続されるPチャネルMOSトランジス
タQ32と、ノードND9と接地ノードの間に接続され
る抵抗素子R32と、電源ノードとノードND11の間
に接続される抵抗素子R33と、ノードND11と接地
ノードの間に接続されかつそのゲートがノードND8に
接続されるNチャネル型MOSトランジスタQ34を含
む。
【0096】抵抗素子R32およびR33は、それらの
抵抗値が例えばレーザトリミングにより調整可能であ
る。これらの抵抗素子R32の及びR33の構成として
は、例えば単位抵抗素子を直列に接続しかつこれらの単
位抵抗素子と並列にリンク素子を接続する。このレーザ
トリミングにおいて、単位抵抗素子と並列に接続される
リンク素子をレーザなどにより選択的に溶断して、抵抗
値を調整する。
【0097】抵抗素子R31の抵抗値は、MOSトラン
ジスタQ31およびQ33のチャネル抵抗より十分大き
い値に設定される。この条件下においては、MOSトラ
ンジスタQ31およびQ33はダイオードモードで動作
し、そのしきい値電圧の絶対値の電圧降下を生じさせ
る。したがって、電流Iは、次式で表わされる。
【0098】 I=(VDD−|Vthp|−Vthn)/R31 ここで、VthpおよびVthnは、MOSトランジス
タQ31およびQ33のそれぞれのしきい値電圧を示
す。R31は、抵抗素子R31の抵抗値を示す。この電
流Iは、電源電圧VDDが一定であれば、一定の電流で
ある。
【0099】MOSトランジスタQ31およびQ32
は、カレントミラー回路を構成しており、両者のサイズ
が同じ場合には、MOSトランジスタQ32を介して電
流Iが流れる。可変抵抗素子R32の抵抗値をR32と
すると、ノードND9に生成される基準電圧VLset
は、次式で表わされる。
【0100】VLset=I・R32 また、MOSトランジスタQ33およびQ34は、カレ
ントミラー回路を構成しており、これらのMOSトラン
ジスタQ33およびQ34のサイズが同じ場合には、M
OSトランジスタQ34に電流Iが流れる。したがっ
て、ノードND11に生成される基準電圧VHset
は、次式で表わされる。
【0101】VHset=VDD−I・R33 抵抗素子R32およびR33の抵抗値を個々に調節する
ことにより、基準電圧VLsetおよびVHsetの電
圧レベルを所望の電圧レベルに設定することができる。
特に、これらの抵抗素子R32およびR33の抵抗値が
同じ場合、VLsetおよびVDD−VHsetを同じ
電圧レベルに設定することができ、VDD/2を中心と
して同一振幅を有するHレベルおよびLレベルのデータ
を伝達することができる。
【0102】また、抵抗素子R32およびR33を、そ
れぞれ、その抵抗値がプログラム可能なレーザトリマブ
ル抵抗素子で構成することにより、製造工程のプロセス
パラメータのばらつきなどにより素子特性が、変動した
場合においても、これらの基準電圧VLsetおよびV
Hsetを所望の電圧レベルに設定することができる。
たとえば、プロセスパラメータのばらつきにより、MO
SトランジスタQ31およびQ33のしきい値電圧が変
動し、また抵抗素子R31の抵抗値が変動した場合、電
流Iの電流値が変化する。この場合、抵抗素子R32お
よびR33をレーザトリミングして、その抵抗値を調整
することにより、基準電圧VLsetおよびVHset
をそれぞれ、所望の電圧レベルに設定することができ
る。
【0103】特に、これらの基準電圧VLsetおよび
VHsetは、それぞれ別々の経路を用いて発生してお
り、抵抗素子R32およびR33により、個々に基準電
圧VLsetおよびVHsetの電圧レベルを調整する
ことができ、所望の振幅の信号を高精度で実現すること
ができる。
【0104】また、これらの基準電圧VLsetおよび
VHsetは、それぞれ、図1に示す差動増幅回路5お
よび4へ与えられ、MOSトランジスタのゲートへ与え
られる。したがって、これらの基準電圧VLsetおよ
びVHsetは、図1に示すMOSトランジスタQ23
およびQ13のゲート容量を充電するだけでよく大きな
電流駆動力は要求されないため、電流Iの電流値をμA
程度にまで小さくすることができる。したがって、この
基準電圧発生回路の消費電流を十分に小さくすることが
できる。
【0105】なお、図3に示す基準電圧発生回路の生成
する電流Iは電源電圧VDDに依存している。回路構成
を簡略化して回路レイアウト面積を低減する。しかしな
がら、電源電圧に依存しない電流を生成する基準電流発
生回路が用いられてもよい。
【0106】また差動増幅回路4および5は、上述のよ
うにアナログ的にその出力信号を変化させる回路であっ
てもよく、また、それらの出力信号をHレベルとLレベ
ルとの2値でデジタル的に変化させる回路であってもよ
い。
【0107】以上のように、この発明の実施の形態1に
従えば、出力制御信号の活性化時出力ノードの電圧と基
準電圧とを比較し、その比較結果に従って出力トランジ
スタを制御しており、この出力ノードの信号/データの
振幅を、基準電圧レベルに制限することができ、電流制
限用の電源端子を新たに設けることなく高精度で所望の
振幅を有する小振幅信号を低消費電力で生成することの
できる出力回路を実現することができる。
【0108】[実施の形態2]図4は、この発明の実施
の形態2に従う半導体回路装置の構成を示す図である。
図4において、半導体回路装置は、出力制御信号DQH
の活性化時活性化され、基準電圧VHset1と出力ノ
ードND11の電圧を比較し、その比較結果に従って出
力駆動制御信号VG1を生成する比較回路11と、出力
制御信号DQHの活性化時活性化され、基準電圧VHs
et2と出力ノードND11の電圧レベルを比較し、そ
の比較結果に従って出力駆動制御信号VG3を生成する
比較回路12と、出力制御信号DQLの活性化時活性化
され、出力ノードND11の電圧と基準電圧VLset
1とを比較し、その比較結果に従って出力駆動制御信号
VG2を生成する比較回路13と、出力制御信号DQL
の活性化時活性化され、出力ノードND11の電圧と基
準電圧VLset2とを比較し、この比較結果に従って
出力駆動制御性信号VG4を生成する比較回路14と、
出力駆動制御信号VG1−VG4に従って出力ノードN
D11を駆動して出力データDQを生成する出力バッフ
ァ回路10を含む。
【0109】基準電圧VHset1は、基準電圧VHs
et2よりも低い電圧レベルであり、基準電圧VLse
t1は、基準電圧VLset2よりも高い電圧レベルで
ある。
【0110】出力バッファ回路10は、電源ノードと出
力ノードND11の間に接続されかつそのゲートに出力
駆動制御信号VG1を受けるPチャネルMOSトランジ
スタQ41と、電源ノードと出力ノードND11の間に
接続されかつそのゲートに出力駆動制御信号VG3を受
けるPチャネルMOSトランジスタQ43と、出力ノー
ドND11と接地ノードの間に接続されかつそのゲート
に出力駆動制御信号VG2を受けるNチャネルMOSト
ランジスタQ42と、出力ノードND11と接地ノード
の間に接続されかつそのゲートに出力駆動制御信号VG
4を受けるNチャネルMOSトランジスタQ44を含
む。
【0111】MOSトランジスタQ41のサイズ(チャ
ネル幅とチャネル長の比W/L)は、MOSトランジス
タQ43のサイズよりも大きくされ、またMOSトラン
ジスタQ42のサイズも、MOSトランジスタQ44の
サイズよりも大きくされる。従って、MOSトランジス
タQ41およびQ42は、それぞれ、MOSトランジス
タQ43およびQ44よりも、同一ゲート/ソース電圧
の条件下において、大きな電流供給能力を有する。
【0112】この出力バッファ回路10は、出力駆動制
御信号VG1およびVG3に従って2段階で出力ノード
ND11をプルアップし、また出力駆動制御信号VG2
およびVG4に従って2段階で出力ノードND11をプ
ルダウンする。
【0113】比較回路11は、電源ノードに結合され、
カレントミラー回路を構成するPチャネルMOSトラン
ジスタQ411およびQ412と、これらのMOSトラ
ンジスタQ411およびQ412から電流を供給されて
基準電圧VHset1と出力ノードND11の電圧を比
較する差動段を構成するNチャネルMOSトランジスタ
Q413およびQ414と、出力制御信号DQHの活性
化時導通し、MOSトランジスタQ411、Q412、
Q413、およびQ414で構成される差動増幅回路の
動作電流が流れる経路を形成するNチャネルMOSトラ
ンジスタQ415と、出力制御信号DQHの非活性化時
導通し、出力駆動制御信号VG1を電源電圧VDDレベ
ルに保持するPチャネルMOSトランジスタQ416を
含む。MOSトランジスタQ411およびQ413の接
続ノードに、出力駆動制御信号VG1が発生する。
【0114】比較回路12は、カレントミラー回路を構
成するPチャネルMOSトランジスタQ431およびQ
432と、基準電圧VHset2と出力ノードND11
の電圧を比較する差動段を構成するNチャネルMOSト
ランジスタQ433およびQ434と、出力制御信号D
QHの活性化時導通し、MOSトランジスタQ431、
Q432、Q433およびQ434に動作電流が流れる
経路を形成するNチャネルMOSトランジスタQ435
と、出力制御信号DQHの非活性化時導通し、出力駆動
制御信号VG3を電源電圧VDDレベルに保持するPチ
ャネルMOSトランジスタQ436を含む。
【0115】MOSトランジスタQ431−Q434に
より、差動増幅回路が構成され、MOSトランジスタQ
435は、導通時、この差動増幅回路の電流源トランジ
スタとして機能する。出力駆動制御信号VG3は、MO
SトランジスタQ431およびQ433の接続ノードか
ら取出される。
【0116】比較回路13は、基準電圧VLset1と
出力ノードND11の電圧を比較する差動段を構成する
PチャネルMOSトランジスタQ423およびQ424
と、これらのMOSトランジスタQ423およびQ42
4に、同じ大きさの電流を流すカレントミラー回路を構
成するNチャネル型MOSトランジスタQ421および
Q422と、出力制御信号DQLを受けるインバータ6
から出力される補の出力制御信号/DQLの活性化時導
通し、MOSトランジスタQ423およびQ424へ電
源電圧VDDを供給するPチャネルMOSトランジスタ
Q425と、補の出力制御信号/DQLの非活性化時導
通し、出力制御信号VG2を接地電圧レベルに保持する
Nチャネル型MOSトランジスタQ426を含む。
【0117】MOSトランジスタQ423およびQ42
1の間の接続ノードに、出力駆動制御信号VG2が発生
する。MOSトランジスタQ421−Q424により差
動増幅回路が構成され、MOSトランジスタQ425
が、導通時、この差動増幅回路の電流源トランジスタと
して機能する。
【0118】MOSトランジスタQ422がカレントミ
ラー回路のマスタ段を構成する。MOSトランジスタQ
423およびQ424のバックゲートが電源ノードに結
合される。
【0119】比較回路14は、接地ノードに結合され
て、カレントミラー回路を構成するNチャネルMOSト
ランジスタQ441およびQ442と、これらのMOS
トランジスタQ441およびQ442により電流を駆動
され、基準電圧VLset2および出力ノードND11
の電圧を比較する差動段を構成するPチャネルMOSト
ランジスタQ443およびQ444と、補の出力制御信
号/DQLの活性化時導通し、これらのMOSトランジ
スタQ443およびQ444へ電源電圧VDDを伝達す
るPチャネルMOSトランジスタQ445と、補の出力
制御信号/DQLの非活性化時導通し、出力駆動制御信
号VG4を接地電圧レベルに保持するNチャネルMOS
トランジスタQ446を含む。出力駆動制御信号VG4
は、MOSトランジスタQ443およびQ441の接続
ノードに発生する。
【0120】MOSトランジスタQ442が、カレント
ミラー回路のマスタ段を構成する。MOSトランジスタ
Q443およびQ444のバックゲートが電源ノードに
接続される。
【0121】比較回路11および12は、活性化時、基
準電圧VHset1およびVHset2よりも出力ノー
ドND11の電圧レベルが低い場合には、出力駆動制御
信号VG1およびVG3をローレベルに設定する。一
方、出力ノードND11の電圧レベルが基準電圧VHs
et1およびVHset2よりも高い場合には、これら
の比較回路11および12は、出力駆動制御信号VG1
およびVG3をHレベルに設定する。出力ノードND1
1の電圧が基準電圧VHset1およびVHset2の
間のときには、出力駆動制御信号VG1およびVG2
は、それぞれHレベルおよびLレベルとなる。
【0122】したがって、出力バッファ回路10におい
て、MOSトランジスタQ41は、出力ノードND11
を、基準電圧VHset1の電圧レベルにまで駆動し、
一方、MOSトランジスタQ43は、出力ノードND1
1を、基準電圧VHset2の電圧レベルにまで駆動す
る。MOSトランジスタQ41のサイズは、MOSトラ
ンジスタQ43のサイズよりも大きいため、高速で、出
力データDQのプルアップ時、ノードND11を基準電
圧VHset1の電圧レベルにまで駆動し、その後、M
OSトランジスタQ43により、基準電圧VHset2
の電圧レベルにまで駆動する。これにより、高速動作時
におけるオーバーシュートの発生を防止する。
【0123】比較回路13は、出力ノードND11の電
圧が基準電圧VLset1よりも高い場合には、その出
力駆動制御信号VG2をハイレベルに設定し、一方、出
力ノードND11の電圧が、基準電圧VLset1より
も低い場合には、その出力駆動制御信号VG2をLレベ
ルに設定する。
【0124】比較回路14は、出力ノードND11の電
圧が、基準電圧VLset2よりも高い場合には、出力
駆動制御信号VG4をハイレベルに設定し、一方、出力
ノードND11の電圧が基準電圧VLset2よりも低
い場合には、出力駆動制御信号VG4をLレベルに設定
する。
【0125】したがって、この出力バッファ回路10に
おいて、出力ノードND11のプルダウン時において、
MOSトランジスタQ42が出力ノードND11を基準
電圧VLset1の電圧レベルまで駆動し、またMOS
トランジスタQ44が、出力ノードND11を、基準電
圧VLset2の電圧レベルまで駆動する。MOSトラ
ンジスタQ42のサイズは、MOSトランジスタQ44
のサイズよりも大きく設定されており、出力ノードND
11のプルダウン時においては、出力ノードND11
は、高速で基準電圧VLset1の電圧レベルまで駆動
され、その後、MOSトランジスタQ44により、緩や
かに、基準電圧VLset2の電圧レベルまで駆動され
る。これにより、高速動作時における出力データDQの
アンダーシュートの発生を抑制する。
【0126】この半導体回路装置の動作速度がさらに高
速化された場合、比較回路および出力ドライブ回路で構
成されるフィードバック経路の応答の遅れが生じること
が考えられる。このような応答の遅れが生じた場合、図
5(A)に示すように、出力データDQが、基準電圧V
HsetまたはVLsetを超えた後に、出力ドライブ
トランジスタがオフ状態となる。高速で、出力ノードが
ドライブされるため、リンギングが生じ、データが安定
化するまでに時間を要し、高速のデータ転送を行なうこ
とができなくなることが考えられる。また、出力データ
がオーバドライブされた場合、高速転送時において出力
データの電位の偏りが生じることが考えられる。
【0127】しかしながら、図4に示すように、出力デ
ータDQのプルアップ時においては、サイズが大きく応
じて電流駆動力の大きなMOSトランジスタQ41およ
び電流駆動力の小さなMOSトランジスタQ43より出
力ノードND11を駆動し、この出力ノードND11の
電圧レベルが、基準電圧VHset1を超えると、電流
駆動能力の大きなMOSトランジスタQ41をオフ状態
として、電流駆動能力の小さなMOSトランジスタQ4
3で緩やかに出力ノードND11を基準電圧VHset
2の電圧レベルまで駆動する。このような2段階駆動に
より、オーバーシュートを生じることなく、確実に、出
力データDQのHレベルを、基準電圧VHset2の電
圧レベルに制限することができる。
【0128】この場合、比較回路11および出力ドライ
ブトランジスタQ41において応答の遅れが生じた場合
でも、この出力ノードND11の電圧レベルは、基準電
圧VHset2の電圧レベルまで上昇しておらず、この
出力ノードND11の電圧レベルが、基準電圧VHse
t2の電圧レベルに到達するまでに、比較回路11の出
力する出力駆動制御信号VG1に従って電流駆動能力の
大きなMOSトランジスタQ41をオフ状態とすること
ができる。この後、電流駆動能力の小さなMOSトラン
ジスタQ43で、緩やかに、出力ノードND11を駆動
する。この場合、出力ノードND11の電圧変化は緩や
かであり、比較回路12およびMOSトランジスタQ4
3のフィードバック経路における応答の遅れは生じず、
確実に、出力データDQのハイレベルを、基準電圧VH
set2の電圧レベルに設定することができる。
【0129】また、出力データDQのプルダウン時にお
いては、サイズが大きく応じて電流駆動能力の大きなM
OSトランジスタQ42および電流駆動能力の小さなM
OSトランジスタQ44を用いて出力ノードND11を
高速で放電し、この出力ノードND11の電圧レベル
が、基準電圧VLset1に到達したときに、比較回路
13の出力する出力駆動制御信号VG2に従って電流駆
動能力の大きな(サイズの大きな)MOSトランジスタ
Q42をオフ状態とする。この後、出力ノードND11
を、電流駆動能力の小さなMOSトランジスタQ44で
基準電圧VLset2の電圧レベルまで駆動する。
【0130】この出力データDQのプルダウン時におい
ても、比較回路13およびMOSトランジスタQ42に
おいて高速駆動時に応答の遅れが生じても、その出力ノ
ードND11の電圧レベルは、基準電圧VLset2に
まで到達しておらず、比較回路13およびMOSトラン
ジスタQ42のフィードバック経路の応答遅れが生じて
も、この出力ノードND11の電圧レベルが、基準電圧
VLset2に到達するまでに、出力駆動制御信号VG
2が接地電圧レベルとなり、MOSトランジスタQ42
をオフ状態とすることができる。
【0131】この後、電流駆動能力の小さなMOSトラ
ンジスタQ44を用いて緩やかに、この出力ノードND
11を基準電圧VLset2の電圧レベルまで駆動す
る。この基準電圧VLset2への出力ノードND11
のプルダウン時においては、電圧変化は緩やかであり、
応答の遅れは生じず、確実に、このノードND11の電
圧レベルは基準電圧VLset2に到達したときに、出
力駆動制御信号VG4に従ってMOSトランジスタQ4
4をオフ状態とすることができて出力データDQのLレ
ベルを、基準電圧VLset2の電圧レベルに制限する
ことができる。
【0132】したがって、この出力ノード駆動時におい
て、サイズが大きく電流駆動能力の大きなMOSトラン
ジスタをオン状態として出力ノードND11を高速で駆
動し、その後、電流駆動能力の小さなMOSトランジス
タにより、緩やかに出力ノードを駆動することにより、
高速データ転送時においても、この出力ノードND11
のオーバースイングが生じず、正確に、所望の電圧レベ
ルに振幅制限された出力データを高速で転送することが
できる。
【0133】なお、比較回路11−14は、それらの出
力信号を対応の基準電圧と出力ノードの電圧の差に応じ
てアナログ的に変化させる回路であってもよく、また、
対応の基準電圧と出力ノードの電圧の差に従って出力信
号をデジタル的に2値駆動する動作をする回路であって
もよい。
【0134】図6は、図4に示す複数種類の基準電圧を
発生する基準電圧発生回路の構成の一例を示す図であ
る。図6において、基準電圧発生回路は、電源ノードと
ノードND20の間に接続されかつそのゲートがノード
ND20に接続されるPチャネルMOSトランジスタQ
61と、ノードND20とノードND21の間に接続さ
れる抵抗素子R61と、ノードND21と接地ノードの
間に接続されかつそのゲートがノードND21に接続さ
れるNチャネルMOSトランジスタQ63とを含む。M
OSトランジスタQ61およびQ63と抵抗素子R61
は、先の図3に示す構成と同様、定電流回路を構成し、
次式で示される電流Iを生成する。
【0135】 I=(VDD−|Vthp|−Vthn)/R61 ここで、VthpおよびVthnは、それぞれMOSト
ランジスタQ61およびQ63のしきい値電圧を示す。
R61は、抵抗素子R61の抵抗値を示す。また、電源
電圧VDDが一定であれば、この電流Iは定電流とな
る。
【0136】基準電圧発生回路は、さらに、電源ノード
とノードND22の間に接続されかつそのゲートがND
20に接続されるPチャネルMOSトランジスタQ62
と、ノードND22と接地ノードの間に直列に接続され
る抵抗素子R62およびR63を含む。ノードND22
に基準電圧VLset1が発生し、抵抗素子R62およ
びR63の間のノードND23に、基準電圧VLset
2が発生する。
【0137】基準電圧発生回路は、さらに、電源ノード
とノードND25の間に直列に接続される抵抗素子R6
4およびR65と、ノードND25と接地ノードの間に
接続されかつそのゲートがノードND21に接続される
NチャネルMOSトランジスタQ64を含む。抵抗素子
R64およびR65の間のノードND24に基準電圧V
Hset2が発生し、ノードND25に、基準電圧VH
set1が発生する。
【0138】MOSトランジスタQ62は、MOSトラ
ンジスタQ61とカレントミラー回路を構成し、両者が
同じサイズであれば、MOSトランジスタQ62には、
電流Iが流れる。同様、MOSトランジスタQ64は、
MOSトランジスタQ63とカレントミラー回路を構成
し、このMOSトランジスタQ64には、MOSトラン
ジスタQ63を介して流れる電流と同じ大きさの電流I
が流れる(両者は同じサイズのため)。したがって、こ
れらの基準電圧VLset1、VLset2、VHse
t1、およびVHset2は、それぞれ次式で表わされ
る電圧レベルとなる。
【0139】 VLset1=I・(R62+R63)、 VLset2=I・R63、 VHset1=VDD−I・(R64+R65)、 VHset2=VDD−I・R64 したがって、これらの抵抗素子R62−R65を、リン
ク素子などにより、その抵抗値がレーザにより調整可能
なレーザトリマブル抵抗素子で構成することにより、製
造工程のパラメータのばらつきによる素子パラメータの
バラツキに対しても、正確に所望の電圧レベルの基準電
圧を生成することができる。
【0140】この図6に示す基準電圧発生回路の構成に
おいても、基準電圧VHset1、VHset2、VL
set1およびVLset2は、それぞれ比較回路1
1、12、13および14の差動段のMOSトランジス
タQ413、Q433、Q423、およびQ443のゲ
ートへ与えられており、それらのゲート容量は小さいた
め、電流Iは、先の実施の形態1の場合と同様数μA程
度の微小電流であり、生成される基準電圧の数が増大し
ても、この基準電圧発生回路における消費電流の増大は
十分に抑制することができ、プルアップ用およびプルダ
ウン用それぞれに対し複数レベルの基準電圧を安定に生
成することができる。
【0141】また、これらのプルアップ用の基準電圧V
Hset1およびVHset2とプルダウン用の基準電
圧VLset1およびVLset2を別々の経路により
生成しているため、これらのプルダウン用の基準電圧V
Lset1およびVLset2とプルアップ用の基準電
圧VHset1およびVHset2の電圧レベルをそれ
ぞれ互いに独立に調整することができ、しきい値電圧お
よび抵抗値などの素子パラメータの変動時においても、
この基準電圧の電圧レベルを個々に最適値に設定するこ
とができ、電圧レベルが高精度に設定された小振幅のデ
ータを高速で転送することができる。
【0142】また振幅制限に加えて、出力データの変化
速度を変更することができ、出力データのスルーレート
を最適化することができる。
【0143】図7は、出力制御信号DQHおよびDQL
を生成する部分の構成の一例を示す図である。図7にお
いて、内部データDを受けるインバータ20と、出力活
性化タイミング信号OEMと内部データDを受け、出力
制御信号DQHを生成するAND回路21と、出力活性
化タイミング信号OEMとインバータ20からの補の内
部データ/Dを受けて出力制御信号DQLを生成するA
ND回路22を含む。
【0144】この図7に示す構成において出力活性化タ
イミング信号OEMがLレベルのときには、出力制御信
号DQHおよびDQLはともにLレベルである。したが
って、この状態においては、先の出力バッファ回路1ま
たは10は、出力ハイインピーダンス状態となる。
【0145】出力活性化タイミング信号OEMがHレベ
ルとなると、出力制御信号DQHおよびDQLが、この
内部データDに従って生成される。
【0146】したがって、この内部データDを出力活性
化タイミング信号OEMに従って出力するたとえば半導
体記憶装置のデータ出力回路において、本実施の形態1
または2の出力回路を利用することにより、高速かつ安
定に内部読出データを転送することができる。
【0147】内部読出データDは、相補データDおよび
/Dが、内部の、たとえば、プリアンプから並列に転送
されてもよい。
【0148】図8は、出力制御信号を発生する部分の他
の構成を概略的に示す図である。図8に示す構成におい
ては、クロック信号CLKに同期して内部データDを転
送する転送回路23より、出力制御信号DQHおよびD
QLが生成される。すなわち、転送回路23は、ラッチ
回路でたとえば構成されており、クロック信号CLKの
立上がりエッジまたは立下がりエッジに同期して、内部
データを転送して相補データDおよび/Dを生成する。
これらの相補内部データDおよび/Dを、それぞれ、出
力制御信号DQHおよびDQLとして利用する。
【0149】この図8に示すような転送回路23によ
り、出力制御信号DQHおよびDQLが、内部データD
および/Dに従って生成されるたとえばロジックのよう
な回路装置において、本実施の形態1または2に示す出
力回路を利用することにより、高速かつ安定にデータを
転送することができる。
【0150】この図8に示す構成においても、転送回路
23へは、相補データDおよび/Dが与えられてもよ
い。
【0151】したがって、本発明の半導体回路装置を、
半導体記憶装置のデータ出力回路および一般のロジック
回路のデータ出力回路部分に用いることができる。ま
た、このデータに代えて、制御信号などの2値信号を出
力する回路部分に、本発明に従う半導体回路装置が用い
られてもよい。
【0152】また、図4に示す半導体回路装置において
は、出力ノードのプルアップ/プルダウンにおいては2
段階動作が行なわれている。しかしながら、この場合、
さらに複数段階にわたって出力ノードがプルアップ/プ
ルダウンされてもよい。この場合、個々の出力ドライブ
トランジスタのサイズを特に異ならせる必要はなく、複
数の出力トランジスタによる出力ノードのプルアップ/
プルダウン、また最終的に1つの出力トランジスタによ
る出力ノードのプルアップ/プルダウンを行なうことが
でき、出力ノードのオーバースイングを確実に抑制する
ことができる。
【0153】
【発明の効果】以上のように、この発明に従えば、出力
ノードの電圧と基準電圧とを比較し、その比較結果に従
って出力ドライブトランジスタを制御しており、正確
に、追加の電源端子を設けることなく出力信号の振幅を
高精度で制限して、小振幅信号を高速でかつ安定に転送
することができる。
【0154】すなわち、第1の電源ノードと出力ノード
の間に結合される第1の出力トランジスタを流れる電流
量を、この出力ノードの電圧を第1の基準電圧との比較
結果に従って制御することにより、出力ノードの電圧が
基準電圧レベルに到達したときに、この出力トランジス
タをオフ状態とすることができ、正確に、出力ノードの
電圧を、基準電圧レベルに設定することができ、正確
に、所望の電圧レベルに、出力信号の振幅を制限するこ
とができる。
【0155】また、この第1の出力トランジスタと並列
に第2の出力トランジスタを設け、この第2の出力トラ
ンジスタを、第2の基準電圧と出力電圧との比較結果に
従って、その流れる電流を制御することにより、高速
で、出力ノードのオーバースイングを生じさせることな
く所望の電圧レベルまで出力ノードの電圧レベルを駆動
することができる。
【0156】また、これらの第1および第2の出力トラ
ンジスタの電流駆動能力を異ならせることにより、高速
動作時において高速で出力ノードを駆動した後、緩やか
に、出力ノードを駆動することができ、応答速度が遅い
場合においても、この出力ノードのオーバースイングす
るのを確実に防止することができる。
【0157】また、この出力ノードの電圧と基準電圧と
の比較を差動増幅回路を用いて行なうことにより、正確
に、この出力ノードと基準電圧との差に応じて出力トラ
ンジスタを介して流れる電流量を調整することができ
る。
【0158】また、第2の電源ノードと出力ノードの間
に第2の出力トランジスタを設け、この第2の出力トラ
ンジスタを介して流れる電流量を、第2の基準電圧と出
力ノードの電圧との比較結果に応じて制御することによ
り、出力ノードの信号/データのプルアップおよびプル
ダウン時いずれにおいても、正確に、振幅制限を行なう
ことができる。
【0159】また、第2の基準電圧と第1の基準電圧と
の電圧レベルを独立に設定することにより、製造プロセ
スにおけるパラメータのばらつきが生じても、個々に、
基準電圧の電圧レベルを調整することができ、正確に振
幅制限電圧レベルを設定することができる。
【0160】また、第2の出力制御回路を差動増幅回路
で構成することにより、正確に出力ノードの電圧レベル
に応じて第2の出力トランジスタのゲート電位を制御す
ることができ、正確に振幅制限をすることができる。
【0161】また、この第2の出力トランジスタと並列
に第3の出力トランジスタを設け、この第3の出力トラ
ンジスタを出力ノードの電圧と第3の基準電圧との比較
結果において調整することにより、出力ノードのプルア
ップ/プルダウン時いずれにおいても、高速で出力ノー
ドのオーバースイングを生じさせることなく、振幅制限
された信号/データを出力することができる。
【0162】また、この第2および第3の出力トランジ
スタのサイズを異ならせることにより、高速駆動時にお
いても、高速で出力ノードを駆動しかつその後緩やかに
出力ノードを駆動することができ、高速動作時におい
て、この比較回路の応答が遅れる場合においても、出力
ノードのオーバースイングを生じさせることなく、正確
に振幅制限された信号/データを出力することができ
る。
【0163】また、比較回路を用いて基準電圧と出力ノ
ードの電圧を比較することにより、正確に出力ノードの
電圧と基準電圧との差に応じて出力トランジスタの駆動
電流量を調整することができる。
【0164】また、第1の電源ノードと出力ノードの間
に並列に複数のプルアップトランジスタを設け、これら
のプルアップトランジスタそれぞれに対応して互いに電
圧レベルの異なるプルアップ基準電圧を生成し、またこ
れらのプルアップトランジスタそれぞれに対応してプル
アップ制御回路を設け、このプルアップ制御回路によ
り、出力ノードの電圧と対応のプルアップ基準電圧との
比較結果に従って対応のプルアップトランジスタの駆動
電流量を調整し、かつ出力ノードと第2の電源ノードの
間に並列にプルダウントランジスタを設け、これらのプ
ルダウントランジスタそれぞれに対応して互いに電圧レ
ベルの異なるプルダウン基準電圧を生成し、これらのプ
ルダウン基準電圧と出力ノードの電圧をそれぞれ比較
し、その比較結果に従って対応のプルダウントランジス
タの駆動電流量を調整することにより、プルアップ時お
よびプルダウン時いずれにおいても高速で出力ノードの
電圧のオーバースイングを生じさせることなく、出力ノ
ードの電圧を追加の電源を用いることなく、正確に所望
の電圧レベルに振幅制限することができる。
【0165】また、複数のプルアップトランジスタの電
流駆動能力をそれぞれ互いに異ならせることにより、確
実に、高速で出力ノードをオーバースイングを生じさせ
ることなくプルアップすることができる。
【0166】また、プルダウントランジスタの駆動電流
量を異ならせることにより、出力ノードを、高速でオー
バースイングを生じさせることなく所望の電圧レベルに
までプルダウンさせることができる。
【0167】また、これらのプルダウン基準電圧および
プルアップ基準電圧をそれぞれ個々に電圧レベルを設定
することにより、製造パラメータのバラツキによる素子
パラメータの変動時においても、個々に、プルアップ基
準電圧レベルおよびプルダウン基準電圧レベルを調整す
ることができ、正確に所望の電圧レベルに振幅制限電圧
を設定することができる。
【0168】また、出力ノードの電位変化速度を調整す
ることができ、出力信号/データのスルーレートを最適
化することができる。
【0169】また、これらのプルアップ制御回路および
プルダウン制御回路をそれぞれ、差動増幅回路で構成す
ることにより、出力ノードの電圧と対応の基準電圧との
差に応じて高速で対応のプルアップ/プルダウントラン
ジスタを駆動することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う半導体回路装
置の構成を示す図である。
【図2】 図1に示す半導体回路装置の動作を示す信号
波形図である。
【図3】 図1に示す基準電圧を発生する回路の構成の
一例を示す図である。
【図4】 この発明の実施の形態2に従う半導体回路装
置の構成を示す図である。
【図5】 (A)は、高速動作時の応答遅れの出力信号
波形を示し、(B)は、図4に示す出力回路の動作を示
す信号波形図である。
【図6】 図4に示す基準電圧を発生する回路の構成の
一例を示す図である。
【図7】 図1および図4に示す出力制御信号を発生す
る部分の構成の一例を示す図である。
【図8】 図1および図4に示す出力制御信号を発生す
る他の構成を概略的に示す図である。
【図9】 従来の出力回路の構成の一例を示す図であ
る。
【図10】 図9に示す出力回路において動作周波数が
異なると出力信号振幅が変化する様子を示す図である。
【図11】 図9に示す半導体回路装置の高速動作時の
出力信号波形を示す図である。
【図12】 従来の半導体回路装置の全体の構成の一例
を示す図である。
【図13】 従来の振幅制限機能付き出力回路の構成の
一例を示す図である。
【図14】 従来の振幅制限機能付き出力回路の他の構
成を示す図である。
【符号の説明】
1 出力バッファ回路、2,3 比較回路、4,5 差
動増幅回路、Q1 PチャネルMOSトランジスタ、Q
2 NチャネルMOSトランジスタ、Q32−Q34
MOSトランジスタ、R31−R33 抵抗素子、10
出力バッファ回路、11,12,13,14 比較回
路、Q41−Q43 MOSトランジスタ、Q411−
Q416,Q431−Q436,Q441−Q446,
Q421−Q426 MOSトランジスタ、Q61−Q
64 MOSトランジスタ、R61−R65 抵抗素
子。

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 第1の電源ノードと出力ノードとの間に
    結合される第1の出力トランジスタ、および第1の出力
    制御信号に応答して活性化され、前記出力ノードの電圧
    を第1の基準電圧と比較し、該比較結果に従って前記第
    1の出力トランジスタを介して流れる電流量を制御する
    第1の出力制御回路を備える、半導体回路装置。
  2. 【請求項2】 前記第1の出力制御回路は、前記出力ノ
    ードの電圧と前記第1の基準電圧とを差動増幅し、該差
    動増幅結果を示す信号を前記第1の出力トランジスタの
    制御電極へ印加する差動増幅回路を備える、請求項1記
    載の半導体回路装置。
  3. 【請求項3】 前記第1の電源ノードと前記出力ノード
    との間に結合される第2の出力トランジスタと、 前記第1の出力制御信号に応答して活性化され、前記第
    1の基準電圧と異なる電圧レベルの第2の基準電圧と前
    記出力ノードの電圧とを比較し、該比較結果に従って前
    記第2の出力トランジスタを介して流れる電流量を制御
    する第2の出力制御回路をさらに備える、請求項1記載
    の半導体回路装置。
  4. 【請求項4】 前記第2の出力トランジスタは、前記第
    1の出力トランジスタと同一制御電極電圧条件下におけ
    る電流駆動能力が異なる、請求項3記載の半導体回路装
    置。
  5. 【請求項5】 前記第2の出力制御回路は、前記出力ノ
    ードの電圧と前記第2の基準電圧とを差動増幅し、その
    出力信号を前記第2の出力トランジスタの制御電極ノー
    ドへ印加する差動増幅回路を備える、請求項3記載の半
    導体回路装置。
  6. 【請求項6】 第2の電源ノードと前記出力ノードの間
    に結合される第2の出力トランジスタと、 第2の出力制御信号に応答して活性化され、前記出力ノ
    ードの電圧を第2の基準電圧と比較し、該比較結果に従
    って前記第2の出力トランジスタの駆動電流量を制御す
    る第2の出力制御回路をさらに備える、請求項1記載の
    半導体回路装置。
  7. 【請求項7】 前記第2の基準電圧と前記第1の基準電
    圧の電圧レベルとは、互いに個別に設定される、請求項
    6記載の半導体回路装置。
  8. 【請求項8】 前記第2の出力制御回路は、前記出力ノ
    ードの電圧と前記第2の基準電圧とを差動増幅し、その
    出力信号を前記第2の出力トランジスタの制御電極ノー
    ドに印加する差動増幅回路を備える、請求項6記載の半
    導体回路装置。
  9. 【請求項9】 前記第2の電源ノードと前記出力ノード
    の間に結合される第3の出力トランジスタと、 前記第2の出力制御信号に応答して活性化され、前記出
    力ノードの電圧を前記第2の基準電圧と異なる電圧レベ
    ルの第3の基準電圧と比較し、該比較結果に従って前記
    第3の出力トランジスタの駆動電流量を制御する第3の
    出力制御回路をさらに備える、請求項6記載の半導体回
    路装置。
  10. 【請求項10】 前記第2の出力トランジスタと前記第
    3の出力トランジスタとはサイズが異なる、請求項9記
    載の半導体回路装置。
  11. 【請求項11】 前記第3の出力制御回路は、前記出力
    ノードの電圧と前記第3の基準電圧とを差動増幅し、そ
    の出力信号を前記第3の出力トランジスタの制御電極ノ
    ードへ与える差動増幅回路を備える、請求項9記載の半
    導体回路装置。
  12. 【請求項12】 第1の電源ノードと出力ノードとの間
    に並列に接続される複数のプルアップトランジスタ、 前記複数のプルアップトランジスタに対応してかつ各々
    が互いに電圧レベルの異なる複数のプルアップ基準電圧
    を生成する第1の基準電圧発生回路、 前記複数のプルアップトランジスタに対応して配置さ
    れ、第1の出力制御信号に応答して活性化され、前記第
    1の基準電圧発生回路からの対応のプルアップ基準電圧
    と前記出力ノードの電圧とを比較し、該比較結果に従っ
    て対応のプルアップトランジスタの制御電極電位を調整
    する複数のプルアップ制御回路、 第2の電源ノードと前記出力ノードとの間に並列に接続
    される複数のプルダウントランジスタ、 前記複数のプルダウントランジスタに対応しかつ互いに
    電圧レベルの異なる複数のプルダウン基準電圧を生成す
    る第2の基準電圧発生回路、および前記複数のプルダウ
    ントランジスタに対応して配置され、第2の出力制御信
    号に応答して活性化され、各々が対応のプルダウン基準
    電圧と前記出力ノードの電圧とを比較し、該比較結果に
    従って対応プルダウントランジスタの制御電極電位を制
    御する複数のプルダウン制御回路を備える、半導体回路
    装置。
  13. 【請求項13】 前記複数のプルアップトランジスタの
    同一制御電極電圧条件下における電流駆動力は互いに異
    なる、請求項12記載の半導体回路装置。
  14. 【請求項14】 前記複数のプルダウントランジスタの
    同一制御電極電圧条件下での電流駆動力は互いに異な
    る、請求項12記載の半導体回路装置。
  15. 【請求項15】 前記第1の基準電圧発生回路と前記第
    2の基準電圧発生回路とは、互いに独立に前記複数のプ
    ルアップ基準電圧と前記複数のプルダウン基準電圧の電
    圧レベルを設定する、請求項12記載の半導体回路装
    置。
  16. 【請求項16】 前記複数のプルアップ制御回路および
    前記複数のプルダウン制御回路の各々は、対応の基準電
    圧と前記出力ノードの電圧を差動増幅し、その出力信号
    を対応のトランジスタの制御電極へ伝達する差動増幅回
    路を備える、請求項12記載の半導体回路装置。
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