JP2013128269A - 信号入力回路／チップ - Google Patents

Abstract

【課題】信号入力回路および方法およびチップを提供すること。
【解決手段】信号入力回路は、制御信号を受信するように構成された制御信号入力端子と、それぞれが対応する共通信号を受信するように構成された少なくとも1つの共通信号入力端子と、それぞれが対応する第1の信号を出力するように構成された少なくとも1つの第1の信号出力端子と、それぞれが、前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第1の信号として出力するように構成された少なくとも1つの第1の信号ユニットと、それぞれが対応する第2の信号を出力するように構成された少なくとも1つの第2の信号出力端子と、それぞれが前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第2の信号として出力するように構成された少なくとも1つの第2の信号ユニットとを含む。
【選択図】図２

Description

本開示は一般に集積回路(IC)チップの分野に関し、具体的には本開示は、信号を入力する方法および回路、ならびに信号入力回路を有するチップに関する。

関連出願
本出願は、参照によりその全体が本明細書に組み込まれている、2011年10月26日に中国国家知識産権局(SIPO)に出願した特許出願第201110335065.8号の優先権を主張するものである。

集積回路(IC)チップ(本明細書の以下ではチップ)では、電源信号、動作モード信号、および機能信号などの様々な信号は、チップのピンを通してチップ内に集積化された信号入力回路に入力され、信号入力回路を通して対応する信号処理ユニットに送出される。チップが複数の動作モードを行う場合は、複数の動作モード信号を必要とし、チップはこれらの複数の動作モード信号を組み合わせることによって様々な動作モードを行う。

従来型のチップでは各動作モード信号は、個別の動作モードピンを通して入力され、すなわち各動作モード信号がピンを必要とする。図１は従来型の信号入力回路のブロック図を示す。図１に示されるように信号入力回路100は、複数の動作モード信号ユニット111から11Jと、複数の機能信号ユニット121から12Kとを含み、ただしJおよびKは正の整数を表す。言い換えれば信号入力回路100は、少なくとも1つの動作モード信号ユニットと、少なくとも1つの機能信号ユニットとを含む。動作モード信号ユニット111から11Jの各入力端子は、入力動作モード信号を受信するための信号入力回路100の動作モード信号入力端子として使用される。動作モード信号ユニット111から11Jの入力端子は、それぞれチップの複数の動作モード信号ピンWorkmode_pin［1］からWorkmode_pin［J］に接続される。動作モード信号ユニット111から11Jの出力端子は、動作モード信号Workmode_sig［1］からWorkmode_sig［J］を出力し、これらはそれぞれチップの動作モード信号ピンWorkmode_pin［1］からWorkmode_pin［J］より受信される。機能信号ユニット121から12Kの入力端子は、信号入力回路100の機能信号入力端子として使用され、それぞれチップの複数の機能信号ピンFunction_pin［1］からFunction_pin［K］に接続される。機能信号ユニット121から12Kの出力端子は、機能信号Function_sig［1］からFunction_sig［K］を出力し、これらはそれぞれ機能信号ピンFunction_pin［1］からFunction_pin［K］より受信される。通常は信号ユニットはフリップフロップによって実装される。図１に示されるように各動作モード信号ユニットおよび各機能信号ユニットは、共にフリップフロップを含む。

動作時にはチップがある動作モードで動作している間は、チップの動作モードは変化されず、これは動作モード信号はチップが電源オンされているときにのみチップの動作モードを決定するために使用され、その後は動作モード信号は変化されないことを意味する。しかしチップの動作モード信号ピンからの信号は何らかの理由により変化する場合があり、変化した動作モード信号は、動作モード信号ユニット内のフリップフロップを通して出力され得る。それによりチップの動作モードは変化することになる。この状況は、チップが1つの動作モードで動作しているときは期待されるべきではない。さらに図１に示される従来型の信号入力回路を使用することにより、チップの各動作モード信号がピンを必要とする。したがって特にチップが十分なピンを含んでいない場合には、ピンが効率的に使用されない。

本明細書で述べられる実施形態は、信号を入力するための方法、回路、およびチップに関する。

一実施形態では信号入力回路が開示される。信号入力回路は、制御信号を受信するように構成された制御信号入力端子と、それぞれが対応する共通信号を受信するように構成された少なくとも1つの共通信号入力端子と、それぞれが対応する第1の信号を出力するように構成された少なくとも1つの第1の信号出力端子と、少なくとも1つの第1の信号ユニットであって、前記少なくとも1つの第1の信号ユニットのそれぞれの入力端子は前記少なくとも1つの共通信号入力端子に接続され、前記第1の信号ユニットのそれぞれの出力端子は前記少なくとも1つの第1の信号出力端子に接続され、前記第1の信号ユニットは、前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第1の信号として出力するように構成されたラッチユニットを含む、少なくとも1つの第1の信号ユニットと、それぞれが対応する第2の信号を出力するように構成された少なくとも1つの第2の信号出力端子と、それぞれが前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第2の信号として出力するように構成された少なくとも1つの第2の信号ユニットとを含み、前記少なくとも1つの第2の信号ユニットの入力端子は前記少なくとも1つの共通信号入力端子に接続され、前記少なくとも1つの第2の信号ユニットのそれぞれの出力端子は前記少なくとも1つの第2の信号端子に接続され、各第2の信号ユニットは、対応する共通信号を受信し、前記対応する共通信号を前記制御信号に基づいて第2の信号として出力するように構成される。

他の実施形態では、複数の信号を入力する方法が開示される。方法は、第2の信号ユニットをリセットまたはセットするため、および対応する共通信号入力端子から共通信号を受信し前記共通信号を第1の信号として出力するように第1の信号ユニット内のラッチユニットをイネーブルするために、第1の電圧レベルを有する制御信号を入力するステップであって、前記ラッチユニットおよび前記第2の信号ユニットは前記対応する共通信号入力端子に接続される、ステップと、前記ラッチユニットを以前に受信した対応する共通信号にラッチし、前記第2の信号ユニットを、前記対応する共通信号入力端子から前記対応する共通信号を受信し、前記対応する共通信号を第2の信号として出力するようにイネーブルするために、前記第1の電圧レベルとは反対の第2の電圧レベルを有する前記制御信号を入力するステップとを含む。

さらに他の実施形態では、信号入力回路を有するチップが開示される。チップは、制御信号を入力するように構成された制御信号ピンと、対応する共通信号を入力するように構成された少なくとも1つの共通信号ピンと、前記制御信号を受信し、前記対応する共通信号を受信し、前記対応する前記共通信号を制御信号の制御下で第1の信号と第2の信号の少なくとも1つとして出力するように構成された信号入力回路とを含み、前記信号入力回路の制御信号入力端子は前記制御信号ピンに接続され、前記少なくとも1つの共通ピンは前記信号入力回路の対応する共通信号入力端子に接続される。

他の利点および新規な特徴の一部は以下の説明で述べられ、一部は当業者には以下および添付の図面を考察することにより明らかとなり、または開示された実施形態の製造または動作によって理解することができる。本実施形態の利点は以下で述べる詳細な説明で述べる方法、手段、および組み合わせの様々な態様の実施または使用により実現および達成することができる。

特許請求された主題の実施形態の特徴および利点は、以下の詳細な説明が進むに従い、および同じ番号は同じ部分を示す図面を参照することにより明らかになるであろう。これらの例示的実施形態は、図面を参照して詳しく述べられる。これらの実施形態は非限定的な例示的実施形態であり、図面のいくつかの図を通して同じ参照番号は同様な構造を表す。

チップの従来型の信号入力回路を示すブロック図である。 本開示の一実施形態による信号入力回路の一実施例を示すブロック図である。 本開示の一実施形態による、図２に示されるような信号入力回路の一実施例を示す詳細ブロック図である。 本開示の一実施形態による信号入力回路に関連する信号のタイミング図である。 本開示の一実施形態による信号入力回路の他の実施例を示すブロック図である。 本開示の一実施形態による、図５に示されるような信号入力回路の一実施例を示す詳細ブロック図である。 本開示の一実施形態による、図５に示されるような信号入力回路の他の実施例を示す詳細ブロック図である。 本開示の一実施形態による信号入力回路の他の実施例を示すブロック図である。 本開示の一実施形態による、図８に示されるような信号入力回路の一実施例を示す詳細ブロック図である。 本開示の一実施形態による、信号を入力する方法を示すフローチャートである。 本開示の一実施形態による、GPSチップ内に集積化された信号入力回路の一実施例を示すブロック図である。

次に、本教示の実施形態を詳しく参照する。本教示についてこれらの実施形態に関連して説明するが、それらは本教示をこれらの実施形態に限定するものではないことが理解されよう。これに反して本教示は、代替形態、変更形態、および等価物を包含することを意図するものであり、これらは添付の特許請求の範囲で定義される本教示の趣旨および範囲内に含むことができる。

さらに、本教示の以下の詳細な説明では、本教示の十分な理解を得るために数多くの特定の詳細が述べられる。しかし本教示は、これらの特定の詳細がなくても実施できることが当業者には理解されよう。他の場合において、良く知られた方法、手順、構成要素、および回路は、本教示の態様が不必要に不明瞭にならないように、詳細には述べていない。

本教示および本明細書で述べられる実施形態では、信号入力回路を有するチップのピンの数は、信号入力回路のいくつかの信号入力端子を共有することによって低減することができる。

図２は、本開示の一実施形態による信号入力回路200の一実施例を示す。図２に示されるように信号入力回路200は、たとえば非限定的に信号入力回路200がその中に集積化されたチップの制御ピンControl_pinを通して、外部制御信号Control_sigを受信するように構成された制御信号入力端子201と、数Lを正の整数として、たとえば非限定的にそれぞれ信号入力回路200がその中に集積化されたチップの共通ピンCommon_pin［1］からCommon_pin［L］を通して、それぞれ複数の外部共通信号Common_sig［1］からCommon_sig［L］を受信するように構成された複数の共通信号入力端子231から23Lと、それぞれ複数の第1の信号First_sig［1］からFirst_sig［L］を出力するように構成された複数の第1の信号出力端子241から24Lと、それぞれ第2の信号Second_sig［1］からSecond_sig［L］を出力するように構成された複数の第2の信号出力端子251から25Lとを含む。信号入力回路200はさらに、複数の第1の信号ユニット211から21Lと、複数の第2の信号ユニット221から22Lとを含む。

一実施形態では第1の信号ユニット211から21Lの入力端子はそれぞれ共通信号入力端子231から23Lに接続され、第1の信号ユニット211から21Lの出力端子はそれぞれ第1の信号出力端子241から24Lに接続される。一実施形態では第1の信号ユニット211から21Lのそれぞれはラッチユニットを含む。たとえば図２に示されるように第1の信号ユニット211はラッチユニット261を含み、第1のユニット21Lはラッチユニット26Lを含む。各ラッチユニットのイネーブル端子は、制御信号入力端子201を通して入力される制御信号Control_sigによって制御される。各ラッチユニットは、制御信号Control_sigの制御下で対応する共通信号を受信し、対応する共通信号を第1の信号として出力する。

第2の信号ユニット221から22Lの入力端子はそれぞれ共通信号入力端子231から23Lに接続され、第2の信号ユニット221から22Lの出力端子はそれぞれ第2の信号出力端子251から25Lに接続される。各第2の信号ユニットの制御端子は、制御信号入力端子201を通して入力される制御信号Control_sigによって制御される。第2の信号ユニット221から22Lのそれぞれは、制御信号Control_sigの制御下で対応する共通信号を受信し、対応する共通信号を第2の信号として出力する。

より具体的には、制御信号Control_sigの電圧レベルが論理0など第1の電圧レベルのときは、対応する第1の信号ユニット211から21L内のラッチユニット261から26Lのそれぞれは対応する共通信号を受信し、対応する共通信号を第1の信号として出力するようにイネーブルされ、第2の信号ユニット221から22Lはリセットまたはセットされる。制御信号Control_sigの電圧レベルが論理1など第1の電圧レベルとは反対の第2の電圧レベルのときは、第2の信号ユニット211から21Lのそれぞれは対応する共通信号を受信し、対応する共通信号を第2の信号として出力し、一方、対応する第1の信号ユニット211から22L内のラッチユニット261から26Lのそれぞれは以前に受信した共通信号をラッチする。

しかし電圧レベルは論理電圧レベルを表し、信号の値は信号の論理値を表すことを理解されたい。論理値は論理電圧レベルを示し、たとえば論理1はハイ電圧レベルを表すことができ、論理0はロー電圧レベルを表すことができる。

信号入力回路200では第2の信号ユニットは任意の信号ユニットによって実装することができ、本明細書で開示される信号ユニットに限定されない。たとえば第2の信号ユニットは、直列に接続された2つのD型フリップフロップによって実装することができる。

数Lは正の整数であり、例示のためにのみ使用されることを理解されたい。言い換えれば信号入力回路200は、少なくとも1つの共通信号入力端子、少なくとも1つの第1の信号出力端子、少なくとも1つの第1の信号ユニット、少なくとも1つの第2の信号出力端子、および少なくとも1つの第2の信号ユニットを含むことができる。

共通信号入力端子231から23Lは同時に、第1の信号ユニット211から21Lと、第2の信号ユニット221から22Lとによって共有することができる。第1の信号ユニット211から21L、および第2のユニット221から22Lは、それぞれ制御信号の制御下で第1の信号および第2の信号を出力する。したがって本開示の一実施形態による信号入力回路では、入力端子の数は低減される。本開示に開示された信号入力回路を有するチップは、信号を入力するために、より少ないピンを使用することができる。一実施形態では第1の信号は動作モード信号を含み、第2の信号は機能信号を含む。

図３は図２に示され上述した信号入力回路200の詳細ブロック図を示す。図３に示されるように第1の信号ユニット311から31Lのそれぞれは、ラッチユニットを含む。ラッチユニット361から36Lの入力端子Dはそれぞれ第1の信号ユニット311から31Lの入力端子として使用され、それぞれ共通信号入力端子331から33Lに接続される。ラッチユニット361から36Lの出力端子Qは、それぞれ第1の信号ユニット311から31Lの出力端子として使用され、それぞれ信号入力回路300の第1の信号出力端子341から34Lに接続される。各ラッチイネーブル端子GNは、制御信号Control_sigを受信するように制御信号入力端子301に接続される。一実施形態ではラッチユニットは、ラッチイネーブル端子GNでの電圧レベルがロー電圧レベルのときにイネーブルされる。すなわちラッチイネーブル端子GNでの信号の電圧レベルが論理1のときはラッチユニットは、以前に入力された信号をラッチする。ラッチイネーブル端子GNでの信号の電圧レベルが論理0のときは、ラッチユニットはイネーブルされ、次いでラッチユニットからの出力信号はラッチユニットへの入力信号と同じになる。

第2の信号ユニット321から32Lのそれぞれは、直列に接続された2つのD型フリップフロップ137jおよび237j(1≦j≦L)を含む。たとえば図３に示されるように、第2の信号ユニット321は2つのD型フリップフロップ1371および2371を含み、第2の信号ユニット32Lは2つのD型フリップフロップ137Lおよび237Lを含む。第2の信号ユニットは任意の信号ユニットによって実装できることを理解されたい。さらに第2の信号ユニットのそれぞれは、直列に接続された2つより多いD型フリップフロップを含むことができる。さらにフリップフロップはD型フリップフロップに限定されない。第2の信号ユニットを実装するのに、J-KフリップフロップまたはS-Rフリップフロップなどの他のタイプのフリップフロップを使用することもできる。

D型フリップフロップではフリップフロップのリセット端子およびセット端子はアクティブハイであり、すなわちリセット端子およびセット端子での信号が論理1のときに、リセットおよびセット端子はイネーブルされる。使用されるフリップフロップのタイプに応じてリセット端子およびセット端子は、アクティブローにもなり得る。たとえばハイ電圧レベルであることによりフリップフロップのセット端子SETでの信号がアクティブのときは、フリップフロップの出力端子Dからの出力信号は論理1となる。たとえばハイ電圧レベルであることによりフリップフロップのリセット端子CLRでの信号がアクティブのときは、フリップフロップの出力端子Qからの出力信号は論理0となる。

図３に示されるように第2の信号ユニット32j(1≦j≦L)のそれぞれでは、第1のフリップフロップ137jの入力端子Dは各第2の信号ユニット32jのための入力端子として使用され、共通信号入力端子33jに接続される。第1のフリップフロップ137jの右側の第2のフリップフロップ237jの入力端子Dは第1のフリップフロップ137jの出力端子Qに接続され、第2のフリップフロップ237jの出力端子Qは第2の信号ユニット32jの出力端子として使用される。制御信号入力端子301はインバータ303を通して、第2の信号ユニット内のフリップフロップの各リセット端子CLRに接続される。

第2の信号ユニット321から32Lのそれぞれが直列に接続された2つより多いフリップフロップを含む状況では、第1のフリップフロップの入力端子は対応する第2の信号ユニットの入力端子として使用され、他のフリップフロップのそれぞれの入力端子は左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は対応する第2の信号ユニットの出力端子として使用される。

一実施形態では制御信号入力端子301はさらにインバータ303を通して、第2の信号ユニット321から32L内のフリップフロップのセット端子SETのそれぞれに接続される。一実施形態では各フリップフロップのリセット端子およびセット端子はアクティブハイである。端子SETまたは端子CLRでの信号の値が論理1のときは、フリップフロップはセットまたはリセットされる。フリップフロップがセットされている間はフリップフロップからの出力信号は論理1となり、フリップフロップがリセットされる間はフリップフロップからの出力信号は論理0となる。フリップフロップがセットまたはリセットされている間は、フリップフロップへの入力信号は出力されない。さらにクロック信号入力端子302は外部クロック信号を、たとえば信号入力回路300を有するチップのクロックピンCLK_pinから、受信することができ、クロック信号CLK_sigを各フリップフロップに供給する。クロック信号CLK_sigが一定のレベルたとえば論理0または論理1のままであるときは、フリップフロップの状態は一定のままとなる。クロック信号CLK_sigが論理0から論理1に上昇し、フリップフロップの端子SETおよび端子CLRが共に無効である場合は、フリップフロップの出力端子Qはフリップフロップの入力端子Dでの信号をサンプルし、それによりフリップフロップからの出力信号はフリップフロップへの入力信号と同じになる。

図３に示される信号入力回路300では、第1の信号ユニット311から31L内のラッチユニットをイネーブルするための電圧レベルは、第2の信号ユニット321から32L内のフリップフロップをリセットまたはセットするための電圧レベルと反対である。したがって第1の信号ユニット311から31Lと、第2の信号ユニット321から32Lとが制御信号の下で競合せずに制御されるのを確実にするために、制御信号入力端子301と、第2の信号ユニット321から32Lの入力端子のそれぞれとの間にインバータ303が追加される。図３に示されるようにインバータ303の入力端子は制御信号入力端子301に接続され、インバータ303の出力端子は第2の信号ユニット321から32L内のフリップフロップの端子CLRのそれぞれに接続される。別法としてインバータ303の出力端子はさらに、フリップフロップの端子SETのそれぞれに接続することができる。インバータ303は制御信号入力端子301からの制御信号を反転し、反転した制御信号を第2の信号ユニット321から32Lのそれぞれに出力する。制御信号入力端子301は第1の信号ユニット311から31L内のラッチイネーブル端子GNのそれぞれに直接接続され、制御信号を第1の信号ユニット311から31Lのそれぞれに出力する。

したがって第1の信号ユニット311から31L内のラッチユニット361から36Lが、受信した信号をラッチする代わりにこれらの受信した信号を出力するときは、第2の信号ユニット321から32Lはリセット(またはセット)される。第1の信号ユニット311から31L内のラッチユニット361から36Lが、以前に受信した信号をラッチするときは、第2の信号ユニット321から32Lのそれぞれは対応する受信した信号を出力する。

一実施形態ではさらにインバータ303を、制御信号入力端子301と、第1の信号ユニット311から31L内のラッチユニット361から36Lのラッチイネーブル端子のそれぞれとの間に配置して、第2の信号ユニット321から32L内のフリップフロップのリセット端子CLRまたはセット端子SETのそれぞれによって受信される信号とは反対の、ラッチユニット361から36Lのラッチイネーブル端子のそれぞれのための信号を得ることができる。すなわちインバータ303の入力端子は制御信号入力端子301に接続され、インバータ303の出力端子は第1の信号ユニット311から31L内のラッチユニット361から36Lのラッチイネーブル端子のそれぞれに接続される。インバータ303は制御信号入力端子301からの制御信号を反転し、反転した制御信号を第1の信号ユニット311から31Lに出力し、制御信号入力端子301は、第2の信号ユニット321から32L内のフリップフロップのリセット端子CLRのそれぞれに、またはセット端子SETのそれぞれに直接接続され、次いで制御信号を第2の信号ユニット321から32Lに出力する。

さらに一実施形態では、第1の信号ユニット311から31L内のラッチユニット361から36Lをイネーブルするための電圧レベルが、第2の信号ユニット321から32L内のフリップフロップをリセットまたはセットするための電圧レベルと同じである場合は、インバータは必要ない。

図４は、本開示の一実施形態による信号入力回路に関連する信号のタイミング図を示す。図４について図３と組み合わせて説明する。図３で述べた信号入力回路は、複数の第1の信号ユニット311から31L、および複数の第2の信号ユニット321から32Lを含む。第1の信号ユニット311から31Lのそれぞれは同様な機能を行う。第2の信号ユニット321から32Lのそれぞれも同様な機能を行う。簡単にするために図４は、図３に示される第1の信号ユニット31iおよび第2の信号ユニット32iに関連する信号のタイミング図を示す。第1の信号ユニット31iおよび第2の信号ユニット32iは、共通信号入力端子33iに接続される(ただしiは正の整数で、L以下である)。他の第1の信号ユニット内および他の第2の信号ユニット内の信号のタイミング図の詳細は、ここでは簡単かつ明瞭にするために省く。共通信号Common_sig［i］は、第1の信号ユニット31iおよび第2の信号ユニット32iに接続された共通信号入力端子33iからのものである。

図４に示されるように制御信号入力端子301からの制御信号Control_sigが第1の電圧レベル(たとえば論理0)のときは、第1の信号ユニット31i内のラッチユニット36iは受信した信号を出力するようにイネーブルされる。たとえば第1の信号ユニット31iは共通信号Common_sig［i］を共通信号入力端子33iから受信し、共通信号Common_sig［i］を第1の信号First_sig［i］として出力する。したがって図４は、第1の信号ユニット31iから出力される第1の信号First_sig［i］の値は共通信号Common_sig［i］の値と同じであり、出力される第1の信号は共通信号Common_sig［i］に従って変化することを示す。一方、第2の信号ユニット32i内の各フリップフロップはリセットされ論理0を出力し、したがって第2の信号ユニット32iから出力される第2の信号Second_sig［i］は論理0となる。別法として一実施形態では、インバータ303の出力端子が第2の信号ユニット32i内のフリップフロップ137iおよび237iの各セット端子SETに接続される状況では、制御信号入力端子301からの制御信号Control_sigが第1の電圧レベル(たとえば論理0)の場合は、第2の信号ユニット32i内の各フリップフロップはセットされて論理1を出力し、したがって第2の信号ユニット32iからの第2の信号Second_sig［i］は論理1となる。

時間T41ではクロック信号CLK_sigは立ち上がりエッジにある。制御信号入力端子301からの制御信号は、第2の電圧レベル(たとえば論理1)になる。第1の信号ユニット31i内のラッチユニット36iは、以前に受信した共通信号をラッチする。第2の信号ユニット32i内のフリップフロップ137iおよび237iは共通信号入力端子33iからの信号をサンプルし、共通信号入力端子33iから対応する共通信号Common_sig［i］を受信し、受信した対応する共通信号Common_sig［i］を第2の信号Second_sig［i］として出力する。図３に示される一実施形態では、第2の信号ユニット32iは直列に接続された2つのフリップフロップ137iおよび237iを含むので、共通ピンCommon_pin［i］から受信した共通信号Common_sig［i］は2クロックサイクル後に(2CLK遅延)、第2の信号ユニット32iから出力されることになり、すなわちクロック信号CLK_sigが立ち上がりエッジにある時間T42にて、値2の値を有する第2の信号Second_sig［i］は第2の信号ユニット32iの出力端子に送出され、第2の信号ユニット32iによって出力される。

時間T43では共通信号Common_sig［i］の値は、値3となる。第1の信号ユニット31i内のラッチユニット36iは依然としてラッチされており、第1の信号ユニット31iから出力される第1の信号First_sig［i］は、以前にラッチされた値2のままである。2クロックサイクルの後に、すなわちクロック信号CLK_sigが立ち上がりエッジにある時間T44にて、第2の信号ユニット32iから出力される第2の信号Second_sig［i］は値3となる。

有利には、第1の信号ユニットを実装するのにラッチユニットを使用することにより、第1の信号ユニット31iから出力される第1の信号First_sig［i］は、共通信号Common_sig［i］が変化したときでも一定のままとなる。たとえば共通信号Common_sig［i］が値2から値3に変化したときは、ラッチユニットは以前に受信した共通信号をラッチし、したがって第1の信号ユニット31iから出力される第1の信号First_sig［i］は安定のままである。

一実施形態では第1の電圧レベルの値および第2の電圧レベルの値は、図４に関して述べた値に限定されない。これらの電圧レベルは、第1の電圧レベルが第2の電圧レベルの反対である限り、信号入力回路の特定の構成要素に基づいて決定することができる。たとえば図３に示される制御信号入力端子301が、各フリップフロップの各リセット端子CLRの代わりに、各ラッチユニットの各ラッチイネーブル端子GNに接続されている状況では、制御信号Control_sigが第1の電圧レベルたとえば論理1の場合は、第1の信号ユニット内の各ラッチユニットはイネーブルされて受信した信号を出力し、第2の信号ユニット内の各フリップフロップはリセットされる。制御信号Control_sigの値が第2の電圧レベルたとえば論理0の場合は、第1の信号ユニット内の各ラッチユニットは以前に受信した信号をラッチし、一方、第2の信号ユニットのそれぞれは受信した信号を出力する。他の場合の詳細は、ここでは明瞭かつ簡単にするために省く。

図３および図４に示される実施形態では、信号入力回路において第1の信号の数は、第2の信号の数と等しくすることができる。しかし特定の場合には第1の信号の数は、第2の信号の数と異なり得る。たとえば複数の動作モードを有するチップ上では、動作モード信号の数は、機能信号の数より少ない、機能信号の数に等しい、または機能信号の数より多い場合がある。動作モード信号の数が機能信号の数と異なる場合は、共通信号入力端子の数は上述の信号の少ない数と同じとすることができるが、そのように限定する必要はない。言い換えれば第1の信号および第2の信号は共通信号入力端子を通して受信することができ、共通信号入力端子を通して受信されない残りの第1の信号または第2の信号は、任意の適当な信号ユニットによって送出することができる。図示および例示のために、本開示の実施形態による以下の実施例では、信号入力回路内の第1の信号の数は第2の信号の数と異なり得る。

図５は、本開示の一実施形態による信号入力回路の他の実施例を示す。この実施形態では第1の信号の数は、第2の信号の数より多い。図２に示される上述の信号入力回路200と比較すると、図５に示される信号入力回路500はさらに、そのそれぞれが対応する第3の信号をたとえば、信号入力回路500を有するチップの対応する第1の信号入力端子から受信するように構成された、Mを正の整数とする複数の第3の信号入力端子571から57Mと、そのそれぞれが対応する第3の信号を第1の信号として出力するように構成された複数の第3の信号出力端子581から58Mと、そのそれぞれが制御信号Control_sigの制御下で対応する第3の信号を受信し、対応する第3の信号を第1の信号として対応する第3の信号出力端子を通して出力するように構成された複数の第3の信号ユニット561から56Mとを含む。

第3の信号ユニット561から56Mの入力端子は、それぞれ第3の信号入力端子571から57Mに接続される。第3の信号ユニット561から56Mの出力端子は、それぞれ第3の信号出力端子581から58Mに接続される。第3の信号ユニット561から56Mの各制御端子は、制御信号Control_sigを受信するように制御信号入力端子501に接続され、第3の信号ユニット561から56Mのそれぞれは、制御信号Control_sigの制御下で対応する第3の信号を受信し、対応する第3の信号を第1の信号として出力する。

図５に示されるこの実施形態では、第1の信号の数は第2の信号の数より多く、第1の信号First_sig［1］からFirst_sig［L］および第2の信号Second_sig［1］からSecond_sig［L］は共通信号入力端子531から53Lを通して受信され、次いでそれぞれ第1の信号ユニット511から51Lおよび第2の信号ユニット521から52Lを通して出力される。他の追加の第1の信号First_sig［L+1］からFirst_sig［L+M］(混乱を避けるために、追加の第1の信号First_sig［L+1］からFirst_sig［L+M］は第3の信号と呼ぶ)は、それぞれ複数の第3の信号入力端子571から57Mによって受信され、次いでそれぞれ第3の信号ユニット561から56Mを通して出力される。

第3の信号ユニット561から56Mは任意の適当な信号ユニット、または本明細書で述べられる本開示の実施形態による図２に示される上述の第1の信号ユニットによって実装することができる。第3の信号ユニット561から56Mについては、以下で図６および図７を組み合わせてさらに詳しく述べる。

さらに図５に示されるように信号入力回路500内の他の部分たとえば、制御信号入力端子501、共通信号入力端子531から53L、第1の信号出力端子541から54L、第2の信号出力端子551から55L、第1の信号ユニット511から51L、および第2の信号ユニット521から52Lは、すべて図２に示される上述の信号入力回路200内の対応する部分と同様な構成要素および機能を有し、ここでは簡単かつ明瞭にするために繰り返し述べない。一実施形態では第1の信号および第3の信号のそれぞれは動作モード信号を含み、第2の信号は機能信号を含む。

数Mは正の整数であり、単に説明のために使用されることを理解されたい。言い換えれば信号入力回路500は、少なくとも1つの第3の信号入力端子と、少なくとも1つの第3の信号出力端子と、少なくとも1つの第3の信号ユニットとを含むことができる。

図６は、本開示の一実施形態による信号入力回路の他の実施例を示す。図６は、図５に示され本明細書で述べた信号入力回路500の詳細な回路を示す。この実施形態では第3の信号ユニットにはラッチユニットが使用され、これは共通信号入力端子631から63Lを他の信号ユニットと共有しない。具体的には信号入力回路600では、第3の信号ユニット661から66Mのそれぞれがラッチユニットを含む。たとえば第3の信号ユニット661はラッチユニット69(L+1)を含み、第3の信号ユニット66Mはラッチユニット69(L+M)を含む。ラッチユニット69(L+k)(1≦k≦M)の入力端子Dは対応する第3の信号ユニット66kの入力端子として使用され、ラッチユニット69(L+k)(1≦k≦M)の出力端子Qは対応する第3の信号ユニット69(L+k)の出力端子として使用される。各ラッチイネーブル端子GNは、制御信号入力端子601に接続される。

したがって制御信号が第1の電圧レベルたとえば論理0のときは、第3の信号ユニット661から66M内の各ラッチユニットはイネーブルされ、対応する第3の信号入力端子から第3の信号を受信し、第3の信号を対応する第1の信号として対応する第3の信号出力端子から出力する。制御信号が第2の電圧レベルたとえば論理1のときは、第3の信号ユニット661から66M内の各ラッチユニットは、以前に受信した信号をラッチして出力する。

図６のクロック信号入力端子602、制御信号入力端子601、共通信号入力端子631から63L、第1の信号出力端子641から64L、第2の信号出力端子651から65L、第1の信号ユニット611から61L、および第2の信号ユニット621から62Lなどの他の部分は、図３に示される信号入力回路300内の対応する部分と同様な構成要素および機能を有し、ここでは簡単かつ明瞭にするために繰り返し述べない。

図７は、本開示の一実施形態による信号入力回路の他の実施例を示す。図７は、図５に示される上述の信号入力回路500の他の具体的な回路を示す。この実施形態では第3の信号ユニット内にフリップフロップが使用され、これは共通信号入力端子731から73Lを他の信号ユニットと共有しない。具体的には信号入力回路700内では、第3の信号ユニット761から76Mのそれぞれは、直列に接続された2つのD型フリップフロップを含む。第3の信号ユニット761から76Mのそれぞれは、直列に接続された複数のD型フリップフロップをさらに含むことができ、フリップフロップの数は実際の要件に依存することを理解されたい。さらにフリップフロップのタイプはD型フリップフロップに限定されず、たとえばJ-Kフリップフロップ、S-Rフリップフロップなどでもよい。

各第3の信号ユニット76k(1≦k≦M)では、第1のフリップフロップ179(L+1)の入力端子は第3の信号ユニット76kの入力端子として使用され、第2のフリップフロップ279(L+1)の入力端子は第1のフリップフロップ179(L+1)の出力端子に接続され、第2のフリップフロップ279(L+1)の出力端子は第3の信号ユニット76kの出力端子として使用される。インバータ703は制御信号入力端子701からの制御信号Control_sigを反転し、反転した制御信号を第3の信号ユニット761から76Mに出力する。制御信号入力端子701はインバータ703の入力端子に接続され、インバータ703の出力端子は第3の信号ユニット761から76Mのそれぞれの中の各フリップフロップの各リセット端子CLRに接続される。別法としてインバータ703の出力端子はさらに、第3の信号ユニット761から76M内の各フリップフロップの各セット端子SETに接続することができる。

各第3の信号ユニットが、直列に接続された複数の(たとえば2つより多い)フリップフロップを含む状況では、第1のフリップフロップの入力端子は対応する第3の信号ユニットの入力端子として使用され、他のフリップフロップのそれぞれの入力端子は左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は対応する第3の信号ユニットの出力端子として使用される。

したがって第3の信号ユニット761から76M内の各フリップフロップは、制御信号が第1の電圧レベルたとえば論理0のときにリセットまたはセットされる。制御信号が第2の電圧レベルたとえば論理1のときは、第3の信号ユニット761から76Mのそれぞれは、対応する第3の信号入力端子から第3の信号を受信し、第3の信号を対応する第1の信号として対応する第3の信号出力端子を通して出力する。

図７の制御信号入力端子701、クロック信号入力端子702、共通信号入力端子731から73L、第1の信号出力端子741から74L、第2の信号出力端子751から75L、第1の信号ユニット711から71L、および第2の信号ユニット721から72Lなどの他の部分はすべて、図３に示され上述した信号入力回路300内の対応する部分と同様な構成要素および機能を有し、ここでは簡単かつ明瞭にするために繰り返し述べない。

図８は、本開示の一実施形態による信号入力回路の他の実施例を示す。この実施形態では第2の信号の数は、第1の信号の数より多い。図２に示される信号入力回路200と比べると、図８に示される信号入力回路800はさらに、そのそれぞれが、たとえば信号入力回路800を有するチップの対応する第2の信号入力端子から、対応する第4の信号を受信する複数の第4の信号入力端子871から87N、ただしNは正の整数と、そのそれぞれが、対応する第4の信号を第2の信号として出力する複数の第4の信号出力端子881から88Nと、そのそれぞれが、制御信号Control_sigの制御下で対応する第4の信号を受信し、対応する第4の信号を第2の信号として出力する複数の第4の信号ユニット861から86Nとを含む。

第4の信号ユニット861から86Nの入力端子は、それぞれ第4の信号入力端子871から87Nに接続される。第4の信号ユニット861から86Nの出力端子は、それぞれ第4の信号出力端子881から88Nに接続される。第4の信号ユニット861から86Nの各制御端子は、制御信号Control_sigを受信するように制御信号入力端子801に接続される。

この実施形態では第2の信号の数は第1の信号の数より多く、第2の信号Second_sig［1］からSecond_sig［L］および第1の信号First_sig［1］からFirst_sig［L］は、それぞれ共通信号入力端子831から83Lを通して受信され、それぞれ第2の信号ユニット821から82Lおよび第1の信号ユニット811から81Lを通して出力される。追加の第2の信号Second_sig［L+1］からSecond_sig［L+N］(混乱を避けるために追加の第2の信号Second_sig［L+1］からSecond_sig［L+N］は第4の信号と呼ぶ)は、対応する第4の信号入力端子871から87Nによって受信され、それぞれ第4の信号ユニット861から86Nによって出力される。

第4の信号ユニット861から86Mは、任意の適当で適切な信号ユニットによって実装することができる。第4の信号ユニット861から86Mについては、図１１と組み合わせて以下で説明する。さらに図８に示されるように、信号入力回路800の他の部分たとえば、制御信号入力端子801、共通信号入力端子831から83L、第1の信号出力端子841から84L、第2の信号出力端子851から85L、第1の信号ユニット811から81L、および第2の信号ユニット821か82Lなどは、図２に示される上述の信号入力回路200内の対応する部分と同様な構成要素および機能を有し、ここでは簡単かつ明瞭にするために繰り返し述べない。一実施形態では第1の信号は動作モード信号を含むことができ、第2の信号および第4の信号のそれぞれは機能信号を含むことができる。

数Lは正の整数であり、説明のために使用されることを理解されたい。信号入力回路800は、少なくとも1つの第4の信号入力端子、少なくとも1つの第4の信号出力端子、および少なくとも1つの第4の信号ユニットを含むことができる。

図９は、本開示の一実施形態による信号入力回路の他の実施例を示す。図９は、図８に示される上述の信号入力回路800の詳細な回路を示す。この実施形態では第4の信号ユニット内にフリップフロップが使用され、これは共通信号入力端子931から93Lを他の信号ユニットと共有しない。具体的には信号入力回路900では、第4の信号ユニット961から96Nのそれぞれは、直列に接続された2つのD型フリップフロップを含む。第4の信号ユニット961から96Nのそれぞれはさらに、直列に接続された複数の(たとえば2つより多い)D型フリップフロップを含むことができ、フリップフロップの数は実際の要件に依存することを理解されたい。さらにフリップフロップのタイプはD型フリップフロップに限定されず、たとえばJ-Kフリップフロップ、S-Rフリップフロップなどでもよい。

各第4の信号ユニット96i(1≦i≦N)では、第1のフリップフロップ199(L+i)の入力端子は第4の信号ユニット96iの入力端子として使用され、第2のフリップフロップ299(L+i)の入力端子は第1のフリップフロップ199(L+i)の出力端子に接続され、第2のフリップフロップ299(L+i)の出力端子は第4の信号ユニット96iの出力端子として使用される。インバータ903は、制御信号入力端子901からの制御信号Control_sigを反転し、反転した制御信号を第4の信号ユニット961から96Nに出力する。制御信号入力端子901はインバータ903の入力端子に接続され、インバータ903の出力端子は第4の信号ユニット961から96N内の各フリップフロップの各リセット端子CLRに接続される。別法としてインバータ903の出力端子はさらに、第4の信号ユニット961から96N内の各フリップフロップの各セット端子SETに接続することができる。

一実施形態では各第4の信号ユニットは、直列に接続された複数の(たとえば2つより多い)フリップフロップを含むことができる。フリップフロップの実際の数は実際の要件に依存する。各第4の信号ユニットが、直列に接続された複数の(たとえば2つより多い)フリップフロップを含む状況では、第1のフリップフロップの入力端子は対応する第4の信号ユニットの入力端子として使用され、他のフリップフロップのそれぞれの入力端子は左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は第4の信号ユニットの出力端子として使用される。

したがって第4の信号ユニット961から96N内の各フリップフロップは、制御信号が第1の電圧レベルたとえば論理0のときにリセットまたはセットされる。ならびに第4の信号ユニット961から96Nのそれぞれは、対応する第4の信号入力端子から第4の信号を受信し、制御信号が第2の電圧レベルたとえば論理1のときに第4の信号を、対応する第4の信号出力端子を通して対応する第2の信号として出力する。

図９の信号入力回路900内の、制御信号入力端子901、クロック信号入力端子902、共通信号入力端子931から93L、第1の信号出力端子941から94L、第2の信号出力端子951から95L、第1の信号ユニット911から91L、および第2の信号ユニット921から92Lなどの他の部分はすべて、図３に示される上述の信号入力回路300内の対応する部分と同様な構成要素および機能を有し、ここでは簡単かつ明瞭にするために繰り返し述べない。

本開示の一実施形態によれば上述の信号入力回路は、複数の動作モードを有するチップ内に集積化することができる。具体的には上述の信号入力回路は、チップ内に集積化された信号入力回路とすることができる。この場合は第1の信号はチップの動作モード信号とすることができ、第2の信号はチップの機能信号とすることができる。

図１０は、本開示の一実施形態による、信号を入力する方法を示すフローチャートである。図１０に示される開示される方法は、本明細書で述べられる本開示の実施形態による、上述の信号入力回路によって実施される。ステップS1010で第1の電圧レベルを有する制御信号は、対応する第1の信号ユニット内のラッチユニットをイネーブルし、第2の信号ユニットをリセットまたはセットするように、制御信号入力端子を通して入力される。一実施形態ではラッチユニットおよび第2の信号ユニットは、対応する共通信号入力端子に接続される。ラッチユニットは、対応する共通信号入力端子を通して対応する共通信号を受信し、対応する共通信号を制御信号の制御下で第1の信号として出力する。

ステップS1020で、第1の電圧レベルとは反対の第2の電圧レベルを有する制御信号が、対応する第1の信号ユニット内のラッチユニットをラッチし、第2の信号ユニットを対応する共通信号入力端子を通して対応する共通信号を受信するようにイネーブルし、対応する共通信号を第2の信号として出力するように、制御信号入力端子を通して入力される。一実施形態ではラッチユニットは、以前に受信した共通信号をラッチする。ステップS1010およびS1020のそれぞれを行う詳細は、上記の本開示で開示された信号入力回路の詳細な説明を参考にできるのでここでは省略する。

一実施形態では、信号入力回路を有するチップが開示される。チップは、制御信号を入力するための制御信号ピンと、少なくとも1つの共通信号ピンであって、それぞれは対応する共通信号を入力するためのものである、少なくとも1つの共通信号ピンと、本開示の一実施形態による上述のような信号入力回路とを含むことができる。信号入力回路内の制御信号入力端子は制御信号ピンに接続され、信号入力回路内の各共通信号入力端子は各対応する共通信号ピンに接続され、信号入力回路は制御信号ピンからの制御信号と、対応する共通信号ピンからの対応する共通信号とを受信し、対応する共通信号を制御信号の制御下で第1の信号または第2の信号として出力する。

本明細書で述べた実施形態によれば、本開示の信号入力回路、方法、およびチップでは、信号入力端子は1組の第1の信号および第2の信号によって共有され、第1の信号ユニットおよび第2の信号ユニットは共通信号を受信し、共通信号を制御信号の制御下で第1の信号または第2の信号として出力する。したがって信号入力回路を有するチップのピンの数は、低減される。

さらに本明細書で述べた実施形態によれば、本開示の信号入力回路、方法、およびチップでは、各第1の信号ユニットはラッチユニットを含む。ラッチユニットはクロック信号が必要ないので、本開示で開示される回路はさらに電力消費を低減することができる。

さらに、第1の信号ユニット内にラッチユニットを使用することにより、第1の信号ユニット内のラッチユニットが以前に受信した共通信号をラッチしたときは、第1の信号ユニットからの信号出力は、第1の信号入力端子上の信号が変化したときでも変化せず、それにより第1の信号は安定のままとなる。

図１１は本開示の一実施形態による、全地球測位システム(GPS)チップ内に集積化された信号入力回路の一実施例を示す。図１１に示されるように信号入力回路1100は、GPSチップ1200内に集積化される。図１１は簡単にするために、信号入力回路1100の全体的な回路を示す。GPSチップ1200は非限定的に、3つの共通信号入力ピンWorkmode_function_pin［1］からWorkmode_function_pin［3］と、制御信号ピンと、クロック信号ピンと、電源ピンとを含む。3つの共通信号入力ピンWorkmode_function_pin［1］からWorkmode_function_pin［3］は、それぞれ外部デバイスHOST1300上の複数の汎用入力/出力ピンGPIO［1］からGPIO［3］に接続され、電源ピンは電源VCCに接続され、クロック信号ピンはクロック信号を受信する。

ANDゲート1210の入力端は抵抗器R1を通じて電源VCCを受信し、ANDゲート1210の他方の入力端はHOST1200上の汎用入力/出力ピンGPIO［0］から制御信号ピンによって受信された信号を受信する。ANDゲート1210の出力端子は、信号入力回路1100の制御信号入力端子1101に接続される。

GPSチップ1200が電源オンされたときは、それに従ってVCCの値は0からデジタル1に変化し、0から1にゆっくりと変化するリセット信号Reset_nが発生される。リセット信号Reset_nの変化は電源信号VCCの変化よりゆっくり生じるので、VCCの値がデジタル1に達したときはリセット信号Reset_nの値は、ある期間の間0のままとなる。この時間の間は信号入力回路1100に対する制御信号は、論理0のままである。したがって信号入力回路1100の共通信号入力ピンWorkmode_function_pin［1］からWorkmode_function_pin［3］は、動作モード信号を受信するために使用することができる。この期間の後に信号Reset_nは論理0に達し、ピンGPIO［0］を通るHOSTからの信号が論理1になったときは、信号入力回路1100の制御信号は論理1となる。したがって信号入力回路1100内の共通信号入力端子は、機能信号を受信するために使用される。ピンGPIO［0］を通してHOST1300によって送られる信号が論理0のときは、信号入力回路1100の制御信号は論理0である。したがって信号入力回路1100内の共通信号入力端子は、動作モード信号を受信するために使用される。言い換えれば信号入力回路1100内の制御信号入力端子の制御信号は、チップのための電源によって、または他の外部デバイスによって発生される。

図１１に示されるように信号入力回路1100は非限定的に、3つの第1の信号ユニットと、3つの第2の信号ユニットとを含む。この実施形態では第1の信号ユニットは動作モード信号ユニットであり、第2の信号ユニットは機能信号ユニットである。各動作モード信号ユニットはラッチユニットを含む。各機能信号ユニットは、直列に接続された2つのD型フリップフロップを含む。

3つのラッチユニット1161から1163の入力端子は、それぞれ3つの共通信号入力ピンWorkmode_function_pin［1］からWorkmode_function_pin［3］を通して、HOST1300のピンGPIO［1］、GPIO［2］、およびGPIO［3］に接続される。3つのラッチユニット1161から1163の各出力端子は、対応する動作モード信号を出力する。3つの機能信号ユニットの入力端子は、それぞれ3つの共通信号入力ピンWorkmode_function_pin［1］からWorkmode_function_pin［3］を通して、HOST1300のピンGPIO［1］、GPIO［2］、およびGPIO［3］に接続される。3つの機能信号ユニットの各出力端子は、対応する機能信号を出力する。3つのラッチユニット1161から1163の各ラッチイネーブル端子、およびフリップフロップの各リセット端子は、制御信号入力端子に接続される。

制御信号が論理0のときは3つのラッチユニット1161から1163は、それぞれHOST1200内のGPIO［1］、GPIO［2］、およびGPIO［3］から共通信号を受信し、それぞれ共通信号を動作モード信号として出力する。制御信号が論理1に達したときは、ラッチユニット1161から1163は、以前に受信した動作モード信号をラッチする。信号入力回路1100内では、ラッチユニット1161から1163の出力信号は3ビット信号Workmode_sig［3:1］となり、これはGPSチップ1200の動作モードを決定する。制御信号が論理0に達したときは機能信号ユニット内の各フリップフロップは、制御信号が論理1に達するまでリセットされる。制御信号が論理1に達したときはフリップフロップは、それぞれHOST1300のピンGPIO［1］、GPIO［2］、およびGPIO［3］からの信号をサンプルし、これらのサンプルした信号を出力する。

外部デバイスHOST1300は、GPSチップが電源オンされたとき、またはピンGPIO［0］での信号がロー電圧レベルのときに、ピンGPIO［1］、GPIO［2］、およびGPIO［3］を通してGPSチップ1200の複数の動作モード信号を出力することができる。

GPSチップ1200は8個のタイプの動作モードを含み、その詳細はTable 1(表1)に示される。3ビット信号Workmode_sig［3:1］は、Table 1(表1)に示されるように以下の8個のタイプの動作モードを表すことができる。

動作モード信号Workmode_sig［3:1］は、少なくとも1つディスパッチャに入力することができる。ディスパッチャは、3ビット信号Workmode_sig［3:1］に基づいてチップの到来する動作モードを決定し、チップの動作モードに基づいて対応する機能モジュールに各機能信号を出力することができる。図１１に示されるようにディスパッチャ1は、決定した動作モードに基づいて機能信号Function_sig［1］を、機能モジュール1および機能モジュール2の少なくとも1つに出力し、ディスパッチャ2は、決定した動作モードに基づいて機能信号Function_sig［2］を、機能モジュール3および機能モジュール4の少なくとも1つに出力する。

開示された実施形態は例示であり、そのように限定されることを意味するものではない。機能モジュール1はBist試験モジュール、機能モジュール2はUSB機能モジュール、機能モジュール3はSPI機能モジュール、および機能モジュール4はGPIO機能モジュールとすることができる。動作モード信号Workmode_sig［3:1］は機能モジュールに、たとえば機能モジュール5に直接入力することができ、機能モジュール5は、動作モード信号Workmode_sig［3:1］によって示される動作モードに基づいて機能を選択する。機能モジュール5は非限定的に、クロック発生モジュールとすることができる。

GPSチップ1200が電源オンされ、信号Reset_nが論理1になったときは、HOST1300はピンGPIO［0］を通してハイ電圧を送り、次いで複数の機能信号をピンGPIO［1］、GPIO［2］、およびGPIO［3］を通してGPSチップ1200に送出する。上述のようにディスパッチャは、機能信号(たとえばFunction_sig［1］およびFunction_sig［2］)を異なる機能モジュールに送る。機能信号の1つ(たとえばFunction_sig［3］)は、ディスパッチャなしで機能モジュール(たとえば図１１に示される機能モジュール4)に直接入力される。

図１１に示され図１１を参照して述べられる実施形態は、信号入力回路および方法の十分な理解をもたらすために述べられる。本明細書で述べられる実施形態によれば、信号入力回路および方法は、共通信号入力端子を共有する必要がある他の種類のチップまたは回路に使用することができる。さらに図１１で述べられる実施形態は、共通信号入力端子を共有することによって動作モード信号および機能信号を入力するための対応するピンおよび構成要素を示し、他の要素または構成要素は、本開示の実施形態の側面が不必要に不明瞭になるのを避けるために示していない。当業者には信号入力回路およびチップは図１１に示される構成要素に限定されず、本開示の一実施形態によれば動作モード信号の数は、機能信号の数と同じでもよく異なってもよいことが理解されるべきである。

上記の説明および図面は本開示の実施形態を表すが、それらには、添付の特許請求の範囲で定義される本開示の原理の趣旨および範囲から逸脱せずに様々な追加、変更、および置き換えを行い得ることが理解されよう。当業者なら本開示は、本開示の実施において用いられ、本開示の原理から逸脱せずに、特定の環境および動作要件に特に適合された、形状、構造、配置、大きさ、材料、要素、および構成部品その他の、多くの変更形態と共に用い得ることが理解されよう。したがってここで開示された実施形態は、すべての点において例示的なものであって限定的なものではなく、本開示の範囲は、添付の特許請求の範囲およびそれと法的に等価なものによって表され、上記の説明に限定されないものと見なされるべきである。

200 信号入力回路
201 制御信号入力端子
211 第1の信号ユニット
21L 第1の信号ユニット
221 第2の信号ユニット
22L 第2の信号ユニット
231 共通信号入力端子
23L 共通信号入力端子
241 第1の信号出力端子
24L 第1の信号出力端子
251 第2の信号出力端子
25L 第2の信号出力端子
261 ラッチユニット
26L ラッチユニット
300 信号入力回路
301 制御信号入力端子
1371 D型フリップフロップ
137L D型フリップフロップ
2371 D型フリップフロップ
237L D型フリップフロップ
302 クロック信号入力端子
303 インバータ
311 第1の信号ユニット
31L 第1の信号ユニット
321 第2の信号ユニット
32L 第2の信号ユニット
331 共通信号入力端子
33L 共通信号入力端子
341 第1の信号出力端子
34L 第1の信号出力端子
361 ラッチユニット
36L ラッチユニット
500 信号入力回路
501 制御信号入力端子
511 第1の信号ユニット
51L 第1の信号ユニット
521 第2の信号ユニット
52L 第2の信号ユニット
531 共通信号入力端子
53L 共通信号入力端子
541 第1の信号出力端子
54L 第1の信号出力端子
551 第2の信号出力端子
55L 第2の信号出力端子
561 第3の信号ユニット
56M 第3の信号ユニット
571 第3の信号入力端子
57M 第3の信号入力端子
581 第3の信号出力端子
58M 第3の信号出力端子
600 信号入力回路
601 制御信号入力端子
602 クロック信号入力端子
611 第1の信号ユニット
61L 第1の信号ユニット
621 第1の信号ユニット
62L 第1の信号ユニット
631 共通信号入力端子
63L 共通信号入力端子
641 第1の信号出力端子
64L 第1の信号出力端子
651 第2の信号出力端子
65L 第2の信号出力端子
661 第3の信号ユニット
66M 第3の信号ユニット
69(L+1) ラッチユニット
69(L+M) ラッチユニット
700 信号入力回路
179(L+1) 第1のフリップフロップ
279(L+1) 第2のフリップフロップ
701 制御信号入力端子
702 クロック信号入力端子
703 インバータ
711 第1の信号ユニット
71L 第1の信号ユニット
721 第2の信号ユニット
72L 第2の信号ユニット
731 共通信号入力端子
73L 共通信号入力端子
741 第1の信号出力端子
74L 第1の信号出力端子
751 第2の信号出力端子
75L 第2の信号出力端子
761 第3の信号ユニット
76M 第3の信号ユニット
800 信号入力回路
801 制御信号入力端子
811 第1の信号ユニット
81L 第1の信号ユニット
821 第2の信号ユニット
82L 第2の信号ユニット
831 共通信号入力端子
83L 共通信号入力端子
841 第1の信号出力端子
84L 第1の信号出力端子
851 第2の信号出力端子
85L 第2の信号出力端子
861 第4の信号ユニット
86N 第4の信号ユニット
871 第4の信号入力端子
87N 第4の信号入力端子
881 第4の信号出力端子
88N 第4の信号出力端子
900 信号入力回路
901 制御信号入力端子
902 クロック信号入力端子
903 インバータ
911 第1の信号ユニット
91L 第1の信号ユニット
921 第2の信号ユニット
92L 第2の信号ユニット
931 共通信号入力端子
93L 共通信号入力端子
941 第1の信号出力端子
94L 第1の信号出力端子
951 第2の信号出力端子
95L 第2の信号出力端子
961 第4の信号ユニット
96N 第4の信号ユニット
199(L+1) 第1のフリップフロップ
299(L+1) 第2のフリップフロップ
1100 信号入力回路
1101 制御信号入力端子
1200 GPSチップ
1210 ANDゲート
1300 HOST
1161 ラッチユニット
1162 ラッチユニット
1163 ラッチユニット

Claims (21)

1. 制御信号を受信するように構成された制御信号入力端子と、
   それぞれが対応する共通信号を受信するように構成された少なくとも1つの共通信号入力端子と、
   それぞれが対応する第1の信号を出力するように構成された少なくとも1つの第1の信号出力端子と、
   少なくとも1つの第1の信号ユニットであって、前記少なくとも1つの第1の信号ユニットのそれぞれの入力端子は前記少なくとも1つの共通信号入力端子に接続され、前記第1の信号ユニットのそれぞれの出力端子は前記少なくとも1つの第1の信号出力端子に接続され、前記第1の信号ユニットは、前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第1の信号として出力するように構成されたラッチユニットを含む、少なくとも1つの第1の信号ユニットと、
   それぞれが対応する第2の信号を出力するように構成された少なくとも1つの第2の信号出力端子と、
   それぞれが前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で前記対応する第2の信号として出力するように構成された少なくとも1つの第2の信号ユニットと
   を備え、
   前記少なくとも1つの第2の信号ユニットの入力端子は、前記少なくとも1つの共通信号入力端子に接続され、前記少なくとも1つの第2の信号ユニットのそれぞれの出力端子は前記少なくとも1つの第2の信号端子に接続され、各第2の信号ユニットは、対応する共通信号を受信し、前記対応する共通信号を前記制御信号に基づいて第2の信号として出力するように構成されることを特徴とする信号入力回路。
2. 前記第1の信号ユニット内のラッチのイネーブル端子と、前記第2の信号ユニットの制御端子とが、前記制御信号入力端子に接続されることを特徴とする請求項１に記載の信号入力回路。
3. 前記第2の信号ユニットが、直列に接続された複数のフリップフロップを備え、前記複数のフリップフロップの第1のフリップフロップの入力端子は、前記第2の信号ユニットの入力端子として使用され、前記複数のフリップフロップの他のフリップフロップの各入力端子は左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は、前記第2の信号ユニットの出力端子として使用されることを特徴とする請求項１に記載の信号入力回路。
4. 前記ラッチユニットに対するイネーブル電圧の電圧レベルが、前記フリップフロップをリセットまたはセットするための電圧レベルと反対であることを特徴とする請求項３に記載の信号入力回路。
5. 前記信号入力回路が、
   前記制御信号を前記第1の信号ユニット内の前記ラッチユニットに出力し、前記制御信号入力端子からの前記制御信号を反転し、反転した制御信号を前記第2の信号ユニットに出力するように構成されたインバータをさらに備え、
   前記インバータの入力端は、前記制御信号入力端子と、前記少なくとも1つの第1の信号ユニット内の前記ラッチユニットのラッチイネーブル端子とに接続され、前記インバータの出力端子は、前記第2の信号ユニット内の前記フリップフロップのそれぞれのリセット端子またはセット端子に接続されることを特徴とする請求項３に記載の信号入力回路。
6. 前記信号入力回路が、
   前記制御信号を前記第2の信号ユニットに出力し、前記制御信号入力端子からの前記制御信号を反転し、反転した制御信号を前記第1の信号ユニット内の前記ラッチユニットに出力するように構成されたインバータをさらに備え、
   前記インバータの入力端は、前記制御信号入力端子と、前記第2の信号ユニット内の前記フリップフロップのそれぞれのリセット端子またはセット端子とに接続され、前記インバータの出力端子は、前記少なくとも1つの第1の信号ユニット内の前記ラッチユニットのラッチイネーブル端子に接続されることを特徴とする請求項３に記載の信号入力回路。
7. 前記制御信号が第1の電圧レベルであるときは、前記少なくとも1つの第1の信号ユニット内の前記ラッチユニットは、前記対応する共通信号を受信し、前記対応する共通信号を前記対応する第1の信号として出力するようにイネーブルされ、前記第2の信号ユニットはリセットまたはセットされ、
   前記制御信号が前記第1の電圧レベルとは反対の第2の電圧レベルであるときは、前記第2の信号ユニットは、前記対応する共通信号を受信し、前記対応する共通信号を出力し、前記第1の信号ユニット内の前記ラッチユニットは以前に受信した前記対応する共通信号をラッチすることを特徴とする請求項１に記載の信号入力回路。
8. それぞれが対応する第3の信号を受信するように構成された少なくとも1つの第3の信号入力端子と、
   少なくとも1つの第3の信号出力端子と、
   前記対応する第3の信号を受信し、前記対応する第3の信号を前記第1の信号として前記少なくとも1つの第3の信号出力端子を通して出力するように構成された少なくとも1つの第3の信号ユニットであって、前記第3の信号ユニットの入力端子は、前記少なくとも1つの第3の信号入力端子に接続され、前記少なくとも1つの第3の信号ユニットの各出力端子は前記第3の信号出力端子に接続される、少なくとも1つの第3の信号ユニットと
   をさらに備えることを特徴とする請求項１に記載の信号入力回路。
9. 前記第3の信号ユニットがラッチユニットを含むことを特徴とする請求項８に記載の信号入力回路。
10. 前記第3の信号ユニット内の前記ラッチユニットのラッチイネーブル端子が前記制御信号入力端子に接続され、
    前記制御信号が第1の電圧レベルである場合は、前記第3の信号ユニット内の前記ラッチユニットは、前記対応する第3の信号を受信し、前記対応する第3の信号を前記第1の信号として出力するようにイネーブルされ、
    前記制御信号が前記第1の電圧レベルとは反対の第2の電圧レベルである場合は、前記第3の信号ユニット内の前記ラッチユニットは、以前に受信した前記対応する第3の信号をラッチすることを特徴とする請求項９に記載の信号入力回路。
11. 前記第3の信号ユニットが、直列に接続された複数のフリップフロップを含み、第1のラッチユニットの入力端子は前記第3の信号ユニットの入力端子として使用され、他のフリップフロップの各入力端子は、左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は、前記第3の信号ユニットの出力端子として使用されることを特徴とする請求項８に記載の信号入力回路。
12. 前記制御信号入力端子からの前記制御信号を反転し、反転した制御信号を前記第3の信号ユニットに出力するように構成されたインバータをさらに備え、
    前記インバータの入力端子は、前記制御信号入力端子に接続され、前記インバータの出力端子は前記第3の信号ユニット内の前記ラッチユニットのリセット端子またはセット端子に接続され、
    前記制御信号が第1の電圧レベルであるときは、前記第3の信号ユニットはリセットまたはセットされ、
    前記制御信号が前記第1の電圧レベルとは反対の第2の電圧レベルであるときは、前記第3の信号ユニットは、前記対応する第3の信号を受信し、前記対応する第3の信号を前記第1の信号として出力するように構成されることを特徴とする請求項１０に記載の信号入力回路。
13. 対応する第4の信号を受信するように構成された少なくとも1つの第4の信号入力端子と、
    少なくとも1つの第4の信号出力端子と、
    前記対応する第4の信号を受信し、前記対応する第4の信号を前記制御信号の制御下で前記第2の信号として前記少なくとも1つの第4の信号出力端子を通して出力するように構成された少なくとも1つの第4の信号ユニットとをさらに備え、
    前記少なくとも1つの第4の信号ユニットの入力端子は、前記少なくとも1つの第4の信号入力端子に接続され、前記少なくとも1つの第4の信号ユニットの出力端子は前記少なくとも1つの第4の信号出力端子に接続されることを特徴とする請求項１に記載の信号入力回路。
14. 前記第4の信号ユニットが、直列に接続された複数のフリップフロップを備え、第1のラッチユニットの入力端子は、前記第4の信号ユニットの入力端子として使用され、前記複数のフリップフロップの他のフリップフロップの各入力端子は左側に隣接するフリップフロップの出力端子に接続され、最も右側のフリップフロップの出力端子は、前記第3の信号ユニットの出力端子として使用されることを特徴とする請求項１３に記載の信号入力回路。
15. 前記制御信号入力端子からの前記制御信号を反転し、反転した制御信号を前記第4の信号ユニットに出力するように構成されたインバータをさらに備え、
    前記インバータの入力端子は、前記制御信号入力端子に接続され、前記インバータの出力端子は前記第4の信号ユニット内の前記フリップフロップのリセット端子またはセット端子に接続され、
    前記制御信号が第1の電圧レベルであるときは、前記第4の信号ユニットはリセットまたはセットされ、
    前記制御信号が前記第1の電圧レベルとは反対の第2の電圧レベルであるときは、前記第4の信号ユニットは、前記対応する第4の信号を受信し、前記対応する第4の信号を前記第2の信号として出力することを特徴とする請求項１４に記載の信号入力回路。
16. 前記第1の信号が動作モード信号を含み、前記第2の信号が機能信号を含むことを特徴とする請求項１に記載の信号入力回路。
17. 前記制御信号が前記信号入力回路の電源によって、または外部デバイスによって発生されることを特徴とする請求項１に記載の信号入力回路。
18. 第2の信号ユニットをリセットまたはセットするため、および対応する共通信号入力端子から共通信号を受信し前記共通信号を第1の信号として出力するように第1の信号ユニット内のラッチユニットをイネーブルするために、第1の電圧レベルを有する制御信号を入力するステップであって、前記ラッチユニットおよび前記第2の信号ユニットは前記対応する共通信号入力端子に接続される、ステップと、
    前記ラッチユニットを以前に受信した対応する共通信号にラッチし、前記第2の信号ユニットを、前記対応する共通信号入力端子から前記対応する共通信号を受信し、前記対応する共通信号を第2の信号として出力するようにイネーブルするために、前記第1の電圧レベルとは反対の第2の電圧レベルを有する前記制御信号を入力するステップと
    を含むことを特徴とする複数の信号を入力する方法。
19. 前記第1の信号が動作モード信号を含み、前記第2の信号が機能信号を含むことを特徴とする請求項１８に記載の方法。
20. 前記制御信号が前記信号入力回路の電源によって、または外部デバイスによって発生されることを特徴とする請求項１８に記載の方法。
21. 制御信号を入力するように構成された制御信号ピンと、
    それぞれが対応する共通信号を入力するように構成された少なくとも1つの共通信号ピンと、
    前記制御信号を受信し、前記対応する共通信号を受信し、前記対応する共通信号を前記制御信号の制御下で第1の信号と第2の信号の少なくとも1つとして出力するように構成された信号入力回路と
    を備え、前記信号入力回路の制御信号入力端子は、前記制御信号ピンに接続され、前記少なくとも1つの共通ピンは前記信号入力回路の対応する共通信号入力端子に接続されることを特徴とするチップ。

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