TWI496417B - 信號輸入電路和方法以及具有信號輸入電路的晶片 - Google Patents

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Description

信號輸入電路和方法以及具有信號輸入電路的晶片
本發明係有關積體電路，特別關於一種信號輸入電路和方法以及具有信號輸入電路的晶片。
在積體電路應用中，各種信號(例如，電源信號、工作模式信號、功能信號等)係透過晶片的引腳(pin)輸入到晶片中的信號輸入電路，並透過晶片中的信號輸入電路輸入至晶片中相應的信號處理元件。當晶片具有多種工作模式時，需要多個工作模式信號，透過多個工作模式信號的組合來指示多種工作模式。
在現有晶片中，通常使用單獨的工作模式引腳輸入工作模式信號，換言之，每個工作模式信號需佔用一個引腳。圖1所示為現有技術的晶片中信號輸入電路的示意方塊圖。如圖1所示，信號輸入電路100包括多個工作模式信號單元(工作模式信號單元111~工作模式信號單元11J)和多個功能信號單元(功能信號單元121~功能信號單元12K)。換言之，信號輸入電路100可包括至少一個工作模式信號單元和至少一個功能信號單元。工作模式信號單元111~工作模式信號單元11J的輸入埠分別作為信號輸入電路100的工作模式信號輸入埠，一對一地耦接到晶片的工作模式信號引腳Workmode_pin[1]~工作模式信號引腳Workmode_pin[J]。工作模式信號單元111~工作模式信號單元11J的輸出埠分別輸出從工作模式信號引腳 接收的工作模式信號Workmode_sig[1]~工作模式信號Workmode_sig[J]。功能信號單元121~功能信號單元12K的輸入埠分別作為信號輸入電路100的功能信號輸入埠，一對一地耦接到晶片的功能信號引腳Function_pin[1]~功能信號引腳Function_pin[K]。功能信號單元121~功能信號單元12K的輸出埠分別輸出從功能信號引腳接收的功能信號Function_sig[1]~功能信號Function_sig[K]。現有技術中信號單元比較常見的實現方式是正反器。如圖1所示，每個工作模式信號單元和每個功能信號單元都由正反器實現。
在實際操作中，晶片通常在進入一種工作模式後就不會改變工作模式。換言之，理想狀態下工作模式信號基本上僅在晶片被電力開啟時確定晶片的工作模式，此後工作模式信號不再改變。然而，由於某些原因，可能會造成工作模式信號引腳上的信號改變並經由工作模式信號單元的正反器輸出，進而導致晶片工作模式的改變。在晶片已經進入一種工作模式後，是不期望出現這種情況的。此外，在使用現有技術(示於圖1)的信號輸入電路時，晶片中每個工作模式信號單獨佔用一個引腳，這會導致引腳的浪費，尤其是在晶片的引腳數不足的情況下。
一種信號輸入電路，包括：一控制信號輸入埠，接收一控制信號；一共用信號輸入埠，接收相應的一共用信號；多個第一信號輸出埠，輸出相應的多個第一信號；多 個第一信號單元，每一該第一信號單元的一輸入埠耦接至相對應之該共用信號輸入埠，每一該第一信號單元的一輸出埠耦接至相對應之該第一信號輸出埠，每一該第一信號單元包括一鎖存器，每一該鎖存器受控於該控制信號，接收相應的該共用信號並輸出該共用信號作為該第一信號；多個第二信號輸出埠，輸出相應的多個第二信號；以及多個第二信號單元，每一該第二信號單元的一輸入埠耦接至相對應之該共用信號輸入埠，每一該第二信號單元的一輸出埠耦接至相對應之該第二信號輸出埠，每一該第二信號單元受控於該控制信號，接收相應的該共用信號並輸出該共用信號作為該第二信號。
本發明還提供一種信號輸入方法，使用如上所述的信號輸入電路來執行信號輸入，包括：在一控制信號輸入埠輸入具有一第一電位的一控制信號，以使得耦接到每一共用信號輸入埠的相應一第一信號單元的一鎖存器被致能，以接收來自該共用信號輸入埠的一共用信號並輸出該共用信號作為一第一信號，並使得耦接到每一該共用信號輸入埠的相應一第二信號單元被控制為重設或設定；以及在該控制信號輸入埠輸入具有與該第一電位反相的一第二電位的該控制信號，以使得耦接到每一該共用信號輸入埠的相應該第二信號單元接收來自該共用信號輸入埠的該共用信號並輸出該共用信號作為一第二信號，並使得耦接到每一該共用信號輸入埠的相應該第一信號單元的該鎖存器鎖存先前接收到的該共用信號。
本發明還提供一種晶片，包括：一控制信號引腳，輸 入一控制信號；多個共用引腳，輸入相應的多個共用信號；以及如上所述的一信號輸入電路，其中，該控制信號輸入埠耦接到該控制信號引腳，每一該共用信號輸入埠耦接到相應的每一該共用引腳，該信號輸入電路接收該控制信號引腳的該控制信號，並在該控制信號的控制下接收相應的每一該共用信號並輸出該共用信號作為一第一信號或者一第二信號。
以下將對本發明的實施例給出詳細的說明。雖然本發明將結合實施例進行闡述，但應理解這並非意指將本發明限定於這些實施例。相反地，本發明意在涵蓋由後附申請專利範圍所界定的本發明精神和範圍內所定義的各種變化、修改和均等物。
此外，在以下對本發明的詳細描述中，為了提供針對本發明的完全的理解，提供了大量的具體細節。然而，於本技術領域中具有通常知識者將理解，沒有這些具體細節，本發明同樣可以實施。在另外的一些實例中，對於大家熟知的方法、程序、元件和電路未作詳細描述，以便於凸顯本發明之主旨。
在本發明的實施例中，透過共用信號輸入電路的部分信號輸入埠的方法，節省信號輸入電路的晶片的引腳。
圖2所示為根據本發明一實施例之信號輸入電路的示意方塊圖。如圖2所示，信號輸入電路200包括：一控制信號輸入埠201，從外部(例如，信號輸入電路200設置 於晶片的一控制引腳Control_pin，本發明並不以此為限)接收一控制信號Control_sig、一或多個共用信號輸入埠(例如，共用信號輸入埠231~共用信號輸入埠23L)，分別從外部(例如，信號輸入電路200設置於晶片的一共用引腳(共用引腳Common_pin[1]~共用引腳Common_pin[L])，本發明並不以此為限)接收一或多個共用信號(共用信號Common_sig[1]~共用信號Common_sig[L])；一或多個第一信號輸出埠(第一信號輸出埠241~第一信號輸出埠24L)，分別輸出一或多個第一信號(第一信號First_sig[1]~第一信號First_sig[L])；以及一或多個第二信號輸出埠(第二信號輸出埠251~第二信號輸出埠25L)，分別輸出一或多個第二信號(第二信號Second_sig[1]~第二信號Second_sig[L])。
信號輸入電路200還包括一或多個第一信號單元(第一信號單元211~第一信號單元21L)和一或多個第二信號單元(第二信號單元221~第二信號單元22L)。第一信號單元211~第一信號單元21L的輸入埠一對一地耦接到共用信號輸入埠231~共用信號輸入埠23L，第一信號單元211~第一信號單元21L的輸出埠一對一地耦接到第一信號輸出埠241~第一信號輸出埠24L。在本發明的一個實施例中，第一信號單元211~第一信號單元21L分別包括一鎖存器(鎖存器291~鎖存器29L)。鎖存器291~鎖存器29L的一致能端受控於控制信號輸入埠201的控制信號Control_sig。鎖存器291~鎖存器29L在控制信號Control_sig的控制下接收相應的共用信號，並輸出共用信 號作為第一信號。第二信號單元221~第二信號單元22L的輸入埠一對一地耦接到共用信號輸入埠231~共用信號輸入埠23L，第二信號單元221~第二信號單元22L的輸出埠一對一地耦接到第二信號輸出埠251~第二信號輸出埠25L。每個第二信號單元的控制端受控於控制信號輸入埠201的控制信號Control_sig。每個第二信號單元在控制信號的控制下接收相應的共用信號，並輸出共用信號作為第二信號。更具體而言，當控制信號Control_sig具有一第一電位(例如，邏輯“0”)時，鎖存器291~鎖存器29L被致能，以接收相應的共用信號並輸出共用信號作為第一信號，第二信號單元221~第二信號單元22L被控制為設定或者重設；當控制信號Control_sig具有與第一電位相反的一第二電位(例如，邏輯“1”)時，第二信號單元221~第二信號單元22L接收相應的共用信號並輸出共用信號作為第二信號，鎖存器291~鎖存器29L鎖存先前接收到的共用信號。應當理解的是，在本發明中，電位指的是邏輯電位，信號的值指的是信號的邏輯值。邏輯值對應於邏輯電位，“1”表示高電位，“0”表示低電位。
在信號輸入電路200中，第二信號單元可以使用任何適當的信號單元的結構來實現。例如，第二信號單元可以使用由兩個串接的D型正反器(D-type Flip-Flop,DFF)的功能信號單元的結構實現。本發明並不以此為限。
信號輸入電路200可以包括至少一個共用信號輸入埠、至少一個第一信號輸出埠、至少一個第一信號單元、至少一個第二信號輸出埠以及至少一個第二信號單元。
透過使第一信號單元和第二信號單元使用共用信號輸入埠，並在控制信號的控制下分別輸出第一信號和第二信號，使得本實施例的信號輸入電路僅需少量的信號輸入埠，進而使應用本發明之信號輸入電路的晶片可以透過更少的引腳輸入信號。在本發明一個實施例中，第一信號包括一工作模式信號，第二信號包括一功能信號。
圖3所示為根據本發明一實施例之信號輸入電路300的電路示意圖。如圖3所示，在信號輸入電路300中，每個第一信號單元(第一信號單元311~第一信號單元31L)都包括一鎖存器(鎖存器391~鎖存器39L)。鎖存器391~鎖存器39L的輸入埠D分別作為第一信號單元311~第一信號單元31L的輸入埠，一對一地耦接到多個共用信號輸入埠(例如，共用信號輸入埠331~共用信號輸入埠33L)。鎖存器391~鎖存器39L的輸出埠Q分別作為第一信號單元311~第一信號單元31L的輸出埠，一對一地耦接到信號輸入電路300的第一信號輸出埠341~第一信號輸出埠34L。鎖存器391~鎖存器39L的致能端GN耦接到信號輸入電路300的控制信號輸入埠301以接收控制信號Control_sig。在如圖3所示的信號輸入電路300中，鎖存器391~鎖存器39L的致能電位是低電位“0”。換言之，在致能端GN輸入信號高電位“1”時，鎖存器391~鎖存器39L鎖存先前輸入的信號；在致能端GN輸入信號低電位“0”時，鎖存器391~鎖存器39L被致能，鎖存器391~鎖存器39L的輸出信號與輸入信號相同。
第二信號單元321~第二信號單元32L包括2個串接 的D型正反器(正反器3101~正反器310L、以及正反器3111~正反器311L)。應當理解，每個第二信號單元也可以使用任意適當的信號單元的結構實現，本發明並不以此為限。另外，第二信號單元321~第二信號單元32L中也可以包括2個以上的串接的正反器，本發明並不以此為限。另外，正反器的類型也不限於D型正反器，也可以使用其他類型的正反器(例如，J-K正反器、S-R正反器等)，本發明並不以此為限。在D型正反器中，設定埠和重設埠如果是高電位“1”有效(也可以是低電位“0”有效，這取決於正反器的類型)，即設定電位和重設電位均為高電位“1”。在設定埠SET上的信號為有效電位(例如，高電位“1”)時，正反器的輸出埠Q輸出高電位“1”；在重設埠CLR上的信號為有效電位(例如，高電位“1”)時，正反器的輸出埠Q輸出低電位“0”。
如圖3所示，在每個第二信號單元(第二信號單元321~第二信號單元32L)中，第一個正反器(正反器3101~正反器310L)的輸入埠D作為第二信號單元的輸入埠，耦接到一個共用信號輸入埠(共用信號輸入埠3101~共用信號輸入埠310L)，第二個正反器(正反器3111~正反器311L)的輸入埠D耦接到第一個正反器(正反器3101~正反器310L)的輸出埠Q，第二個正反器(正反器3111~正反器311L)的輸出埠Q作為第二信號單元的輸出埠。控制信號輸入埠301經由反相器303耦接到每個第二信號單元中的每個正反器的重設埠CLR。在第二信號單元321~第二信號單元32L包括更多個串接的正反器的情況下， 第一個正反器的輸入埠用作第二信號單元的輸入埠，其他每個正反器的輸入埠耦接到前一個正反器的輸出埠，最後一個正反器的輸出埠用作第二信號單元的輸出埠。
在本發明另一個實施例中，控制信號輸入埠301也可以經由反相器303耦接到每個第二信號單元中的每個正反器的設定埠SET。正反器的設定電位和重設電位是高電位。換言之，在正反器的設定埠SET或重設埠CLR上輸入信號為高電位“1”時，正反器被設定或重設。正反器在被設定期間輸出信號高電位“1”，在被重設期間輸出信號低電位“0”。在被設定或重設期間，正反器的輸入信號不被讀取。此外，時脈信號輸入埠302，從外部(例如，信號輸入電路300設置於晶片的時脈引腳CLK_pin，本發明並不以此為限)接收並向每個正反器提供時脈信號CLK_sig。在時脈信號CLK_sig的值從低電位“0”變為高電位“1”時，如果正反器的設定埠SET和重設埠CLR都無效，則正反器的輸出埠Q對輸入埠D進行採樣，即正反器的輸出信號等於輸入信號。
在圖3所示的信號輸入電路300中，第一信號單元311~第一信號單元31L的鎖存器(鎖存器391~鎖存器39L)的致能電位與第二信號單元321~第二信號單元32L的正反器(正反器3101~正反器310L，正反器3111~正反器311L)的重設/設定電位反相。因此，為了使第一信號單元311~第一信號單元31L和第二信號單元321~第二信號單元32L在控制信號的控制下工作而不發生衝突，在控制信號輸入埠301和第二信號單元321~第二信號單元32L的 輸入埠之間加入了反相器303。如圖3所示，反相器303的輸入埠耦接到控制信號輸入埠301，反相器303的輸出埠耦接到第二信號單元321~第二信號單元32L的每個正反器的重設埠CLR(可替換地，反相器303的輸出埠也可以耦接到每個正反器的設定埠SET)，反相器303將來自控制信號輸入埠301的控制信號反相並輸出反相後之控制信號給第二信號單元321~第二信號單元32L，而控制信號輸入埠301直接耦接到鎖存器391~鎖存器39L的致能端，以輸出控制信號到第一信號單元311~第一信號單元31L。這樣，在鎖存器391~鎖存器39L不鎖存信號而是輸出所接收的信號時，第二信號單元321~第二信號單元32L被重設(或設定)；在鎖存器391~鎖存器39L鎖存先前接收的信號時，第二信號單元321~第二信號單元32L輸出所接收的信號。在另一實施例中，反相器303也可以設置在鎖存器391~鎖存器39L的致能端與控制信號輸入埠301之間，以保證到達鎖存器391~鎖存器39L的致能端的信號與到達第二信號單元321~第二信號單元32L的每個正反器的重設埠或設定元端的信號反相，即反相器303的輸入埠耦接到控制信號輸入埠301，反相器303的輸出埠耦接到鎖存器391~鎖存器39L的致能端，反相器303將來自控制信號輸入埠301的控制信號反相並輸出反相的控制信號到第一信號單元311~第一信號單元31L，而控制信號輸入埠301直接耦接到第二信號單元321~第二信號單元32L的每個正反器的重設埠或設定埠，以輸出控制信號到第二信號單元321~第二信號單元32L。另外，在 另一實施例中，當鎖存器391~鎖存器39L的致能電位與第二信號單元的正反器的重設/設定電位同相時，不需要引入反相器。
圖4所示為根據本發明一實施例之信號輸入電路的工作原理的波形示意圖。圖2和圖3所示的信號輸入電路200和信號輸入電路300中有多個第一信號單元和多個第二信號單元。每一第一信號單元的工作原理皆相同，每一第二信號單元的工作原理亦相同。因此，為了簡明起見，圖4僅示出了圖3中一個第一信號單元31i和與第一信號單元31i共同耦接到一個共用信號輸入埠的第二信號單元32i的工作原理的波形。共用信號Common_sig[i]是第一信號單元31i和第二信號單元32i共同耦接到的共用信號輸入埠33i上的共用信號。
如圖4所示，當控制信號輸入埠301的控制信號Control_sig為第一電位(例如，邏輯“0”)時，第一信號單元31i的鎖存器被致能以輸出所接收到的信號，即第一信號單元31i從共用信號輸入埠33i接收的共用信號Common_sig[i]並輸出共用信號Common_sig[i]作為第一信號First_sig[i]。因此，圖4所示第一信號單元31i輸出的第一信號First_sig[i]的值與共用信號Common_sig[i]的值相同，並且隨著共用信號Common_sig[i]的改變而改變。此時，第二信號單元32i中的每個正反器被重設為輸出低電位“0”，因此第二信號單元32i輸出的第二信號Second_sig[i]的值為低電位“0”。可替換地，在另一實施例中，如果控制信號輸入埠301耦接到第二信號單元32i的 每個正反器的設定埠SET，那麼當控制信號輸入埠301的控制信號Control_sig為第一電位(例如，邏輯“0”)時，第二信號單元32i的每個正反器被設定為輸出高電位“1”，則第二信號單元32i輸出的第二信號Second_sig[i]的值為高電位“1”。
在時脈信號CLK_sig的正緣T61時刻，控制信號輸入埠301的控制信號Control_sig的值變為第二電位(例如，邏輯“1”)，第一信號單元31i中的鎖存器鎖存先前接收的共用信號Common_sig[i]，第二信號單元32i中的正反器對共用信號輸入埠33i上的信號採樣，從共用信號輸入埠33i接收相應的共用信號Common_sig[i]並輸出共用信號作為第二信號Second_sig[i]。由於圖3所示的電路中第二信號單元32i包括2個串接的正反器(正反器310i和正反器311i)，因此所接收到的值為value2的共用信號Common_sig[i]在經過2個時脈的延遲後，在時脈信號CLK_sig的正緣(T62時刻)才傳遞到第二信號單元32i的輸出埠並被輸出，第二信號Second_sig[i]的值變為value2。此後，在時刻T63，共用信號Common_sig[i]的值變為value3；第一信號單元31i中的鎖存器仍處於鎖存狀態，因此第一信號單元31i輸出的第一信號First_sig[i]的值保持為先前鎖存的value2；而第二信號單元32i的輸出信號Second_sig[i]的值在經過2個時脈延遲後，在時脈信號CLK_sig的正緣(時刻T64)改變為value3。有利之處在於，使用鎖存器來實現第一信號單元31i，當共用信號輸入埠33i的共用信號Common_sig[i]從value2變為value3 時，鎖存器鎖存先前接收到的共用信號值value2而不隨之變化，進而保持輸出的第一信號First_sig[i]的穩定。
在本發明的實施例中，第一電位和第二電位的值不限於圖4的示例，而是根據信號輸入電路的具體結構而定，只要第一電位與第二電位的相位相反，本發明並不以此為限。例如，在圖3中控制信號輸入埠經由反相器耦接到每個鎖存器的致能端GN而不是每個正反器的重設埠CLR的情況下，當控制信號Control_sig的值為“1”(即第一電位)時，第一信號單元的鎖存器被致能以輸出所接收到的信號，第二信號單元中的每個正反器被重設；而當控制信號Control_sig的值為“0”(即第二電位)時，第一信號單元的鎖存器鎖存先前接收到的信號，第二信號單元輸出所接收的信號。
在圖3和圖4所示的實施例中，信號輸入電路中包含相同數目的第一信號和第二信號。實際上，第一信號和第二信號的數目可以不同。例如，在具有多種工作模式的晶片中，通常，工作模式信號的數目小於功能信號的數目，但也有可能等於或大於功能信號的數目。當第一信號與第二信號的數目不同時，共用信號輸入埠的數目可以與二者中數目最小的一個相同，即盡最大可能地使第一信號和第二信號經由共用信號輸入埠來接收，剩餘的沒有經由共用信號輸入埠來接收的第一信號或第二信號可以採用任何適當的信號單元的結構來實現傳輸。本發明並不以此為限。
圖5所示為根據本發明另一實施例的信號輸入電路 500的示意性方塊圖。在圖5所示的實施例中，第一信號的數目大於第二信號的數目。其中，控制信號輸入埠501、共用信號輸入埠531~共用信號輸入埠53L、第一信號輸出埠541~第一信號輸出埠54L、第二信號輸出埠551~第二信號輸出埠55L、鎖存器591~鎖存器59L、第一信號單元511~第一信號單元51L以及第二信號單元521~第二信號單元52L等的結構和功能與圖2所示的信號輸入電路200中的相應部分相同，在此不再贅述。相較於圖2所示的信號輸入電路200，圖5所示的信號輸入電路500還包括：多個第三信號輸入埠(第三信號輸入埠571~第三信號輸入埠57M)從外部(例如，信號輸入電路500設置於晶片的第一信號輸入引腳)接收相應的第三信號；多個第三信號輸出埠(第三信號輸出埠581~第三信號輸出埠58M)輸出相應的第三信號作為第一信號(第一信號Fisrt_sig[L+1]~第一信號Fisrt_sig[L+M])；以及多個第三信號單元(第三信號單元561~第三信號單元56M)，其係在控制信號Control_sig的控制下接收相應的第三信號，並透過第三信號輸出埠581~第三信號輸出埠58M輸出相應的第三信號作為第一信號Fisrt_sig[L+1]~第一信號Fisrt_sig[L+M]。第三信號單元561~第三信號單元56M的輸入埠一對一地耦接到第三信號輸入埠571~第三信號輸入埠57M，第三信號單元561~第三信號單元56M的輸出埠一對一地耦接到第三信號輸出埠581~第三信號輸出埠58M，第三信號單元561~第三信號單元56M的控制端受控於控制信號輸入埠501的控制信號Control_sig， 並在控制信號Control_sig的控制下接收相應的第三信號並輸出相應的第三信號作為第一信號。在圖5所示的實施例中，第一信號的數目大於第二信號的數目，其中，多個第一信號和多個第二信號係透過多個共用信號輸入埠(例如，共用信號輸入埠531~共用信號輸入埠53L)接收，並分別經由第一信號單元511~第一信號單元51L和第二信號單元521~第二信號單元52L輸出，而多於第二信號的其餘第一信號(為避免混淆，在圖5所示的實施例中也被稱為第三信號)則單獨採用相應的第三信號輸入埠(第三信號輸入埠551~第三信號輸入埠55M)接收，並分別經由第三信號單元561~第三信號單元56M輸出。第三信號單元561~第三信號單元56M可以以任何適當的信號單元的結構來實現，也可以使用如圖2所示的根據本發明一實施例的第一信號單元的結構來實現，本發明並不以此為限。
在本發明一實施例中，第一信號和第三信號包括工作模式信號，第二信號包括功能信號。以下將結合圖6和圖7說明第三信號單元561~第三信號單元56M的結構。
圖6所示為根據本發明另一實施例之信號輸入電路600的電路示意圖。圖6所示的電路600是圖5所示的信號輸入電路500的一種具體電路示例。在圖6所示的實施例中，使用鎖存器實現未與其他信號單元共用信號輸入埠的第三信號單元。具體而言，在信號輸入電路600中，M個第三信號單元(第三信號單元661~第三信號單元66M)中每個都包括一鎖存器(鎖存器6121~鎖存器612M)。每 個鎖存器的輸入埠D用作鎖存器所在的第三信號單元的輸入埠，每個鎖存器的輸出埠Q用作鎖存器所在的第三信號單元的輸出埠。鎖存器6121~鎖存器612M的致能端GN耦接到控制信號輸入埠601。這樣，當控制信號601的值是“0”(即第一電位)時，鎖存器6121~鎖存器612M也被致能，以分別從第三信號輸入埠671~第三信號輸入埠67M接收相應的第三信號，並分別經由第三信號輸出埠681~第三信號輸出埠68M輸出相應的第三信號作為第一信號。當控制信號601的值是“1”(即第二電位)時，鎖存器6121~鎖存器612M鎖存並輸出先前接收到的信號。圖6中的其他部分如時脈信號輸入埠602、控制信號輸入埠601、共用信號輸入埠631~共用信號輸入埠63L、第一信號輸出埠641~第一信號輸出埠64L、第二信號輸出埠651~第二信號輸出埠65L、鎖存器691~鎖存器69L、正反器6101~正反器610L、正反器6111~正反器611L、第一信號單元611~第一信號單元61L以及第二信號單元621~第二信號單元62L與圖3所示的電路300中的相應部分的結構和功能相同，在此不再贅述。
圖7所示為根據本發明另一實施例之信號輸入電路700的電路示意圖。圖7所示的電路700是圖5所示的信號輸入電路500的另一種具體電路示例。在圖7所示的實施例中，使用正反器來實現未與其他信號單元共用信號輸入埠的第三信號單元。具體而言，在信號輸入電路700中，多個第三信號單元(第三信號單元761~第三信號單元76M)中每個包括2個串接的D型正反器(正反器7121 ~正反器712M、以及正反器7131~正反器713M)。應當理解的是，每個第三信號單元也可以包括更多個串接的正反器，這可以根據實際需要而定，本發明並不以此為限。另外，正反器的類型也不限於D型正反器，也可以使用其他類型的正反器(例如，J-K正反器、S-R正反器等)，本發明並不以此為限。正反器7121~正反器712M的輸入埠用作第三信號單元的輸入埠，正反器7131~正反器713M的輸入埠耦接到正反器7121~正反器712M的輸出埠，正反器7131~正反器713M的輸出埠用作第三信號單元的輸出埠。反相器703將來自控制信號輸入埠701的控制信號反相並輸出反相的控制信號到第三信號單元761~第三信號單元76M。控制信號輸入埠701耦接到反相器703的輸入埠，反相器703的輸出埠耦接到第三信號單元761~第三信號單元76M的每個正反器的重設埠CLR。當然，可替代地，反相器703的輸出埠也可以耦接到第三信號單元761~第三信號單元76M的每個正反器的設定埠SET。在使用更多個串接的正反器的情況下，第一個正反器的輸入埠用作第三信號單元的輸入埠，其他每個正反器的輸入埠耦接到前一個正反器的輸出埠，最後一個正反器的輸出埠用作第三信號單元的輸出埠。這樣，當控制信號的值是“0”(即第一電位)時，第三信號單元761~第三信號單元76M中的每個正反器被控制為重設或者設定；當控制信號的值是“1”(即第二電位)時，第三信號單元761~第三信號單元76M分別從第三信號輸入埠771~第三信號輸入埠77M接收相應的第三信號，並分別經由第三信號輸出埠781~ 第三信號輸出埠78M輸出第三信號作為第一信號。信號輸入電路700中的其他部分(例如，控制信號輸入埠701、時脈信號輸入埠702、共用信號輸入埠731~共用信號輸入埠73L、第一信號輸出埠741~第一信號輸出埠74L、第二信號輸出埠751~第二信號輸出埠75L、鎖存器791~鎖存器79L、正反器7101~正反器710L、正反器7111~正反器711L、第一信號單元711~第一信號單元71L以及第二信號單元721~第二信號單元72L等)與圖3所示的電路300中的相應部分的結構和功能相同，在此不再贅述。
圖8所示為根據本發明又一實施例之信號輸入電路800的示意性方塊圖。在圖8所示的實施例中，第二信號的數目大於第一信號的數目。相較於圖2所示的信號輸入電路200，圖8所示的信號輸入電路800還包括：多個第四信號輸入埠(第四信號輸入埠871~第四信號輸入埠87N)，每個從外部(例如，信號輸入電路800設置於晶片的第二信號輸入引腳)接收相應的第四信號；多個第四信號輸出埠(第四信號輸出埠881~第四信號輸出埠88N)，每個輸出相應的第四信號作為第二信號Second_sig[L+1]~第二信號Second_sig[L+N]；以及多個第四信號單元(第四信號單元861~第四信號單元86N)，每個在控制信號的控制下接收相應的第四信號，並透過第四信號輸出埠881~第四信號輸出埠88N輸出相應的第四信號作為第二信號Second_sig[L+1]~第二信號Second_sig[L+N]。第四信號單元861~第四信號單元86N的輸入埠一對一地耦接到第四信號輸入埠871~第四信號輸入埠87N，第四信號單元 861~第四信號單元86N的輸出埠一對一地耦接到第四信號輸出埠881~第四信號輸出埠88N。第四信號單元861~第四信號單元86N的控制端耦接到控制信號輸入埠801。在圖8所示的實施例中，第二信號的數目大於第一信號的數目，因此其中多個第二信號和多個第一信號係透過多個共用信號輸入埠(共用信號輸入埠831~共用信號輸入埠83L)接收，並分別經由第二信號單元821~第二信號單元82L和第一信號單元811~第一信號單元81L輸出，而多於第一信號的其餘第二信號(為避免混淆，在圖8所示的實施例中也稱為第四信號)則單獨採用相應的第四信號輸入埠接收，並分別經由第四信號單元861~第四信號單元86N輸出。第四信號單元861~第四信號單元86N可以以現有的任何適當的信號單元的結構來實現。另外，在圖8所示的實施例中，信號輸入電路800的其他部分(例如，控制信號輸入埠801、共用信號輸入埠831~共用信號輸入埠83L、第一信號輸出埠841~第一信號輸出埠84L、第二信號輸出埠851~第二信號輸出埠85L、鎖存器891~鎖存器89L、第一信號單元811~第一信號單元81L以及第二信號單元821~第二信號單元82L等)的結構和功能與圖2所示的信號輸入電路200中的相應部分相同，不再贅述。在本發明的一個實施例中，第一信號可以包括工作模式信號，第二信號和第四信號可以包括功能信號。以下將結合圖9示例性地說明第四信號單元861~第四信號單元86N的結構。
圖9所示為根據本發明又一實施例之信號輸入電路 900的電路示意圖。圖9所示的電路900是圖8所示的信號輸入電路800的一種具體電路示例。在圖9所示的實施例中，未與其他信號單元共用信號輸入埠的第四信號單元係由正反器實現。具體而言，在信號輸入電路900中，多第四信號單元(第四信號單元961~第四信號單元96N)中每個包括2個串接的D型正反器(正反器9121~正反器912M，正反器9131~正反器913M)。應當理解的是，正反器的類型也不限於D型正反器，也可以使用其他類型的正反器，本發明並不以此為限。在每個第四信號單元中，正反器9121~正反器912M的輸入埠用作第四信號單元的輸入埠，正反器9131~正反器913M的輸入埠耦接到正反器9121~正反器912M的輸出埠，正反器9131~正反器913M的輸出埠用作第四信號單元的輸出埠。反相器903將來自控制信號輸入埠901的控制信號反相，並輸出反相的控制信號到第四信號單元961~第四信號單元96N。控制信號輸入埠901耦接到反相器903的輸入埠，反相器903的輸出埠耦接到第四信號單元961~第四信號單元96N的每個正反器的重設埠CLR。當然，可替代地，反相器903的輸出埠也可以耦接到第四信號單元961~第四信號單元96N的每個正反器的設定埠SET。在其他實施例中，每個第四信號單元也可以包括更多個串接的正反器，這可以根據實際需要而定，本發明並不以此為限。在使用更多個串接的正反器的情況下，第一個正反器的輸入埠用作第四信號單元的輸入埠，其他每個正反器的輸入埠耦接到前一個正反器的輸出埠，最後一個正反器的輸出埠用作第四信號 單元的輸出埠。這樣，當控制信號的值是“0”(即第一電位)時，第四信號單元961~第四信號單元96N中的每個正反器被控制為重設或者設定；當控制信號的值是“1”(即第二電位)時，第四信號單元961~第四信號單元96N分別從第四信號輸入埠971~第四信號輸入埠97N接收相應的第四信號，並分別經由第四信號輸出埠981~第四信號輸出埠98N輸出所接收的第四信號作為第二信號。信號輸入電路900中的其他部分(例如，控制信號輸入埠901、時脈信號輸入埠902、共用信號輸入埠931~共用信號輸入埠93L、第一信號輸出埠941~第一信號輸出埠94L、第二信號輸出埠951~第二信號輸出埠95L、鎖存器991~鎖存器99L、正反器9101~正反器910L、正反器9111~正反器911L、第一信號單元911~第一信號單元91L以及第二信號單元921~第二信號單元92L等)與圖3所示的電路300中的相應部分的結構和功能相同，在此不再贅述。
根據本發明實施例的信號輸入電路可以用於具有多個工作模式的晶片中。具體而言，信號輸入電路可以作為晶片的信號輸入電路設置在晶片中。在這樣的情況下，第一信號可以是晶片的工作模式信號，第二信號可以是晶片的功能信號。
圖10所示為根據本發明一實施例之信號輸入方法的示意性流程圖。根據本發明實施例的信號輸入方法使用根據本發明上述實施例的信號輸入電路執行信號輸入。
在步驟S1010中，在信號輸入電路的一控制信號輸入埠輸入具有一第一電位的一控制信號，以使得耦接到每個 共用信號輸入埠的相應第一信號單元的鎖存器被致能，以接收來自共用信號輸入埠的共用信號並輸出共用信號作為第一信號，並使得耦接到每個共用信號輸入埠的相應第二信號單元被控制為重設或設定。
接著，在步驟S1020中，在信號輸入電路的控制信號輸入埠輸入具有與第一電位反相的一第二電位的控制信號，以使得耦接到每個共用信號輸入埠的相應第二信號單元接收來自共用信號輸入埠的共用信號並輸出共用信號作為第二信號，並使得耦接到每個共用信號輸入埠的相應第一信號單元的鎖存器鎖存先前接收到的共用信號。關於如圖10所示的信號輸入方法中每個步驟的更具體細節，可以參考以上對根據本發明實施例的信號輸入電路的操作的描述，在此不再贅述。
根據本發明的一個實施例，還提供了一種具有信號輸入電路的晶片。晶片可以包括：一控制信號引腳，輸入一控制信號；至少一個共用引腳，每個輸入相應的一共用信號；以及根據本發明的上述實施例的一信號輸入電路。信號輸入電路的一控制信號輸入埠耦接到控制信號引腳，信號輸入電路的至少一個共用信號輸入埠一對一地耦接到至少一個共用引腳。信號輸入電路接收控制信號引腳的控制信號，並在控制信號的控制下接收至少一個共用引腳的相應共用信號並輸出共用信號作為第一信號或者第二信號。
在根據本發明的實施例的信號輸入電路和方法以及具有信號輸入電路的晶片中，一對第一信號與第二信號共 用一個信號輸入埠，並透過控制信號來控制第一信號單元和第二信號單元來接收共用信號，並輸出共用信號作為第一信號或第二信號。由此，可以節省使用電路作為信號輸入電路的晶片的引腳。
另外，在根據本發明的實施例的信號輸入電路和方法以及具有信號輸入電路的晶片中，第一信號單元使用鎖存器來實現。由於鎖存器不需要時脈，因此電路可以節約功率。
此外，使用鎖存器來實現第一信號單元，使得當第一信號單元的鎖存器鎖存先前接收的共用信號後，第一信號輸入埠的信號改變不會導致第一信號單元的輸出埠的信號改變，進而保持第一信號的穩定。
圖11所示為根據本發明一實施例之信號輸入電路1100在全球定位系統(GPS)晶片中的應用示意圖。在圖11所示的實施例中，信號輸入電路1100設置在GPS晶片中。為簡明起見，圖11中僅示出信號輸入電路1100的概要電路圖。GPS晶片包括三個共用信號輸入引腳(共用信號輸入引腳Workmode_function_pin[1]~共用信號輸入引腳Workmode_function_pin[3])、一控制信號引腳1102、一時脈信號引腳1104和一電源電壓引腳1103，其中，三個共用信號輸入引腳(共用信號輸入引腳Workmode_function_pin[1]~共用信號輸入引腳Workmode_function_pin[3])一對一地耦接到外部設備HOST的通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]，控制信號引腳1102 耦接到外部設備的通用輸入輸出引腳GPIO[0]，電源電壓引腳1103耦接到供電電壓VCC，時脈信號引腳1104接收時脈信號。
GPS晶片的供電電壓VCC經過電阻R1後，與控制信號引腳1102所接收的來自外部設備通用輸入輸出引腳GPIO[0]的信號一起輸入到一及閘1105，及閘1105的輸出埠耦接到輸入電路1100的控制信號輸入埠1101。當GPS晶片被供電時，供電電壓VCC由“0”到“1”，相應地產生一個緩慢地由“0”到“1”的重設信號Reset_n。重設信號Reset_n的變化要比供電電壓VCC的變化緩慢。因此，在供電電壓VCC的值已變為“1”時，重設信號Reset_n的值還要保持為“0”一段時間。在這段時間，信號輸入電路1100的控制信號為“0”，相應地，信號輸入電路1100中的共用信號輸入引腳可以接收工作模式信號。在供電電壓VCC被供電後，經過上述一段時間後，重設信號Reset_n信號也變為“1”。此後，當外部設備透過通用輸入輸出引腳GPIO[0]發出信號的值為“1”時，信號輸入電路1100的控制信號為“1”，相應地，信號輸入電路1100中的共用信號輸入埠可以接收功能信號；當HOST透過通用輸入輸出引腳GPIO[0]發出信號的值為“0”時，信號輸入電路1100的控制信號為“0”，相應地，信號輸入電路1100中的共用信號輸入埠可以接收工作模式信號。換言之，信號輸入電路1100的控制信號輸入埠1101上的控制信號可以由晶片的供電電壓產生，也可以由其他外部設備(或晶片)產生。
信號輸入電路1100中包括多個第一信號單元(第一信 號單元1111~第一信號單元1113)和多個第二信號單元(第二信號單元1121~第二信號單元1123)。在圖11所示的實施例中，第一信號單元是工作模式信號單元，第二信號單元是功能信號單元。每個工作模式信號單元包括一鎖存器。每個功能信號單元由兩個串接的D型正反器組成。三個鎖存器的輸入埠一對一地經由三個共用信號輸入引腳耦接到外部設備的通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]，三個鎖存器的輸出埠分別輸出相應的工作模式信號。三個功能信號單元的輸入埠也一對一地經由三個共用信號輸入引腳耦接到外部設備的通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]，三個功能信號單元的輸出埠分別輸出相應的功能信號。三個鎖存器的致能端和每個正反器的重設埠都耦接到控制信號輸入埠1101。
當控制信號為“0”時，三個鎖存器分別接收從外部設備的通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]輸入的共用信號並作為工作模式信號輸出，直到控制信號為“1”時鎖存先前接收的工作模式信號。在信號輸入電路1100中，三個鎖存器的輸出組成一個3位元信號Workmode_sig[3：1]，確定GPS晶片的工作模式。當控制信號為“0”時，功能信號單元中的所有正反器被重設為“0”，直到控制信號為“1”。當控制信號為“1”時，正反器對來自外部設備的通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳 GPIO[3]的信號採樣，並隨後輸出所採樣的信號。
外部設備HOST可在GPS晶片被供電或透過通用輸入輸出引腳GPIO[0]發出低電位信號的同時，透過通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]輸出GPS晶片的工作模式信號。
GPS晶片有八種工作模式，具體如表1所示。3位元信號Workmode_sig[3：1]可以指示這八種工作模式。
一或多個分配器可以根據3位元之工作模式信號Workmode_sig[3：1]來確定晶片目前要進入的工作模式，並根據工作模式將每個功能信號送入相應的功能模組。如圖11所示，分配器1131根據所確定的工作模式將功能信號Function_sig[1]送入功能模組1141和功能模組1142中的一個或多個，分配器1132根據所確定的工作模式將功能信號Function_sig[2]送入功能模組1143和1144中的一個或 多個。功能模組1141可以是內建自測試模組，功能模組1142可以是通用序列匯流排功能模組，功能模組1143可以是串列週邊介面功能模組，功能模組1144可以是通用輸入輸出功能模組，本發明並不以此為限。工作模式信號Workmode_sig[3：1]也可以直接送入功能模組(例如，功能模組1145)，由功能模組根據工作模式信號Workmode_sig[3：1]所指示的工作模式對其功能進行選擇。功能模組1145可以是時脈產生模組，本發明並不以此無限。
在GPS晶片被供電並且重設信號Reset_n的值變為“1”之後，當透過通用輸入輸出引腳GPIO[0]發出高電位信號時，外部設備透過通用輸入輸出引腳GPIO[1]、通用輸入輸出引腳GPIO[2]和通用輸入輸出引腳GPIO[3]與GPS晶片進行功能信號的傳輸。如上所述，分配器根據不同的工作模式，將功能信號(例如，Function_sig[1]和Function_sig[2])送入不同的功能模組。部分功能信號(例如，Function_sig[3])可以不經由分配器直接送入功能模組(例如，圖11中的功能模組1145)。
圖11中所示的實施例僅為本發明信號輸入電路和方法之示例，本發明並不以此為限。根據本發明實施例的信號輸入電路和方法可應用於需要共用信號輸入埠的其他各種晶片或電路中。另外，圖11所示的實施例中僅示出了工作模式信號和功能信號採用共用信號輸入埠來實現輸入的相關引腳和元件，而未示出與本發明無關的其他結構，但本領域的技術人員應當可以理解，根據本發明實施 例的信號輸入電路和晶片不局限於圖11所示的結構以及不限於工作模式信號和功能信號數目相同的情形。
在上面對本發明具體實施例的描述中，針對一種實施方式描述和/或示出的特徵可以以相同或類似的方式在一個或更多個其他實施方式中使用，與其他實施方式中的特徵相組合，或替代其他實施方式中的特徵。
上文具體實施方式和附圖僅為本發明之常用實施例。顯然，在不脫離權利要求書所界定的本發明精神和發明範圍的前提下可以有各種增補、修改和替換。本領域技術人員應該理解，本發明在實際應用中可根據具體的環境和工作要求在不背離發明準則的前提下在形式、結構、佈局、比例、材料、元素、元件及其它方面有所變化。因此，在此披露之實施例僅用於說明而非限制，本發明之範圍由後附權利要求及其合法等同物界定，而不限於此前之描述。
100、200、300、500、600‧‧‧信號輸入電路
700、800、900‧‧‧信號輸入電路
111~11J‧‧‧工作模式單元
121~12K‧‧‧功能信號單元
201、301、501、601、701、801、901‧‧‧控制信號輸入埠
302、602、702、902‧‧‧時脈信號輸入埠
303、603、703、903‧‧‧反相器
211~21L、311~31L‧‧‧第一信號單元
511~51L、611~61L‧‧‧第一信號單元
711~71L、811~81L、911~91L‧‧‧第一信號單元
221~22L、321~32L‧‧‧第二信號單元
521~52L、621~62L‧‧‧第二信號單元
721~72L、821~82L、921~92L‧‧‧第二信號單元
231~23L、331~33L‧‧‧共用信號輸入埠
531~53L、631~63L‧‧‧共用信號輸入埠
731~73L、831~83L、931~93L‧‧‧共用信號輸入埠
241~24L、341~34L‧‧‧第一信號輸出埠
541~54L、641~64L‧‧‧第一信號輸出埠
741~74L、841~84L、941~94L‧‧‧第一信號輸出埠
251~25L、351~35L‧‧‧第二信號輸出埠
551~55L、651~65L‧‧‧第二信號輸出埠
751~75L、851~85L、951~95L‧‧‧第二信號輸出埠
291~29L、391~39L、591~59L、691~69L‧‧‧鎖存器
6121~612M、791~79L、891~89L、991~99L‧‧‧鎖存器
3101~310L、3111~311L、6101~610L‧‧‧正反器
6111~611L、7101~710L、7111~711L‧‧‧正反器
7121~712M、7131~713M、9101~910L‧‧‧正反器
9111~911L、9121~912N、9131~913N‧‧‧正反器
561~56M、661~66M、761~76M‧‧‧第三信號單元
571~57M、671~67M、771~77M‧‧‧第三信號輸入埠
581~58M、681~68M、781~78M‧‧‧第三信號輸出埠
861~86N、961~96N‧‧‧第四信號單元
871~87N、971~97N‧‧‧第四信號輸入埠
881~88N、981~98N‧‧‧第四信號輸出埠
S1010、S1020‧‧‧步驟
1100‧‧‧信號輸入電路
1101‧‧‧控制信號輸入埠
1102‧‧‧控制信號引腳
1103‧‧‧電源電壓信號引腳
1104‧‧‧時脈信號引腳
1105‧‧‧及閘
1111~1113‧‧‧第一信號單元
1121~1123‧‧‧第二信號單元
1131、1132‧‧‧分配器
1141~1145‧‧‧功能模組
以下結合附圖和具體實施例對本發明的技術方法進行詳細的描述，以使本發明的特徵和優點更為明顯。其中：圖1所示為現有技術的晶片中的信號輸入電路的示意性方塊圖；圖2所示為根據本發明一實施例之信號輸入電路的示意性方塊圖；圖3所示為根據本發明一實施例之信號輸入電路的電路示意圖；圖4所示為說明根據本發明一實施例之信號輸入電路 的工作原理的波形圖；圖5所示為根據本發明另一實施例之信號輸入電路的示意性方塊圖；圖6所示為根據本發明另一實施例之信號輸入電路的電路示意圖；圖7所示為根據本發明另一實施例之信號輸入電路的電路示意圖；圖8所示為根據本發明又一實施例之信號輸入電路的示意性方塊圖；圖9所示為根據本發明又一實施例之信號輸入電路的電路示意圖；圖10所示為根據本發明一實施例的信號輸入方法的示意性流程圖；以及圖11所示為根據本發明一實施例的信號輸入電路在全球定位系統晶片中的應用示意圖。
200‧‧‧信號輸入電路
201‧‧‧控制信號輸入埠
211~21L‧‧‧第一信號單元
221~22L‧‧‧第二信號單元
231~23L‧‧‧共用信號輸入埠
241~24L‧‧‧第一信號輸出埠
251~25L‧‧‧第二信號輸出埠
291~29L‧‧‧鎖存器

Claims (30)

  1. 一種信號輸入電路，包括：一控制信號輸入埠，接收一控制信號；一共用信號輸入埠，接收相應的一共用信號；多個第一信號輸出埠，輸出相應的多個第一信號；多個第一信號單元，每一該第一信號單元的一輸入埠耦接至相應之該共用信號輸入埠，每一該第一信號單元的一輸出埠耦接至相應之該第一信號輸出埠，每一該第一信號單元包括一鎖存器，每一該鎖存器受控於該控制信號，接收相應的該共用信號並輸出該共用信號作為該第一信號；多個第二信號輸出埠，輸出相應的多個第二信號；以及多個第二信號單元，每一該第二信號單元的一輸入埠耦接至相應之該共用信號輸入埠，每一該第二信號單元的一輸出埠耦接至相應之該第二信號輸出埠，每一該第二信號單元受控於該控制信號，接收相應的該共用信號並輸出該共用信號作為該第二信號，其中，每一該第二信號單元包括串接的多個正反器，且其中，該多個正反器中的一第一正反器的一輸入埠作為該第二信號單元的該輸入埠，其他每個該正反器的一輸入埠耦接到前一個該正反器的一輸出埠，最後一個該正反器的一輸出埠用作該第二信號單元的該輸出埠。
  2. 如申請專利範圍第1項的電路，其中，每一該鎖存器的一致能端和每一該第二信號單元的一控制端都耦 接到該控制信號輸入埠。
  3. 如申請專利範圍第1項的電路，其中，該鎖存器的一致能電位與該正反器的一重設或一設定電位反相。
  4. 如申請專利範圍第3項的電路，還包括一反相器。
  5. 如申請專利範圍第4項的電路，其中，該反相器的一輸入埠耦接到該控制信號輸入埠。
  6. 如申請專利範圍第5項的電路，其中，該反相器的一輸出埠耦接到每一該正反器的一重設埠或一設定埠，將來自該控制信號輸入埠的該控制信號反相並輸出一反相的控制信號到每一該第二信號單元，且其中，該控制信號輸入埠還耦接到每一該鎖存器的該致能端，輸出該控制信號到每一該鎖存器。
  7. 如申請專利範圍第5項的電路，其中，該反相器的該輸出埠耦接到每一該鎖存器的該致能端，該反相器將來自該控制信號輸入埠的該控制信號反相並輸出該反相的控制信號到每一該鎖存器，且其中，該控制信號輸入埠還耦接到每一該正反器的一重設埠或一設定埠，輸出該控制信號到每一該第二信號單元。
  8. 如申請專利範圍第1項的電路，其中，當該控制信號具有一第一電位時，該鎖存器被致能，以接收相應的該共用信號並輸出該共用信號作為該第一信號，該第二信號單元被控制為重設或設定。
  9. 如申請專利範圍第8項的電路，其中，當該控制信號具有與該第一電位反相的一第二電位時，該第二信號單元接收相應的該共用信號並輸出該共用信號作為 該第二信號，該第一信號單元的該鎖存器鎖存先前接收到的該共用信號。
  10. 如申請專利範圍第1項的電路，還包括：多個第三信號輸入埠，接收相應的多個第三信號；多個第三信號輸出埠；以及多個第三信號單元，每一該第三信號單元的一輸入埠耦接至相應之該第三信號輸入埠，每一該第三信號單元的一輸出埠耦接至相應之該第三信號輸出埠，每一該第三信號單元受控於該控制信號，接收相應的該第三信號並透過每一該第三信號輸出埠輸出該第三信號作為該第一信號。
  11. 如申請專利範圍第10項的電路，其中，每一該第三信號單元包括一鎖存器。
  12. 如申請專利範圍第11項的電路，其中，該鎖存器的一致能端耦接到該控制信號輸入埠。
  13. 如申請專利範圍第12項的電路，其中，當該控制信號具有一第一電位時，該鎖存器被致能，以接收相應的該第三信號並輸出該第三信號作為該第一信號。
  14. 如申請專利範圍第13項的電路，其中，當該控制信號具有與該第一電位反相的一第二電位時，該第三信號單元的該鎖存器鎖存先前接收到的該第三信號。
  15. 如申請專利範圍第10項的電路，其中，該第三信號單元包括串接的多個正反器，且其中，該多個正反器中的一第一正反器的一輸入埠作為該第三信號單元的該輸入埠，其他每個該正反器的一輸入埠耦接到前 一個該正反器的一輸出埠，最後一個該正反器的一輸出埠用作該第三信號單元的該輸出埠。
  16. 如申請專利範圍第15項的電路，還包括：一反相器，該反相器的一輸入埠耦接到該控制信號輸入埠，該反相器的一輸出埠耦接到每一該正反器的一重設埠或一設定埠，將來自該控制信號輸入埠的該控制信號反相並輸出一反相的控制信號到該第三信號單元。
  17. 如申請專利範圍第16項的電路，其中，當該控制信號具有一第一電位時，該第三信號單元被控制為重設或設定。
  18. 如申請專利範圍第17項的電路，其中，當該控制信號具有與該第一電位反相的一第二電位時，該第三信號單元接收相應的該第三信號並輸出該第三信號作為該第一信號。
  19. 如申請專利範圍第1項的電路，還包括：多個第四信號輸入埠，接收相應的多個第四信號；多個第四信號輸出埠；以及多個第四信號單元，每一該第四信號單元的一輸入埠耦接至相應的該第四信號輸入埠，每一該第四信號單元的一輸出埠耦接至相應的該第四信號輸出埠，每一該第四信號單元受控於該控制信號，接收相應的該第四信號並透過每一該第四信號輸出埠輸出該第四信號作為該第二信號。
  20. 如申請專利範圍第19項的電路，其中，每一該第四信號單元包括串接的多個正反器，且其中，該多個正 反器的一第一正反器的一輸入埠作為該第四信號單元的該輸入埠，其他每一該正反器的一輸入埠耦接到前一個該正反器的一輸出埠，最後一個該正反器的一輸出埠作為該第四信號單元的該輸出埠。
  21. 如申請專利範圍第20項的電路，還包括一反相器，該反相器的一輸入埠耦接到該控制信號輸入埠，該反相器的一輸出埠耦接到每一該正反器的一重設埠或一設定埠，將來自該控制信號輸入埠的該控制信號反相並輸出該反相的控制信號到該第四信號單元。
  22. 如申請專利範圍第21項的電路，其中，當該控制信號具有一第一電位時，該第四信號單元被控制為一重設或一設定。
  23. 如申請專利範圍第22項的電路，其中，當該控制信號具有與該第一電位反相的一第二電位時，該第四信號單元接收相應的該第四信號並輸出該第四信號作為該第二信號。
  24. 如申請專利範圍第1的電路，其中，該第一信號包括一工作模式信號，該第二信號包括一功能信號。
  25. 如申請專利範圍第1的電路，其中，該控制信號由該電路的一供電電壓或者一外部設備產生。
  26. 一種信號輸入方法，使用如申請專利範圍第1項的該信號輸入電路執行信號輸入。
  27. 如申請專利範圍第26項的方法，包括：在該控制信號輸入埠輸入具有一第一電位的該控制信號，以使得耦接到每一共用信號輸入埠相應的該第 一信號單元的該鎖存器被致能，以接收來自該共用信號輸入埠的該共用信號並輸出該共用信號作為該第一信號，並使得耦接到每一該共用信號輸入埠相應的該第二信號單元被控制為一重設或一設定；以及在該控制信號輸入埠輸入具有與該第一電位反相的一第二電位的該控制信號，以使得耦接到每一該共用信號輸入埠相應的該第二信號單元接收來自該共用信號輸入埠的該共用信號並輸出該共用信號作為該第二信號，並使得耦接到每一該共用信號輸入埠相應的該第一信號單元的該鎖存器鎖存先前接收到的該共用信號。
  28. 如申請專利範圍第26項的方法，其中，該第一信號包括一工作模式信號，該第二信號包括一功能信號。
  29. 如申請專利範圍第26項的方法，其中，該控制信號由該電路的一供電電壓或者一外部設備產生。
  30. 一種包含如申請專利範圍第1至25項中任何一項的一信號輸入電路之晶片，包括：一控制信號引腳，輸入該控制信號；以及一個共用引腳，輸入相應的該共用信號；其中，該控制信號輸入埠耦接到該控制信號引腳，至少一個共用信號輸入埠一對一地耦接到至少一個共用引腳，該信號輸入電路接收該控制信號引腳的該控制信號，並在該控制信號的控制下接收該至少一個共用引腳相應的該共用信號並輸出該共用信號作為該第一信號或者該第二信號。
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