CN102201800A - 集成电路及其操作方法 - Google Patents

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Abstract

本发明涉及集成电路及其操作方法。集成电路包括一主-从触发器、一选择逻辑电路以及一通道结构。选择逻辑电路选择使能或禁能至少一时钟信号。通道结构根据被使能的时钟信号，将一数据信号传送至主-从触发器。由于选择逻辑是设计在时钟路径之中，而不是在数据路径之中，故可大幅降低此设定时间。借由将选择逻辑设计在时钟路径之中，而不是在数据路径之中，可降低数据信号的上升边缘及下降边缘的时间，因而优于公知技术。然而，由于触发器电路的时钟信号及反相时钟信号并不会经过选择逻辑，因此，输入时钟信号与输出/反馈信号之间的延迟并不会受到影响。

Description

集成电路及其操作方法
技术领域
本发明涉及一种集成电路及其操作方法，特别涉及一种扫描/扫描使能D型触发器(scan/scan D flip-flop)及操作触发器的方法。
背景技术
一般而言，在半导体领域中，经常使用扫描/扫描使能D型触发器(scan/scan D flip-flop)。在半导体芯片中，扫描/扫描使能D型触发器可用以测试装置。举例而言，扫描/扫描使能D型触发器可接收扫描输入，以测试芯片的逻辑电路。
扫描/扫描使能D型触发器一般具有一电路，其是插置在数据信号路径之中，用以选择性地挑选所需的信号给予触发器。举例而言，多工器可能设置在数据路径中，用以选择性地输出一数据信号、一反馈信号或是一扫描输入信号。然而，潜在的延迟存在于电路的输出端，此延迟将进入触发器中，使得所挑选的信号的设定时间(set-up time)增加。当设定时间增加时，将会影响信号的同步性，而使得集成电路设计困难。另外，当设定时间增加时，可能会降低扫描/扫描使能D型触发器的效能，因此，降低标准单元数据库(standard cell library)。
当设定时间较短时，设计者不需借由延迟部分信号，同步化进入扫描/扫描使能D型触发器的信号，故可使芯片的设计简单化。因此，为了使扫描/扫描使能D型触发器具有较短的设定时间，需要降低集成电路设计的复杂度，并改善效能。
发明内容
本发明提供一种集成电路，包括一主-从触发器、一选择逻辑电路以及一通道结构。选择逻辑电路选择性地使能或禁能至少一时钟信号。通道结构根据被使能的时钟信号，传送一数据信号给予该主-从触发器。
本发明另提供一种集成电路，包括一选择逻辑电路以及一通道结构。选择逻辑电路在一时钟路径中。选择逻辑电路可接收一时钟信号以及一控制信号，并且根据该控制信号，选择性地输出一使能时钟信号以及一禁能时钟信号。通道结构在一数据路径。通道结构根据该使能时钟信号及该禁能时钟信号，选择性地传送一第一数据信号或一第二数据信号。
本发明还提供一种操作方法，适用于一集成电路。本发明的操作方法包括，在一选择逻辑电路中，接收一控制信号；根据该控制信号，选择性地使能或禁能至少一时钟信号；根据该被使能的时钟信号，传送一数据信号；以及储存被传送的数据信号。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1A-图1B显示本发明的扫描/扫描使能D型触发器的一部分。
图2为选择逻辑的一可能实施例。
图3为图1A、图1B及图2所显示的系统的时序图。
并且，上述附图中的附图标记说明如下：
10：时钟路径；
12、14、28、34、52、54、60、46、48、50：反相器；
16：选择逻辑；
20：数据路径；
38：通道结构；
22、24、26、32：传输门；
39：主-从触发器；
30、36：时钟门控反相器；
62：解码电路；
56、58：与门；
40、42、44：时钟控制多工器；
70、72、74：箭头。
具体实施方式
以下将详细说明多种实施方式。可了解的是，在广阔的具体概念中，以下的公开提供了许多可据以实施的发明概念。以下所说明的具体实施例只是作为例子，用以解释本发明，而并非用以限制本发明。
以下将详细说明扫描/扫描使能D型触发器的集成电路的一实施方式。在其它实施例中，可选择性地修改选择逻辑的电路操作。
图1A-图1B显示本发明的扫描/扫描使能D型触发器的一部分。图1A显示时钟路径10。时钟路径10具有进线(inline)选择逻辑16。时钟路径10具有一反相器12。反相器12接收输入时钟信号CP。针对D型触发器而言，反相器12输出反相时钟信号C。反相器12的输出端电性耦接至选择逻辑16的输入端以及反相器14的输入端。反相器14的输出信号为时钟信号C。扫描使能信号SE以及使能信号E输入至选择逻辑16。选择逻辑16输出数据时钟信号CD、反相数据时钟信号CD、扫描时钟信号CS、反馈时钟信号CF以及反相反馈时钟信号CF。
图1B显示数据路径20。数据路径20使用来自图1A所示的时钟路径10的时钟信号。数据路径20具有一通道结构(pass structure)38以及一主-从触发器(master-slave flip-flop)39。通道结构38具有传输门(transmission gate)22、24及26。传输门22的输入端接收一输出/反馈信号Q/FB，其NMOS控制端接收反相反馈时钟信号CF，其PMOS控制端接收反馈时钟信号CF，其输出端耦接第一节点NODE1。传输门24的输入端接收数据信号D，其NMOS控制端接收反相数据时钟信号CD，其PMOS控制端接收数据时钟信号CD，其输出端耦接第一节点NODE1。传输门26的输入端接收扫描输入信号SI，其NMOS控制端接收反相扫描时钟信号CS，其PMOS控制端接收扫描时钟信号CS，其输出端耦接第一节点NODE1。
主-从触发器39具有反相器28、34、时钟门控反相器(clock gatinginverter)30、36以及传输门32。反相器28的输入端耦接第一节点NODE1以及时钟门控反相器30的输出端。反相器28的输出端耦接传输门32的输入端以及时钟门控反相器30的输入端。时钟门控反相器30的NMOS控制端接收时钟信号C，其PMOS控制端接收反相时钟信号C。传输门32的NMOS控制端接收时钟信号C，其PMOS控制端接收反相时钟信号C。传输门32的输出端耦接反相器34的输入端以及时钟门控反相器36的输出端。反相器34的输出信号为输出/反馈信号Q/FB。反相器34的输出端耦接时钟门控反相器36的输入端。时钟门控制相器36的NMOS控制端接收反相时钟信号C，其PMOS控制端接收时钟信号C。主-从触发器39可还具有一设定功能、一清除功能、或设定功能及清除功能的组合。
图2为选择逻辑16的一可能实施例。选择逻辑16具有一解码电路62。解码电路62具有反相器52。反相器52接收扫描使能信号SE。反相器52的输出端耦接反相器54的输入端、与门(AND gate)56的输入端与与门58的输入端。解码电路62还具有反相器60。反相器60接收使能信号E。反相器60的输出端耦接与门56的另一输入端。与门58的另一输入端接收使能信号E。对于数据时钟信号CD而言，与门58的输出端耦接时钟控制多工器40的控制输入端。对于扫描时钟信号CS而言，反相器54的输出端耦接时钟控制多工器42的控制输入端。对于反馈时钟信号CF而言，与门56的输出端耦接时钟控制多工器44的控制输入端。时钟控制多工器40、42及44的一输入端接收低电压(即逻辑“0”)，另一输入端接收反相时钟信号C。当时钟控制多工器40、42或44的控制输入端为高电压(即逻辑“1”)时，时钟控制多工器40、42或44输出反相时钟信号C，表示输出信号被使能。当时钟控制多工器40、42或44的控制输入端为低电压(即逻辑“0”)时，时钟控制多工器40、42或44输出低电压(或逻辑“0”)，表示禁能(即不使能)输出信号。
时钟控制多工器40的输出端耦接反相器46的输入端，并输出反相数据时钟信号CD。反相器46输出数据时钟信号CD。时钟控制多工器42的输出端耦接反相器48的输入端，并输出反相扫描时钟信号CS。反相器48输出扫描时钟信号CS。同样地，时钟控制多工器44的输出端耦接反相器50的输入端，并输出反相反馈时钟信号CF。反相器50输出反馈时钟信号CF。
图2所示的选择逻辑16满足表1(真值表)的状态。为了满足表1所列的状态，本领域的技术人员可利用其它的电路取代图2的选择逻辑16。因此，只要满足表1的任何电路结构，均可作为本发明所述的选择逻辑16。
Figure GSA00000044039500051
本领域的技术人员可能立即了解图1A、图1B及图2所显示的系统操作，但在此仍完整地说明系统的功能。图1A、图1B及图2所显示的系统具有三个主要操作状态。第一个操作状态是，当扫描使能信号SE及使能信号E均为低电压(即逻辑“0”)时，与门56的输出端为高电压(即逻辑“1”)。反相器54与与门58的输出端均为低电压(即逻辑“0”)。由于时钟控制多工器40、42、44的控制输入端分别耦接到与门58、反相器54和与门56的输出端，故时钟控制多工器40及42输出低电压(即逻辑“0”)，并且时钟控制多工器40及42所输出的低电压分别作为反相数据时钟信号CD以及反相扫描时钟信号CS。因此，数据时钟信号CD以及扫描时钟信号CS均为高电压(即逻辑“1”)。然而，由于与门56的输出端为逻辑“1”，并且时钟控制多工器44的控制输入端耦接与门56的输出端，故时钟控制多工器44输出反相时钟信号C，并且反相时钟信号C被作为反相反馈时钟信号CF。因此，反馈时钟信号CF即为时钟信号C。
这些时钟信号输入至数据路径20的传输门的控制输入端。当反相数据时钟信号CD为逻辑“0”，并且数据时钟信号CD为逻辑“1”时，传输门24不会将数据信号D传送至主-从触发器39。同样地，当反相扫描时钟信号CS为逻辑“0”，并且扫描时钟信号CS为逻辑“1”时，传输门26将不会将扫描输入信号SI传送至主-从触发器39。然而，虽然选择逻辑16具有一些潜在的延迟(delay)，但反相反馈时钟信号CF及反馈时钟信号CF将分别随着反相时钟信号C以及时钟信号C而震荡。当反相反馈时钟信号CF为高电压(即逻辑“1”)，并且反馈时钟信号CF为低电压(即逻辑“0”)时，传输门22将输出/反馈信号Q/FB传送至第一节点NODE1，也就是传送至主-从触发器39。
当传输门22将输出/反馈信号Q/FB传送至第一节点NODE1时，反相器28反相输出/反馈信号Q/FB，并将反相后的结果提供给予时钟门控反相器30的输入端。当时钟信号C、C、CF及CF改变状态时，传输门22不会传送输出/反馈信号Q/FB，但由于时钟门控反相器30反相来自反相器28的输出信号，因此，使得第一节点NODE1的信号仍等于输出/反馈信号Q/FB。反相器28反相此信号(即第一节点NODE1的信号)。传输门32将反相器28的输出信号传送至反相器34。反相器34反相传输门32的输出信号，并输出反相后的结果(即输出/反馈信号Q/FB)。时钟门控反相器36接收反相器34的输出信号。在时钟信号C、C、CF及CF再次改变状态时，虽然传输门32停止传送任何信号，然而时钟门控反相器36反相输出/反馈信号Q/FB，并将反相后的结果提供给予反相器34的输入端。因此，反相器34可再次反相时钟门控反相器36的输出信号，并输出反相后的结果(即输出/反馈信号Q/FB)。在此时钟状态(即传输门32停止传送任何信号的状态下)，传输门22再次传送输出/反馈信号Q/FB，并且再次执行上述动作。
第二个操作状态是，当扫描使能信号SE为低电压(即逻辑“0”)，并且使能信号E为高电压(即逻辑“1”)时。在此状态下，与门58的输出端为高电压(即逻辑“1”)。反相器54与与门56的输出端为低电压(即逻辑“0”)。由于时钟控制多工器40、42、44的控制输入端分别耦接到与门58、反相器54和与门56的输出端，故时钟控制多工器42及44输出低电压(即逻辑“0”)，并且时钟控制多工器42及44所输出的低电压分别作为反相扫描时钟信号CS以及反相反馈时钟信号CF。因此，扫描时钟信号CS以及反馈时钟信号CF均为高电压(即逻辑“1”)。然而，由于与门58的输出端为逻辑“1”，并且时钟控制多工器40的控制输入端耦接与门58的输出端，故时钟控制多工器40输出反相时钟信号C，并且反相时钟信号C被作为反相数据时钟信号CD。因此，数据时钟信号CD即为时钟信号C。
这些时钟信号输入至数据路径20的传输门的控制输入端。当反相扫描时钟信号CS为逻辑“0”，并且扫描时钟信号CS为逻辑“1”时，传输门26不会将扫描输入信号SI传送至主-从触发器39。同样地，当反相反馈时钟信号CF为逻辑“0”，并且反馈时钟信号CF为逻辑“1”时，传输门22将不会传送输出/反馈信号Q/FB给予主-从触发器39。然而，虽然选择逻辑16具有一些潜在的延迟(delay)，但反相数据时钟信号CD及数据时钟信号CD将分别随着反相时钟信号C以及时钟信号C而震荡。当反相数据时钟信号CD为高电压(即逻辑“1”)，并且数据时钟信号CD为低电压(即逻辑“0”)时，传输门24传送数据信号D给予第一节点NODE1，也就是传送至主-从触发器39。
当传输门24将数据信号D传送至第一节点NODE1时，反相器28反相数据信号D，并将反相后的结果提供给予时钟门控反相器30的输入端。在时钟信号C、C、CD及CD改变状态时，传输门24停止传送数据信号D，但由于时钟门控反相器30反相来自反相器28的输出信号，因此，可使得第一节点NODE1的信号仍等于数据信号D。反相器28反相此信号(数据信号D)。传输门32将反相器28的输出信号传送至反相器34。反相器34反相传输门32的输出信号，其中反相器34反相后的结果作为输出/反馈信号Q/FB。时钟门控反相器36接收反相器34的输出信号。在时钟信号C、C、CD及CD再次改变状态时，传输门32停止传送任何信号，然而，由于时钟门控反相器36反相输出/反馈信号Q/FB，并将反相后的结果提供给予反相器34的输入端，因此，反相器34再次反相时钟门控反相器36的输出信号，并输出反相后的结果(即输出/反馈信号Q/FB)。在此时钟状态下(即时钟信号C、C、CD及CD再次改变状态)，传输门24再次传送数据信号D，并且再次执行上述动作。
第三个操作状态是，当扫描使能信号SE为高电压(即逻辑“1”)时。此时不管使能信号E的电压电平。在此状态下，反相器54的输出端为高电压(即逻辑“1”)。与门56与58的输出端均为低电压(即逻辑“0”)。由于时钟控制多工器40、42、44的控制输入端分别耦接到与门58、反相器54和与门56的输出端，故时钟控制多工器40及44输出低电压(即逻辑“0”)，并且时钟控制多工器40及44所输出的低电压分别作为反相数据时钟信号CD以及反相反馈时钟信号CF。因此，数据时钟信号CD以及反馈时钟信号CF均为高电压(即逻辑“1”)。然而，由于反相器54的输出端为逻辑“1”，并且时钟控制多工器42的控制输入端耦接反相器54的输出端，故时钟控制多工器42输出反相时钟信号C，并且反相时钟信号C被作为反相扫描时钟信号CS。因此，扫描时钟信号CS即为时钟信号C。
这些时钟信号输入至数据路径20的传输门的控制输入端。当反相反馈时钟信号CF为逻辑“0”，并且反馈时钟信号CF为逻辑“1”时，传输门22不会将输出/反馈信号Q/FB传送至主-从触发器39。同样地，当反相数据时钟信号CD为逻辑“0”，并且数据时钟信号CD为逻辑“1”时，传输门24将不会传送数据信号D给予主-从触发器39。然而，虽然选择逻辑16具有一些潜在的延迟(delay)，但反相扫描时钟信号CS及扫描时钟信号CS将分别随着反相时钟信号C以及时钟信号C而震荡。当反相扫描时钟信号CS为高电压(即逻辑“1”)，并且扫描时钟信号CS为低电压(即逻辑“0”)时，传输门26传送扫描输入信号SI给予第一节点NODE1，也就是传送至主-从触发器39。
当传输门26将扫描输入信号SI传送至第一节点NODE1时，反相器28反相扫描输入信号SI，并将反相后的结果提供给予时钟门控反相器30的输入端。在时钟信号C、C、CS及CS改变状态时，传输门26停止传送扫描输入信号SI，但由于时钟门控反相器30反相来自反相器28的输出信号，故可使得第一节点NODE1的信号仍等于扫描输入信号SI。反相器28反相此信号(扫描输入信号SI)。传输门32将反相器28的输出信号传送至反相器34。反相器34反相传输门32的输出信号。反相器34反相后的结果作为输出/反馈信号Q/FB。时钟门控反相器36接收反相器34的输出信号。在时钟信号C、C、CS及CS再次改变状态时，传输门32停止传送任何信号，并且时钟门控反相器36反相输出/反馈信号Q/FB，并将反相后的结果提供给予反相器34的输入端。反相器34再次反相时钟门控反相器36的输出信号，并输出反相后的结果(即输出/反馈信号Q/FB)。在此时钟下，传输门26再次扫描输入信号SI，并在此操作下的动作会再次执行。
图3为图1A、图1B及图2所显示的系统的时序图。图3呈现了输入时钟信号CP、数据时钟信号CD、数据信号D以及输出/反馈信号Q/FB。箭头70表示输入时钟信号CP与数据时钟信号CD之间的延迟，其中此延迟是由选择逻辑16所造成。箭头72表示数据信号D转换时所需的设定时间(set-uptime)，此时间是从输入时钟信号CP的上升边缘开始测量。在本实施例中，由于选择逻辑是设计在时钟路径10之中，而不是在数据路径20之中，故可大幅降低此设定时间。借由将选择逻辑设计在时钟路径10之中，而不是在数据路径20之中，可降低数据信号D的上升边缘及下降边缘的时间，因而优于公知技术。然而，在本实施例中，由于触发器电路的时钟信号C及反相时钟信号C并不会经过选择逻辑，因此，输入时钟信号CP与输出/反馈信号Q/FB之间的CP-Q延迟(如箭头74所示)并不会受到影响。
虽然实施方式及优点已详细公开如上，但在不违背随附的权利要求的精神和范围的情况下，是可以作出许多不同的变化、替代以及修改。举例而言，许多的电路元件可被具有相同功能的元件所被取代。举例而言，可利用与门、或非门或反相器，组合形成通路门控，并且选择逻辑电路可以是其它逻辑电路的组合。另外，在不脱离权利要求的情况下，可改变逻辑电平，例如由高逻辑切换至低逻辑，反之亦然。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (12)

1.一种集成电路，包括：
一主-从触发器；
一选择逻辑电路，用以选择性地使能或禁能至少一时钟信号；以及
一通道结构，根据被使能的时钟信号，传送一数据信号给予该主-从触发器。
2.如权利要求1所述的集成电路，其中该主-从触发器包括一设定功能及一清除功能的至少一者。
3.如权利要求1所述的集成电路，其中该选择逻辑电路使能至少三时钟信号的一者，并禁能该至少三时钟信号的另二者，该通道结构根据该至少三时钟信号的该被使能的时钟信号，传送至少三数据信号的一者，并且不传送该至少三数据信号的另二者。
4.如权利要求1所述的集成电路，其中该选择逻辑电路输出一反相时钟信号，该反相时钟信号与被使能的时钟信号互为反相。
5.如权利要求1所述的集成电路，其中该选择逻辑电路接收一控制信号，并且根据该控制信号，选择性地使能或禁能该至少一时钟信号。
6.如权利要求5所述的集成电路，其中该选择逻辑电路具有至少两个多工器以及一解码电路，该至少两个多工器各自接收一禁能信号以及一主时钟信号，该解码电路根据该控制信号，输出一第一多工器控制给予该至少两个多工器的一者，以及输出一第二多工器控制给予该至少两个多工器的另一者，该至少两个多工器的一者根据该第一多工器控制，输出该禁能信号或该主时钟信号，该至少两个多工器的另一者根据该第二多工器控制，输出该禁能信号或该主时钟信号，借由输出该禁能信号或该主时钟信号，该至少两个多工器可禁能或使能该至少一时钟信号。
7.如权利要求1所述的集成电路，其中该通道结构具有一传输门，被使能的时钟信号输入至该传输门的一第一控制输入端，该被使能的时钟信号的反相信号被输入至该传输门的一第二控制输入端，在一时钟周期的至少一期间内，该传输门传送该数据信号。
8.一种集成电路，包括：
一选择逻辑电路，在一时钟路径中，其中该选择逻辑电路可接收一时钟信号以及一控制信号，并且根据该控制信号，选择性地输出一使能时钟信号以及一禁能时钟信号；以及
一通道结构，在一数据路径，其中该通道结构根据该使能时钟信号及该禁能时钟信号，选择性地传送一第一数据信号或一第二数据信号。
9.如权利要求8所述的集成电路，还包括一主-从触发器，电性耦接该通道结构，其中该通道结构选择性地传送该第一或第二数据信号给予该主-从触发器。
10.如权利要求8所述的集成电路，其中该选择逻辑电路根据该控制信号，选择性地输出一额外禁能时钟信号并且该通道结构根据该使能时钟信号、该禁能时钟信号以及该额外禁能时钟信号，选择性地传送该第一数据信号、该第二数据信号或一第三数据信号。
11.如权利要求8所述的集成电路，其中该通道结构包括一第一传输门以及一第二传输门，该第一及第二传输门均具有一通道控制，用以接收该使能时钟信号或该禁能时钟信号。
12.如权利要求8所述的集成电路，其中该选择逻辑电路具有一解码逻辑电路以及一多工器，该控制信号输入至该解码逻辑电路，该多工器具有一多工控制端，该多工控制端接收该解码逻辑电路的输出信号，该多工器根据该多工控制端，选择性地输出该使能时钟信号或该禁能时钟信号。
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