KR101418016B1 - 스캔 입력 신호를 갖는 펄스 기반의 플립플롭 - Google Patents

스캔 입력 신호를 갖는 펄스 기반의 플립플롭 Download PDF

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Abstract

반도체 회로의 스캔 테스트를 위한 스캔 입력 및 데이터를 전달하는 플립플롭이 개시된다. 상기 플립플롭의 일예에 따르면, 스캔 인에이블 신호 및 반전된 스캔 입력 신호에 응답하여 제1 펄스 신호를 발생하는 제1 펄스 신호 발생부와, 상기 스캔 인에이블 신호 및 스캔 입력 신호에 응답하여 제2 펄스 신호를 발생하는 제2 펄스 신호 발생부와, 데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 어느 하나의 펄스 신호에 응답하여, 데이터 신호를 제1 노드로 전달하는 신호 전달부 및 상기 제1 노드로 전달된 데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 다른 하나의 펄스 신호에 응답하여 상기 데이터 신호를 래치하여 출력하는 신호 래치부를 구비하는 것을 특징으로 한다.

Description

스캔 입력 신호를 갖는 펄스 기반의 플립플롭{Pulse-based Flip-flop having a scan input signal}
본 발명은 플립플롭에 관한 것으로, 구체적으로는 반도체 회로의 스캔 테스트를 위한 스캔 입력 및 데이터를 전달하는 플립플롭에 관한 것이다.
반도체 칩을 테스트하기 위해 사용되는 DFT(Device for Testability) 기술은 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 스캔 테스트(Scan Test) 기술은 오래된 기술이면서도 여전히 칩의 테스트 기술에서 중요한 비중을 차지하고 있다.
플립플롭은 클록 신호 또는 펄스 신호에 응답하여 입력된 신호를 저장하고 순차적으로 전달하는 기능을 한다. 스캔 입력을 갖는 플립플롭은, 테스트 스캔 신호를 입력받으며 반도체 회로 내의 논리 회로부를 테스트하기 위하여 테스트 스캔 신호를 출력한다. 이는 논리 회로의 시험을 용이하게 수행하기 위하여 설계 초기부터 테스트를 고려하여 설계한 것이다.
도 1은 스캔 입력을 갖는 종래의 플립플롭을 나타낸 회로도이다.
도 1에 도시된 바와 같이 스캔 입력을 갖는 종래의 플립플롭(100)은, 데이터 신호(D) 및 스캔 입력 신호(SI)를 수신하는 멀티플렉서부(110) 및 마스터 슬래이 브(Master slave) 플립플롭(120)으로 이루어질 수 있다. 멀티플렉서부(110)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(SEB)를 입력받아 AND 연산하는 제1 AND 게이트(111), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 입력받아 AND 연산하는 제2 AND 게이트(112) 및 제1 AND 게이트(111) 및 제2 AND 게이트(112)의 출력을 NOR 연산하는 제1 NOR 게이트(113)을 구비할 수 있다.
한편, 마스터 슬래이브 플립플롭(120)은, 반전된 클록 신호(CKB)가 로직 하이일 때 제1 NOR 게이트(113)의 출력을 반전시켜 출력하는 제1 삼-상태 인버터(tri-state inverter; 121), 클록신호(CK) 및 반전된 클록 신호(CKB)에 응답하여 제1 삼-상태 인버터(121)의 출력을 래치하는 제1 래치부(122, 123), 반전된 클록 신호(CKB)가 로직 하이일 때 제1 래치부(122, 123)의 출력을 반전시켜 출력하는 제2 삼-상태 인버터(124), 클록신호(CK) 및 반전된 클록 신호(CKB)에 응답하여 제2 삼-상태 인버터(124)의 출력을 래치하는 제2 래치부(125, 126) 및 제2 래치부(125, 126)의 출력을 반전시켜 출력하는 인버터(127)로 구성된다.
스캔 인에이블 신호(SE)가 로직 로우이면, 데이터 신호(D)가 제1 AND 게이트(111) 및 NOR 게이트(113)를 통해 출력된다. 그리고, 클록 신호(CK)가 로직 로우일 때 상기 데이터 신호(D)는 제1 래치부(122, 123)로 전달된다. 그리고, 클록 신호(CK)가 로직 하이이면, 제1 삼-상태 인버터(108)는 턴 오프되고, 데이터 신호(D)는 제1 래치부(122, 123)에 저장된다. 그리고, 다음 로직 로우의 클록 신호(CK)에 동기되어, 제2 삼-상태 인버터(124)는 제1 래치부(122, 123)에 저장된 데이터 신호(D)를 반전시켜 제2 래치부(125, 126)로 전달한다. 제2 래치부(125, 126)에 저장 된 데이터 신호(D)는 인버터(127)를 통해 반도체 칩의 논리 회로부에 전달되고, 제2 래치부(125, 126)는 다음 클록 신호에 동기될 때까지 저장된 데이터를 유지시키는 기능을 한다.
그러나, 상기와 같은 구조를 갖는 스캔 입력을 갖는 플립플롭(100)의 경우, 플립플롭(100)의 입력단에 멀티플렉서(110)를 구비해야 하므로, 상기 멀티플렉서(110)에 의한 셋업 타임(setup time)이 크게 증가하게 된다. 또한 마스터 슬레이브 방식의 플립플롭(120)은 입력-to-출력 딜레이(입력에서 출력까지의 지연 시간)가 길기 때문에 하이 스피드(high speed)용으로 사용하기에는 적합하지 않은 문제점이 있었다.
본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로서, 셋업 타임(setup time) 및 입력-to-출력 딜레이의 증가에 따른 문제를 개선할 수 있는 스캔 입력을 갖는 플립플롭을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플립플롭은, 스캔 인에이블 신호 및 반전된 스캔 입력 신호에 응답하여 제1 펄스 신호를 발생하는 제1 펄스 신호 발생부와, 상기 스캔 인에이블 신호 및 스캔 입력 신호에 응답하여 제2 펄스 신호를 발생하는 제2 펄스 신호 발생부와, 데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 어느 하나의 펄스 신호에 응답하여, 데이터 신호를 제1 노드로 전달하는 신호 전달부 및 상기 제1 노드로 전달된 데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 다른 하나의 펄스 신호에 응답하여 상기 데이터 신호를 래치하여 출력하는 신호 래치부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 스캔 인에이블 신호가 비활성화된 경우, 상기 제1 펄스 신호 발생부는 상기 반전된 스캔 입력 신호의 레벨에 무관하게 상기 제1 펄스 신호를 발생하며, 상기 제2 펄스 신호 발생부는 상기 스캔 입력 신호의 레벨에 무관하게 상기 제1 펄스 신호와 동일한 제2 펄스 신호를 발생하는 것을 특징으로 한다.
또한 바람직하게는, 상기 신호 전달부는, 상기 제1 펄스 신호에 응답하여 상 기 데이터 신호를 상기 제1 노드로 전달하며, 상기 신호 래치부는 상기 제1 노드로 전달된 상기 데이터 신호를 입력받아, 상기 제2 펄스 신호에 응답하여 상기 데이터 신호를 제2 노드로 전달하고, 상기 제2 노드로 전달된 데이터 신호를 래치하여 출력하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 노드는, 상기 제1 펄스 신호의 비활성화 구간 동안 제1 전압으로 프리차지되며, 상기 제1 펄스 신호의 펄스 구간 동안 로직 하이의 데이터 신호에 응답하여 제2 전압으로 디스차지(discharge)되거나 로직 로우의 데이터 신호에 응답하여 제1 전압을 유지하고, 상기 제1 펄스 신호의 펄스 구간 동안, 상기 제2 노드는 상기 제1 노드의 제2 전압에 응답하여 제1 전압으로 차지(charge)되거나, 상기 제1 노드의 제1 전압에 응답하여 제2 전압으로 디스차지(discharge)되는 것을 특징으로 한다.
한편, 상기 스캔 인에이블 신호가 활성화된 경우, 상기 반전된 스캔 입력 신호 및 스캔 입력 신호에 응답하여, 상기 제1 펄스 신호 발생부 및 제2 펄스 신호 발생부 중 어느 하나의 펄스 신호 발생부가 펄스신호를 발생하는 것을 특징으로 한다.
바람직하게는, 상기 스캔 입력 신호가 로직 하이인 경우, 상기 제1 펄스 신호 발생부는 제1 펄스 신호를 발생하여 상기 신호 전달부로 제공하며, 상기 스캔 입력 신호가 로직 로우인 경우, 상기 제2 펄스 신호 발생부는 제2 펄스 신호를 발생하여 상기 신호 래치부로 제공하는 것을 특징으로 한다.
또한 바람직하게는, 상기 스캔 입력 신호가 로직 하이인 경우, 상기 신호 전 달부는 상기 제1 펄스 신호에 응답하여 제1 전압으로 프리차지된 상기 제1 노드를 제2 전압으로 디스차지(discharge)하고, 상기 신호 래치부는 상기 디스차지된 제1 노드의 전압에 응답하여 제2 노드를 제1 전압으로 차지(charge)하고, 상기 제2 노드의 신호를 래치하여 출력하는 것을 특징으로 한다.
한편, 상기 스캔 입력 신호가 로직 로우인 경우, 상기 신호 전달부는 디스차지 경로를 차단함으로써 상기 제1 노드를 제1 전압으로 유지하고, 상기 신호 래치부는 상기 제1 노드의 제1 전압 및 상기 제2 펄스 신호에 응답하여 제2 노드를 제2 전압으로 디스차지(discharge)하고, 상기 제2 노드의 신호를 래치하여 출력하는 것을 특징으로 한다.
한편, 상기 신호 전달부는, 제1 전극이 전원전압에 연결되고 제2 전극이 상기 제1 노드에 연결되어, 상기 제1 노드를 상기 전원전압으로 차지(charge)시키는 제1 PMOS 트랜지스터와, 상기 데이터 신호에 응답하여 동작하며, 제1 전극이 상기 제1 노드에 연결되는 제1 NMOS 트랜지스터와, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 NMOS 트랜지스터의 제2 전극과 연결되는 제2 NMOS 트랜지스터 및 제1 전극이 상기 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터의 제2 전극에 연결되고 제2 전극이 접지전압에 연결되어, 상기 제1 노드를 상기 접지전압으로 디스차지 시키는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
한편, 상기 신호 래치부는, 상기 제1 노드의 신호에 응답하여 동작하며, 제1 전극이 전원전압에 연결되고 제2 전극이 제2 노드에 연결되는 제2 PMOS 트랜지스터 와, 상기 제1 노드의 신호에 응답하여 동작하며, 제1 전극이 상기 제2 노드에 연결되는 제4 NMOS 트랜지스터와, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 NMOS 트랜지스터의 제2 전극과 연결되는 제5 NMOS 트랜지스터 및 제1 전극이 상기 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터의 제2 전극에 연결되고, 제2 전극이 접지전압에 연결되는 제6 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 신호 래치부는, 상기 제2 노드에 연결되며, 상기 제2 노드의 신호를 래치하기 위한 래치부를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제3 NMOS 트랜지스터는 상기 제1 펄스 신호를 게이트로 입력받으며, 상기 제6 NMOS 트랜지스터는 상기 제2 펄스 신호를 게이트로 입력받는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 PMOS 트랜지스터는, 클록신호, 상기 제1 펄스 신호, 상기 제2 펄스 신호 및 접지전압 중 어느 하나의 신호를 게이트로 입력받는 것을 특징으로 한다.
한편, 상기 제1 펄스 신호 발생부는, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 전원전압에 연결되는 제1 PMOS 트랜지스터와, 상기 반전된 스캔 입력 신호에 응답하여 동작하며, 제1 전극이 상기 전원전압에 연결되고, 제2 전극이 상기 제1 PMOS 트랜지스터의 제2 전극과 연결되는 제2 PMOS 트랜지스터와, 기준 펄스신호에 응답하여 동작하며, 제1 전극이 상기 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터의 제2 전극과 연결되고, 제2 전극이 상기 제1 펄스 신호를 출력하 기 위한 제1 출력단에 연결되는 제3 PMOS 트랜지스터 및 상기 기준 펄스신호에 응답하여 동작하며, 제1 전극이 상기 제1 출력단에 연결되고 제2 전극이 접지전압에 연결되는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
한편, 상기 제2 펄스 신호 발생부는, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 전원전압에 연결되는 제4 PMOS 트랜지스터와, 상기 스캔 입력 신호에 응답하여 동작하며, 제1 전극이 상기 전원전압에 연결되고, 제2 전극이 상기 제4 PMOS 트랜지스터의 제2 전극과 연결되는 제5 PMOS 트랜지스터와, 상기 기준 펄스신호에 응답하여 동작하며, 제1 전극이 상기 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터의 제2 전극과 연결되고, 제2 전극이 상기 제2 펄스 신호를 출력하기 위한 제2 출력단에 연결되는 제6 PMOS 트랜지스터 및 상기 기준 펄스신호에 응답하여 동작하며, 제1 전극이 상기 제2 출력단에 연결되고 제2 전극이 접지전압에 연결되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 펄스 신호 발생부는, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터의 제2 전극과 상기 제3 PMOS 트랜지스터의 제1 전극 사이에 연결되는 제7 PMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
한편, 상기 제1 펄스 신호 발생부는, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 제2 전극과 연결되는 제3 NMOS 트랜지스터 및 상기 반전된 스캔 입력 신호에 응답하여 동작하며, 제1 전극이 상기 제3 NMOS 트랜지스터의 제2 전극과 연결되고 제2 전극이 접지전압에 연결되는 제4 NMOS 트랜지스터를 더 구비하는 것을 특징으로 한 다.
한편, 상기 제2 펄스 신호 발생부는, 상기 스캔 인에이블 신호에 응답하여 동작하며, 제1 전극이 상기 제4 PMOS 트랜지스터 및 상기 제5 PMOS 트랜지스터의 제2 전극과 연결되는 제3 NMOS 트랜지스터 및 상기 스캔 입력 신호에 응답하여 동작하며, 제1 전극이 상기 제3 NMOS 트랜지스터의 제2 전극과 연결되고 제2 전극이 접지전압에 연결되는 제4 NMOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플립플롭은, 반도체 장치로 스캔 입력 신호 및 데이터 신호를 출력하며, 스캔 인에이블 신호, 스캔 입력 신호 및 반전된 스캔 입력 신호에 응답하여 제1 펄스 신호 및 제2 펄스 신호를 각각 독립하게 발생하는 펄스 신호 발생부와, 상기 데이터 신호, 상기 스캔 인에이블 신호 및 상기 제1 펄스 신호를 입력받아 제1 노드를 구동하는 신호 전달부 및 상기 제1 노드의 신호, 상기 스캔 인에이블 신호 및 상기 제2 펄스 신호를 입력받아 제2 노드를 구동하는 신호 래치부를 구비하며, 상기 스캔 인에이블 신호가 비활성화된 경우, 상기 펄스 신호 발생부는 상기 제1 펄스 신호 및 제2 펄스 신호를 각각 발생하며, 상기 제1 노드는 상기 데이터 신호 및 상기 제1 펄스 신호에 응답하여 로직 하이 또는 로직 로우로 구동되고, 상기 제2 노드는 상기 제1 노드의 신호 및 상기 제2 펄스 신호에 응답하여 로직 하이 또는 로직 로우로 구동되는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 따르면, 스캔 입력을 갖는 플립플롭에 있어서, 셋업 타임(setup time) 및 입력-to-출력 딜레이를 감소시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플립플롭을 나타내는 블록도이다. 도시된 바와 같이 상기 플립플롭(200)은, 제1 펄스 신호 발생부(210), 제2 펄스 신호 발생부(220), 신호 전달부(230) 및 신호 래치부(240)를 구비할 수 있다.
제1 펄스 신호 발생부(210)는 기준 펄스 신호(PB)를 입력받으며, 상기 입력된 기준 펄스 신호(PB) 및 스캔 인에이블 신호(SE)와 반전된 스캔 입력 신호(SIB)에 응답하여 제1 펄스 신호(PS1)를 발생할 수 있다. 또한, 제2 펄스 신호 발생부(220)는 기준 펄스 신호(PB)를 입력받으며, 상기 입력된 기준 펄스 신호(PB) 및 스캔 인에이블 신호(SE)와 스캔 입력 신호(SI)에 응답하여 제2 펄스 신호(PS2)를 발생할 수 있다. 상기 기준 펄스 신호(PB)는 플립플롭(200)으로 입력되는 소정의 클록 신호를 이용하여 생성될 수 있으며, 이를 위하여 플립플롭(200)은 소정의 클록 신호를 입력받아 상기 기준 펄스 신호(PB)를 발생하기 위한 또 다른 회로 소자들을 구비할 수 있다.
제1 펄스 신호(PS1)와 제2 펄스 신호(PS2)는 서로 같은 신호일 수도 있으며, 또는 서로 다른 신호일 수도 있다. 바람직하게는, 제1 펄스 신호 발생부(210) 및 제2 펄스 신호 발생부(220)로 제공되는 스캔 인에이블 신호(SE)가 비활성화된 경우, 생성되는 제1 펄스 신호(PS1)와 제2 펄스 신호(PS2)는 서로 동일하다. 일예로서, 제1 펄스 신호(PS1)와 제2 펄스 신호(PS2)는 모두 동일한 펄스폭을 가지며 신호 전달부(230) 및 신호 래치부(240)로 각각 제공된다. 이 경우 제1 펄스 신호(PS1)와 제2 펄스 신호(PS2)는, 신호 전달부(230)로 제공되는 데이터 신호(D)를 제1 노드(ZZ1) 및 제2 노드(ZZ2)로 전달하기 위해 사용된다.
한편, 스캔 인에이블 신호(SE)가 활성화된 경우, 제1 펄스 신호(PS1)와 제2 펄스 신호(PS2)는 서로 다른 신호일 수 있다. 일예로서, 스캔 인에이블 신호(SE)가 활성화되면, 제1 펄스 신호(PS1)만이 활성화된 펄스폭을 갖거나 또는 제2 펄스 신호(PS2)만이 활성화된 펄스폭을 갖는다. 일예로서, 스캔 인에이블 신호(SE)가 활성화되고, 스캔 입력 신호(SI)가 로직 하이인 경우 제1 펄스 신호(PS1)만이 활성화된 펄스폭을 가지며, 스캔 입력 신호(SI)가 로직 로우인 경우 제2 펄스 신호(PS2)만이 활성화된 펄스폭을 가진다.
한편, 신호 전달부(230)는 데이터 신호(D) 및 스캔 인에이블 신호(SE)를 입력받으며, 또한 제1 펄스 신호 발생부(210)로부터 제1 펄스 신호(PS1)를 입력받는다. 스캔 인에이블 신호(SE)가 비활성화된 경우에는, 신호 전달부(230)는 제1 펄스 신호(PS1)에 응답하여 상기 데이터 신호(D)를 제1 노드(ZZ1)로 전달한다. 바람직하게는, 제1 노드(ZZ1)는 로직 하이에 해당하는 전압으로 프리차지(prechrge)되어 있으며, 데이터 신호(D)의 로직 상태에 따라 상기 제1 노드(ZZ1)의 전압을 디스차 지(discharge)시킴으로써, 데이터 신호(D)를 제1 노드(ZZ1)로 전달한다.
또한, 신호 래치부(240)는 제1 노드(ZZ1)의 신호 및 스캔 인에이블 신호(SE)를 입력받으며, 또한 제2 펄스 신호 발생부(220)로부터 제2 펄스 신호(PS2)를 입력받는다. 스캔 인에이블 신호(SE)가 비활성화된 경우에는, 신호 래치부(240)는 제2펄스 신호(PS2)에 응답하여 상기 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달한다. 제2 노드(ZZ2)로 전달된 신호는 신호 래치부(240) 내에 구비되는 래치회로(미도시)에 의해 래치되며, 소정의 출력 버퍼(미도시)를 통해 출력 신호(Q)로서 외부로 제공된다. 바람직하게는, 상기 제1 노드(ZZ1)의 신호를 제2 노드(ZZ2)로 전달함에 있어서, 상기 제1 노드(ZZ1)의 신호 및 제2 펄스 신호(PS2)의 로직 상태에 따라 제2 노드(ZZ2)의 전압을 디스차지 하는 방식에 의하여 신호가 전달되도록 한다.
한편, 스캔 인에이블 신호(SE)가 활성화된 경우 스캔 입력 신호(SI)를 제1 노드(ZZ1) 및 제2 노드(ZZ2)를 통해 전달하는데, 이와 관련하여 신호 전달부(230) 및 신호 래치부(240)의 동작은 다음과 같다.
스캔 인에이블 신호(SE)가 활성화된 경우, 스캔 입력 신호(SI) 및 반전된 스캔 입력 신호(SIB)의 상태에 따라, 제1 펄스 신호(PS1) 및 제2 펄스 신호(PS2) 중 어느 하나의 펄스 신호만이 활성화되어 출력된다. 일예로서, 스캔 인에이블 신호(SE)가 활성화되고 스캔 입력 신호(SI)가 로직 하이인 경우, 제1 펄스 신호(PS1)만이 활성화되어 출력된다. 반면에 스캔 입력 신호(SI)가 로직 로우인 경우, 제2 펄스 신호(PS2)만이 활성화되어 출력된다. 바람직하게는, 제1 펄스 신호(PS1)는 제1 노드(ZZ1)의 전압을 디스차지하기 위한 제어신호로서 사용되며, 제2 펄스 신 호(PS2)는 제2 노드(ZZ2)의 전압을 디스차지하기 위한 제어신호로서 사용된다. 스캔 인에이블 신호(SE)가 활성화되는 경우, 제1 노드(ZZ1) 및 제2 노드(ZZ2) 중 어느 하나의 노드를 디스차지 하는 방식에 따라, 상기 스캔 입력 신호(SI)가 제2 노드(ZZ2)로 전달되도록 한다.
스캔 인에이블 신호(SE)가 활성화된 경우, 신호 전달부(230)는 데이터 신호(D)의 상태와 무관하게 제1 펄스 신호(PS1)의 상태에 따라 제1 노드(ZZ1)를 디스차지하거나 디스차지 하지 않는다. 일예로서, 스캔 입력 신호(SI)가 로직 하이인 경우 제1 펄스 신호(PS1)가 활성화되어 신호 전달부(230)로 제공되며, 신호 전달부(230)는 제1 펄스 신호(PS1)에 응답하여 제1 노드(ZZ1)를 디스차지한다. 디스차지된 제1 노드(ZZ1)의 신호는 신호 래치부(240)의 입력단으로 제공된다.
신호 래치부(240)는, 로직 로우에 해당하는 제1 노드(ZZ1)의 신호에 응답하여 제2 노드(ZZ2)를 차지함으로써, 제2 노드(ZZ2)의 전압 레벨이 로직 하이가 되도록 한다. 또한 비활성화된 제2 펄스 신호(PS2)에 응답하여 상기 제2 노드(ZZ2)의 디스차지 경로가 차단되도록 한다. 상기와 같은 방식에 따라, 신호 래치부(240)는 상기 스캔 입력 신호(SI)에 해당하는 로직 하이값을 갖는 출력 신호(Q)를 외부로 제공한다.
상기와 같이 구성될 수 있는 본 발명의 일실시예에 따른 플립플롭의 자세한 동작을 도 3을 참조하여 설명한다.
도 3은 도 2의 플립플롭을 구현한 일예를 나타내는 회로도이다. 도시된 바와 같이 제1 펄스 신호 발생부(210), 제2 펄스 신호 발생부(220), 신호 전달부(230) 및 신호 래치부(240) 각각은 하나 이상의 PMOS 트랜지스터와 하나 이상의 NMOS 트랜지스터를 구비할 수 있다.
일예로서, 제1 펄스 신호 발생부(210)는, 스캔 인에이블 신호(SE)에 응답하여 동작하며 제1 전극이 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P1)와, 반전된 스캔 입력 신호(SIB)에 응답하여 동작하며 상기 PMOS 트랜지스터(P1)와 병렬하게 연결되는 PMOS 트랜지스터(P2)를 구비할 수 있다. 또한, 소정의 기준 펄스 신호(PB)에 응답하여 동작하며 제1 전극이 상기 PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)의 제2 전극에 연결되는 PMOS 트랜지스터(P3)와, 상기 기준 펄스 신호(PB)에 응답하여 동작하며 상기 PMOS 트랜지스터(P3)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N1)를 더 구비할 수 있다. PMOS 트랜지스터(P3)의 제2 전극과 NMOS 트랜지스터(N1)의 제1 전극이 연결되는 노드의 신호에서 제1 펄스 신호(PS1)가 발생한다.
또한, 제2 펄스 신호 발생부(220)는, 스캔 인에이블 신호(SE)에 응답하여 동작하며 제1 전극이 전원전압(VDD)에 연결되는 PMOS 트랜지스터(P4)와, 스캔 입력 신호(SI)에 응답하여 동작하며 상기 PMOS 트랜지스터(P4)와 병렬하게 연결되는 PMOS 트랜지스터(P5)를 구비할 수 있다. 또한, 상기 기준 펄스 신호(PB)에 응답하여 동작하며 제1 전극이 상기 PMOS 트랜지스터(P4) 및 PMOS 트랜지스터(P5)의 제2 전극에 연결되는 PMOS 트랜지스터(P6)와, 상기 기준 펄스 신호(PB)에 응답하여 동작하며 상기 PMOS 트랜지스터(P6)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N2)를 더 구비할 수 있다. PMOS 트랜지스터(P6)의 제2 전극과 NMOS 트랜지스 터(N2)의 제1 전극이 연결되는 노드의 신호에서 제2 펄스 신호(PS2)가 발생한다.
또한, 신호 전달부(230)는 제1 노드(ZZ1)를 구동하기 위한 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있다. 일예로서, 소정의 제어신호(CP)에 응답하여 동작하며 제1 전극이 전원전압(VDD)에 연결되고 제2 전극이 제1 노드(ZZ1)에 연결되는 PMOS 트랜지스터(P11)와, 데이터 신호(D)에 응답하여 동작하며 제1 전극이 상기 제1 노드(ZZ1)에 연결되는 NMOS 트랜지스터(N11)를 구비할 수 있다. 또한, 스캔 인에이블 신호(SE)에 응답하여 동작하며 상기 NMOS 트랜지스터(N11)와 병렬하게 연결되는 NMOS 트랜지스터(N12)와, 제1 펄스 신호(PS1)에 응답하여 동작하며 제1 전극이 상기 NMOS 트랜지스터(N11) 및 NMOS 트랜지스터(N12)의 제2 전극에 연결되고, 제2 전극이 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N13)를 더 구비할 수 있다. 상기 PMOS 트랜지스터(P11)의 게이트로 입력되는 제어신호(CP)는, 기준 클록 신호(CLK), 제1 펄스 신호(PS1), 제2 펄스 신호(PS2) 및 기준 펄스 신호(PB)의 반전 신호(P)들 중 어느 하나의 신호일 수 있다. 바람직하게는, 제어신호(CP)는 기준 클록 신호(CLK) 또는 제1 펄스 신호(PS1)일 수 있다.
또한, 신호 래치부(240)는 제2 노드(ZZ2)를 구동하기 위한 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있다. 일예로서, 제1 노드(ZZ1)의 신호에 응답하여 동작하며 제1 전극이 전원전압(VDD)에 연결되고 제2 전극이 제2 노드(ZZ2)에 연결되는 PMOS 트랜지스터(P12)와, 제1 노드(ZZ1)의 신호에 응답하여 동작하며 제1 전극이 상기 제2 노드(ZZ2)에 연결되는 NMOS 트랜지스터(N14)를 구비할 수 있다. 또한, 스캔 인에이블 신호(SE)에 응답하여 동작하며 상기 NMOS 트랜지스 터(N14)와 병렬하게 연결되는 NMOS 트랜지스터(N15)와, 제2 펄스 신호(PS2)에 응답하여 동작하며 제1 전극이 상기 NMOS 트랜지스터(N14) 및 NMOS 트랜지스터(N15)의 제2 전극에 연결되고, 제2 전극이 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N16)를 더 구비할 수 있다. 또한 신호 래치부(240)는 제2 노드(ZZ2)로 전달된 신호를 래치하여 출력하기 위하여 래치를 형성하는 하나 이상의 인버터(I11, I12)를 더 구비할 수 있으며, 래치된 제2 노드(ZZ2)의 신호를 외부로 제공하기 위한 출력버퍼(I13)를 더 구비할 수 있다. 출력버퍼(I13)의 일예로서 인버터가 이용될 수 있으며, 이에 따라 신호 래치부(240)의 출력신호는 도 2에 도시된 출력신호(Q)의 반전된 신호(QB)이다.
한편, 도 4는 상기 기준 클록 신호(CLK)를 입력받아 기준 펄스 신호(PB)를 발생하는 일예를 나타내는 회로도이다. 플립플롭(200)은 기준 클록 신호(CLK)를 입력받을 수 있으며, 기준 클록 신호(CLK)을 이용하여 제1 펄스 신호 발생부(210) 및 제2 펄스 신호 발생부(220)에서 사용되는 기준 펄스 신호(PB)를 발생할 수 있다. 기준 클록 신호(CLK)을 이용하여 기준 펄스 신호(PB)를 발생하는 회로는, 도 4에 도시된 바와 같이 적어도 하나의 인버터와 하나의 NAND 게이트를 이용하여 구현될 수 있다. 또한 도 4에 도시된 기준 펄스 신호 발생 회로는 플립플롭(200) 내에 구비될 수 있다.
상기와 같이 구성될 수 있는 플립플롭(200)의 자세한 동작을 설명하면 다음과 같다.
먼저, 스캔 인에이블 신호(SE)가 비활성화(로직 로우)된 경우, 제1 펄스 신 호 발생부(210) 및 제2 펄스 신호 발생부(220)의 PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P4)가 각각 턴온된다. 이에 따라, 반전된 스캔 입력 신호(SIB)와 무관하게 전원전압(VDD)이 PMOS 트랜지스터(P3)의 제1 전극으로 제공되며, 제1 펄스 신호 발생부(210)는 기준 펄스 신호(PB)를 반전한 신호를 제1 펄스 신호(PS1)로서 발생한다. 또한, 스캔 입력 신호(SI)와 무관하게 전원전압(VDD)이 PMOS 트랜지스터(P6)의 제1 전극으로 제공되며, 제2 펄스 신호 발생부(220)는 기준 펄스 신호(PB)를 반전한 신호를 제2 펄스 신호(PS2)로서 발생한다.
한편, 스캔 인에이블 신호(SE)가 비활성화되었으므로, 신호 전달부(230)의 NMOS 트랜지스터(N12)가 턴 오프되고, 신호 래치부(240)의 NMOS 트랜지스터(N15)가 턴 오프된다. 이에 따라 신호 전달부(230) 및 신호 래치부(240)의 동작에 의하여 플립플롭(200)은 펄스 신호들(PS1, PS2, CP)의 트리거 에지(triggered edge)에 응답하여 데이터 신호(D)를 래치에 저장하고 출력하는 일반적인 플립플롭으로서 동작한다.
자세하게는, 제1 펄스 신호(PS1)의 활성화 구간 이외의 구간에서, 제어신호(CP)에 의하여 PMOS 트랜지스터(P11)가 턴온 됨으로써 제1 노드(ZZ1)가 프리차지된다. 상술한 바와 같이, 상기 제어신호(CP)는, 기준 클록 신호(CLK), 제1 펄스 신호(PS1), 제2 펄스 신호(PS2) 및 기준 펄스 신호(PB)의 반전 신호(P)들 중 어느 하나의 신호일 수 있다.
데이터 신호(D)가 로직 하이인 경우, 제1 펄스 신호(PS1)의 활성화 구간에서 제1 노드(ZZ1)는 디스차지된다. 또한 상기 디스차지 동작에 의하여 제1 노드(ZZ1) 의 신호가 로직 로우가 되면, PMOS 트랜지스터(P12)가 턴온 되고 NMOS 트랜지스터(N14)가 턴 오프됨으로써, 제2 노드(ZZ2)의 신호는 로직 하이에 해당하는 값을 갖는다. 로직 하이에 해당하는 제2 노드(ZZ2)의 신호는 래치(I11, I12)에 의해 래치되고, 소정의 출력 버퍼(I13)을 거쳐 외부로 출력된다. 출력 버퍼(I13)가 인버터로 이루어지는 경우, 출력 버퍼(I13)를 통해 제공되는 신호(QB)는 데이터 신호(D)를 반전한 신호(로직 로우)가 된다.
한편, 데이터 신호(D)가 로직 로우인 경우, 제1 노드(ZZ1)의 디스차지 경로가 차단되므로, 제1 노드(ZZ1)의 신호는 로직 하이에 해당하는 값을 갖는다. 또한 제1 노드(ZZ1)의 신호가 로직 하이이면, PMOS 트랜지스터(P12)가 턴 오프 되고 NMOS 트랜지스터(N14)가 턴 온되고, 제2 펄스 신호(PS2)의 활성화 구간에서 제2 노드(ZZ2)의 디스차지 경로가 발생한다. 이에 따라 제2 노드(ZZ2)의 신호는 로직 로우에 해당하는 값을 가지며, 출력 버퍼(I13)를 통해 제공되는 신호(QB)는 로직 하이 값을 갖는다.
상술한 바와 같이 스캔 인에이블 신호(SE)가 비활성화인 경우, 플립플롭(200)은 펄스 신호에 기반하여 데이터 신호를 입력받거나 출력하는 일반적인 플립플롭과 같이 동작한다. 반면에, 스캔 인에이블 신호(SE)가 활성화되는 경우, 즉 스캔 모드(scan mode)가 활성화되면, 플립플롭(200)은 스캔 입력 신호(SI)에 대응하는 신호를 출력하여야 하는데, 이와 관련하여 도 5를 참조하여 설명하면 다음과 같다.
도 5a,b는 스캔 인에이블 신호(SE)가 활성화되는 경우의 플립플롭(200)의 동 작을 나타내는 파형도이다.
도 5a는 스캔 인에이블 신호(SE)가 로직 하이, 스캔 입력 신호(SI)가 로직 로우인 경우의 플립플롭(200)의 동작을 나타낸다. 펄스 신호의 활성화 이전 플립플롭(200)의 출력 신호(QB)는 로직 로우 값에 해당한다.
먼저, 기준 클록 신호(CLK)를 이용하여 기준 펄스 신호(PB)가 발생되며, 스캔 입력 신호(SI)가 로직 로우임에 따라 제1 펄스 신호(PS1) 및 제2 펄스 신호(PS2) 중 제2 펄스 신호(PS2)만이 활성화되어 출력된다. 또한, 제1 노드(ZZ1)의 디스차지 경로를 위한 NMOS 트랜지스터(N12) 및 제2 노드(ZZ2)의 디스차지 경로를 위한 NMOS 트랜지스터(N15)가 항상 턴 온된다.
스캔 입력 신호(SI)가 로직 로우인 경우, 제1 펄스 신호(PS1)는 활성화되지 않으므로, 제1 노드(ZZ1)의 디스차지 경로는 차단되어 제1 노드(ZZ1)의 신호를 로직 하이값을 유지하게 된다. 또한, 제1 노드(ZZ1)의 신호가 로직 하이임에 따라, 제2 펄스 신호(PS2)의 활성화 구간에서 제2 노드(ZZ2)의 디스차지 경로가 발생한다. 즉, 제2 펄스 신호(PS2)의 레벨 천이에 응답하여 제2 노드(ZZ2)의 신호의 레벨이 로직 로우로 디스차지 한다. 도 5a에 도시된 바와 같이 로직 로우에 해당하는 제2 노드(ZZ2)의 신호가 래치되며, 출력 신호(QB)는 로직 하이에 해당하는 값을 갖는다.
한편, 도 5b는 스캔 인에이블 신호(SE)가 로직 하이, 스캔 입력 신호(SI)가 로직 하이인 경우의 플립플롭(200)의 동작을 나타낸다. 펄스 신호의 활성화 이전 플립플롭(200)의 출력 신호(QB)는 로직 하이 값에 해당한다.
한편, 스캔 입력 신호(SI)가 로직 하이인 경우, 제1 펄스 신호(PS1)의 활성화 구간에서 제1 노드(ZZ1)의 디스차지 경로가 발생한다. 이에 따라 제1 펄스 신호(PS1)의 레벨 천이에 응답하여 제1 노드(ZZ1)의 신호가 로직 로우로 디스차지 된다. 또한, 제2 펄스 신호(PS2)는 비활성화되므로 제2 노드(ZZ2)의 디스차지 경로는 차단된다. 또한, 제1 노드(ZZ1)의 신호가 로직 로우임에 따라 PMOS 트랜지스터(P12)가 턴 온 되므로, 제2 노드(ZZ2)의 신호는 로직 하이값을 유지하거나 또는 로직 하이값으로 상승하게 된다. 도 5b에 도시된 바와 같이 로직 하이에 해당하는 제2 노드(ZZ2)의 신호가 래치되며, 출력 신호(QB)는 로직 로우에 해당하는 값을 갖는다.
상기와 같은 본 발명의 일실시예에 따른 플립플롭의 구조에 따르면, 데이터 신호의 입력단 및 스캔 입력 신호의 입력단을 구비하는 멀티플렉서에서 발생할 수 있는 부하(load)를 최소화할 수 있다. 또한 스캔 입력 신호를 갖는 플립플롭으로서, 마스터 슬레이브 방식이 아닌 펄스 기반의 플립플롭으로 구현된다. 이에 따라 본 발명의 실시예에 따르면, 셋업 타임(setup time) 및 입력-to-출력 딜레이 측면에서 이득을 얻을 수 있다.
한편, 상술한 바와 같은 본 발명의 일실시예에 따른 플립플롭(200)은, 본 발명의 특징을 변경하지 않는 범위 내에서 구체적인 회로 구성을 다양하게 변화시킬 수 있다. 일예로서, 제1 노드(ZZ1)의 신호의 레벨을 안정적으로 유지하기 위하여 상기 제1 노드(ZZ1)에도 신호를 저장하거나 유지하기 위한 회로가 연결될 수 있다. 또한, 제1 노드(ZZ1) 및/또는 제2 노드(ZZ2)의 신호를 저장하기 위한 회로는, 다수 의 인버터를 이용하여 구현될 수 있다. 또한 디스차지 경로를 통한 신호의 누설을 방지하기 위하여, 삼상태 버퍼(tri-state buffer)나 전송 게이트(transmission gate) 또는 패스 트랜지스터(pass transister) 등이 상기 저장 회로에 구비될 수 있다. 또한 하나의 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어진 키퍼(keeper)를 사용할 수도 있다. 또한 별도의 회로 구성 없이, 신호의 저장을 제1 노드(ZZ1) 및/또는 제2 노드(ZZ2)에 존재하는 기생 커패시턴스(parastic capacitance)에 의존할 수도 있다.
도 6a,b,c는 제1 펄스 신호 발생부 구현의 다른 예를 나타내는 회로도이다.
도 3의 제1 펄스신호 발생부(210)의 일 구현예를 나타낸 것으로서, 상기 제1 펄스신호 발생부(210)는 주 특징을 벗어나지 않는 범위 내에서 다양하게 설계의 변경이 가능하다. 도 6a 및 도 6b는 챠지 쉐어링(charge sharing)을 완화하기 위한 제1 펄스신호 발생부의 설계의 예이며, 도 6a에 도시된 바와 같이 제1 펄스신호 발생부(310_1)는, 도 3에 도시된 회로 구성 외에 스캔 인에이블 신호(SE)를 입력받아 동작하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 접지전압 사이에 연결되며 반전된 스캔 입력 신호(SIB)에 응답하여 동작하는 NMOS 트랜지스터를 더 구비할 수 있다.
또한 다른 일예로서 도 6b에 도시된 바와 같이 제1 펄스신호 발생부(310_2)는, 기준 펄스 신호(PB)를 입력받아 동작하는 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있으며, 또한 스캔 인에이블 신호(SE)를 입력받아 동작하는 PMOS 트랜지스터와, 이에 병렬하게 연결되며 반전된 스캔 입력 신호(SIB)에 응답하여 동작 하는 PMOS 트랜지스터를 구비할 수 있다. 상기 병렬하게 연결된 PMOS 트랜지스터들은, 기준 펄스 신호(PB)를 입력받아 동작하는 PMOS 트랜지스터와 기준 펄스 신호(PB)를 입력받아 동작하는 NMOS 트랜지스터 사이에 연결된다.
한편, 도 6c는 저전력을 위한 제1 펄스신호 발생부 설계의 일예를 나타낸다. 제1 펄스 신호(PS1)가 활성화되면 제1 노드(ZZ1)의 디스차지 경로를 형성하고, 또한 제2 노드(ZZ2)로 로직 하이의 신호가 전달되도록 한다. 이러한 경우, 현재 제2 노드(ZZ2)의 상태가 로직 하이인 경우에는 제1 펄스 신호(PS1)가 활성화될 필요가 없으므로, 제2 노드(ZZ2)의 상태가 로직 로우인 경우에만 제1 펄스 신호(PS1)가 활성화되도록 한다.
이를 위하여, 도 6c에 도시된 제1 펄스신호 발생부(310_3)는, 도 3에 도시된 회로 구성 외에 제2 노드(ZZ2)를 피드백받아 동작하는 PMOS 트랜지스터를 더 구비한다. 바람직하게는, 상기 PMOS 트랜지스터는, 도 3의 제1 펄스신호 발생부(210)에서 스캔 인에이블 신호(SE) 및 반전된 스캔 입력 신호(SIB)를 각각 입력받는 PMOS 트랜지스터(P1, P2)의 제2 노드와 기준 펄스 신호(PB)를 입력받는 PMOS 트랜지스터(P3)의 사이에 연결된다. 제2 노드(ZZ2)의 상태가 로직 하이인 경우에는, 제1 펄스 신호(PS1)가 활성화되는 것이 차단된다.
도 7a,b는 제2 펄스 신호 발생부 구현의 다른 예를 나타내는 회로도이다. 도 3에 도시된 제2 펄스 신호 발생부(220) 또한, 앞서 언급한 바와 같이 주 특징을 벗어나지 않는 범위 내에서 다양하게 설계의 변경이 가능하다. 일예로서, 도 7a 및 도 7b에는 챠지 쉐어링(charge sharing)을 완화하기 위한 제2 펄스신호 발생부의 설계의 예가 도시되어 있다. 도 7a에 도시된 바와 같이 제2 펄스신호 발생부(320_1)는, 도 3에 도시된 회로 구성 외에 스캔 인에이블 신호(SE)를 입력받아 동작하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 접지전압 사이에 연결되며 스캔 입력 신호(SI)에 응답하여 동작하는 NMOS 트랜지스터를 더 구비할 수 있다.
또한 다른 일예로서 도 7b에 도시된 바와 같이 제2 펄스신호 발생부(320_2)는, 기준 펄스 신호(PB)를 입력받아 동작하는 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있으며, 또한 스캔 인에이블 신호(SE)를 입력받아 동작하는 PMOS 트랜지스터와, 이에 병렬하게 연결되며 스캔 입력 신호(SI)에 응답하여 동작하는 PMOS 트랜지스터를 구비할 수 있다. 상기 병렬하게 연결된 PMOS 트랜지스터들은, 기준 펄스 신호(PB)를 입력받아 동작하는 PMOS 트랜지스터와 기준 펄스 신호(PB)를 입력받아 동작하는 NMOS 트랜지스터 사이에 연결된다.
도 8은 본 발명의 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 도시된 바와 같이 상기 플립플롭(300)은 신호 전달부(330) 및 신호 래치부(340)를 구비할 수 있다. 또한 상기 플립플롭(300)은, 제1 펄스 신호(PS1)를 발생하는 제1 펄스 신호 발생부(미도시) 및 제2 펄스 신호(PS2)를 발생하는 제2 펄스 신호 발생부(미도시)를 더 구비할 수 있다. 상기 제1 펄스 신호 발생부 및 제2 펄스 신호 발생부는 도 3에 도시된 제1 펄스 신호 발생부(210) 및 제2 펄스 신호 발생부(220)와 유사하게 구성될 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 8에 도시된 바와 같이, 신호 전달부(330)는 제1 노드(ZZ1)를 구동하기 위한 하나 이상의 PMOS 트랜지스터와 NMOS 트랜지스터를 구비할 수 있다. 일예로서, 소정의 제어신호(CP)에 응답하여 동작하며 제1 전극이 전원전압(VDD)에 연결되고 제2 전극이 제1 노드(ZZ1)에 연결되는 PMOS 트랜지스터(P21)와, 스캔 인에이블 신호(SE)에 응답하여 동작하며 제1 노드(ZZ1)의 디스차지 경로를 형성하기 위한 NMOS 트랜지스터(N22)와, 제1 펄스 신호(PS1)에 응답하여 동작하며 제1 전극이 상기 NMOS 트랜지스터(N22)의 제2 전극에 연결되고, 제2 전극이 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N23)를 구비할 수 있다.
또한, 도 3에서 하나의 데이터 신호(D)가 입력되는 것과는 달리, 신호 전달부(330)는 복수의 데이터 신호(A0-A2, B0-B2)를 입력받아 논리 연산을 수행하는 논리 연산 회로를 구비할 수 있다. 바람직하게는 상기 논리 연산 회로는 NMOS 트랜지스터(N22)와 병렬하게 연결될 수 있다. 일예로서, 신호 전달부(330)는 복수의 데이터 신호(A0-A2, B0-B2)를 입력받는 논리 연산 회로(N21_1 내지 N21_6)를 더 구비할 수 있다. 스캔 인에이블 신호(SE)가 비활성화(로직 로우)된 경우, 복수의 데이터 신호(A0-A2, B0-B2)의 상태에 따라 제1 노드(ZZ1)의 디스차지 경로가 형성되거나 또는 차단된다. 논리 연산 회로(N21_1 내지 N21_6)의 디스차지 경로가 형성되는 경우, 제1 펄스 신호(PS1)의 활성화 구간에서 제1 노드(ZZ1)는 디스차지된다.
한편, 상술하였던 바와 같이, 신호 전달부(330)는 제1 노드(ZZ1)의 신호를 안정적으로 유지하기 위한 저장부(331)를 더 구비할 수 있다.
한편, 도 3에 도시된 회로 구성과 유사하게, 신호 래치부(340)는 제1 노드(ZZ1)의 신호에 응답하여 동작하는 PMOS 트랜지스터(P22) 및 NMOS 트랜지스터(N24)를 구비할 수 있으며, 또한 스캔 인에이블 신호(SE)에 응답하여 동작하며 상기 NMOS 트랜지스터(N24)와 병렬하게 연결되는 NMOS 트랜지스터(N25)와, 제2 펄스 신호(PS2)에 응답하여 동작하며 접지전압(VSS)에 연결되는 NMOS 트랜지스터(N26)를 더 구비할 수 있다. 또한, 신호 래치부(340)는 제2 노드(ZZ2)의 신호를 래치하기 위한 저장부(341)를 더 구비할 수 있으며, 또한 래치된 제2 노드(ZZ2)의 신호를 출력하기 위한 출력 버퍼(I21)를 더 구비할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다. 도시된 바와 같이 상기 플립플롭(400)은 신호 전달부(430) 및 신호 래치부(440)를 구비할 수 있다. 도 9의 플립플롭(400)에 더 구비될 수 있는 제1 및 제2 펄스신호 발생부 또한 도 3에 도시된 제1 펄스 신호 발생부(210) 및 제2 펄스 신호 발생부(220)와 유사하게 구성될 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 9에 도시된 플립플롭(400)은, 제1 노드(ZZ1) 및 제2 노드(ZZ2)에 존재하는 기생 커패시턴스(parastic capacitance) 성분을 줄이기 위한 회로 구성을 갖는다. 자세하게는, 제1 노드(ZZ1)의 기생 커패시턴스 성분을 줄이기 위하여, 신호 전달부(430)는 도 3의 신호 전달부(230)의 디스차지 경로에 구비되는 NMOS 트랜지스터들의 스택 구조를 변경하였다. 또한, 제2 노드(ZZ2)의 기생 커패시턴스 성분을 줄이기 위하여, 신호 래치부(440)는 도 3의 신호 래치부(240)의 디스차지 경로에 구비되는 NMOS 트랜지스터들의 스택 구조를 변경하였다.
도 9의 신호 전달부(230)는, 도시된 바와 같이, 제1 펄스 신호(PS1)에 응답하여 동작하는 NMOS 트랜지스터(N31)의 제1 전극이 제1 노드(ZZ1)에 연결된다. 또한 병렬하게 연결되는 NMOS 트랜지스터들(N32, N33)은 상기 NMOS 트랜지스터(N31) 의 제2 전극과 접지전압 사이에 연결된다. 이에 따라 제1 노드(ZZ1)에 NMOS 트랜지스터들(N32, N33)이 병렬하게 연결되는 경우에 비하여 제1 노드(ZZ1)의 기생 커패시턴스 성분을 줄일 수 있다. 또한, 상술하였던 바와 같이 제1 노드(ZZ1)의 신호를 안정적으로 유지하기 위한 저장부(431)가 신호 전달부(430)에 더 구비될 수 있다.
마찬가지로, 도 9의 신호 래치부(440)는, 제2 펄스 신호(PS2)에 응답하여 동작하는 NMOS 트랜지스터(N34)의 제1 전극이 제2 노드(ZZ2)에 연결된다. 또한 병렬하게 연결되는 NMOS 트랜지스터들(N35, N36)은 상기 NMOS 트랜지스터(N34)의 제2 전극과 접지전압 사이에 연결된다. 이에 따라 제2 노드(ZZ2)에 NMOS 트랜지스터들(N35, N36)이 병렬하게 연결되는 경우에 비하여 제2 노드(ZZ2)의 기생 커패시턴스 성분을 줄일 수 있다. 또한, 상술하였던 바와 같이 제2 노드(ZZ2)의 신호를 안정적으로 유지하기 위한 저장부(441)가 신호 래치부(440)에 더 구비될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 스캔 입력을 갖는 종래의 플립플롭을 나타낸 회로도이다.
도 2는 본 발명의 일실시예에 따른 플립플롭을 나타내는 블록도이다.
도 3은 도 2의 플립플롭을 구현한 일예를 나타내는 회로도이다.
도 4는 기준 클록 신호를 입력받아 기준 펄스 신호를 발생하는 일예를 나타내는 회로도이다.
도 5a,b는 스캔 인에이블 신호가 활성화되는 경우의 플립플롭의 동작을 나타내는 파형도이다.
도 6a,b,c는 제1 펄스 신호 발생부 구현의 다른 예를 나타내는 회로도이다.
도 7a,b는 제2 펄스 신호 발생부 구현의 다른 예를 나타내는 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 플립플롭을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200: 플립플롭
210: 제1 펄스 신호 발생부
220: 제2 펄스 신호 발생부
230: 신호 전달부
240: 신호 래치부

Claims (25)

  1. 스캔 인에이블 신호 및 반전된 스캔 입력 신호에 응답하여 제1 펄스 신호를 발생하는 제1 펄스 신호 발생부;
    상기 스캔 인에이블 신호 및 스캔 입력 신호에 응답하여 제2 펄스 신호를 발생하는 제2 펄스 신호 발생부;
    데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 어느 하나의 펄스 신호에 응답하여, 데이터 신호를 제1 노드로 전달하는 신호 전달부; 및
    상기 제1 노드로 전달된 데이터 신호를 입력받으며, 상기 제1 펄스 신호 및 제2 펄스 신호 중 다른 하나의 펄스 신호에 응답하여 상기 데이터 신호를 래치하여 출력하는 신호 래치부를 구비하는 것을 특징으로 하는 플립플롭.
  2. 제1항에 있어서,
    상기 스캔 인에이블 신호가 비활성화된 경우,
    상기 제1 펄스 신호 발생부는 상기 반전된 스캔 입력 신호의 레벨에 무관하게 상기 제1 펄스 신호를 발생하며, 상기 제2 펄스 신호 발생부는 상기 스캔 입력 신호의 레벨에 무관하게 상기 제1 펄스 신호와 동일한 제2 펄스 신호를 발생하는 것을 특징으로 하는 플립플롭.
  3. 제2항에 있어서,
    상기 신호 전달부는, 상기 제1 펄스 신호에 응답하여 상기 데이터 신호를 상기 제1 노드로 전달하며,
    상기 신호 래치부는 상기 제1 노드로 전달된 상기 데이터 신호를 입력받아, 상기 제2 펄스 신호에 응답하여 상기 데이터 신호를 제2 노드로 전달하고, 상기 제2 노드로 전달된 데이터 신호를 래치하여 출력하는 것을 특징으로 하는 플립플롭.
  4. 제3항에 있어서,
    상기 제1 노드는, 상기 제1 펄스 신호의 비활성화 구간 동안 제1 전압으로 프리차지되며, 상기 제1 펄스 신호의 펄스 구간 동안 로직 하이의 데이터 신호에 응답하여 제2 전압으로 디스차지(discharge)되거나 로직 로우의 데이터 신호에 응답하여 제1 전압을 유지하고,
    상기 제1 펄스 신호의 펄스 구간 동안, 상기 제2 노드는 상기 제1 노드의 제2 전압에 응답하여 제1 전압으로 차지(charge)되거나, 상기 제1 노드의 제1 전압에 응답하여 제2 전압으로 디스차지(discharge)되는 것을 특징으로 하는 플립플롭.
  5. 제1항에 있어서,
    상기 스캔 인에이블 신호가 활성화된 경우,
    상기 반전된 스캔 입력 신호 및 스캔 입력 신호에 응답하여, 상기 제1 펄스 신호 발생부 및 제2 펄스 신호 발생부 중 어느 하나의 펄스 신호 발생부가 펄스신 호를 발생하는 것을 특징으로 하는 플립플롭.
  6. 제5항에 있어서,
    상기 스캔 입력 신호가 로직 하이인 경우, 상기 제1 펄스 신호 발생부는 제1 펄스 신호를 발생하여 상기 신호 전달부로 제공하며,
    상기 스캔 입력 신호가 로직 로우인 경우, 상기 제2 펄스 신호 발생부는 제2 펄스 신호를 발생하여 상기 신호 래치부로 제공하는 것을 특징으로 하는 플립플롭.
  7. 제6항에 있어서,
    상기 스캔 입력 신호가 로직 하이인 경우,
    상기 신호 전달부는 상기 제1 펄스 신호에 응답하여 제1 전압으로 프리차지된 상기 제1 노드를 제2 전압으로 디스차지(discharge)하고,
    상기 신호 래치부는 상기 디스차지된 제1 노드의 전압에 응답하여 제2 노드를 제1 전압으로 차지(charge)하고, 상기 제2 노드의 신호를 래치하여 출력하는 것을 특징으로 하는 플립플롭.
  8. 제6항에 있어서,
    상기 스캔 입력 신호가 로직 로우인 경우,
    상기 신호 전달부는 디스차지 경로를 차단함으로써 상기 제1 노드를 제1 전압으로 유지하고,
    상기 신호 래치부는 상기 제1 노드의 제1 전압 및 상기 제2 펄스 신호에 응답하여 제2 노드를 제2 전압으로 디스차지(discharge)하고, 상기 제2 노드의 신호를 래치하여 출력하는 것을 특징으로 하는 플립플롭.
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  21. 반도체 장치로 스캔 입력 신호 및 데이터 신호를 출력하는 플립플롭에 있어서,
    스캔 인에이블 신호, 스캔 입력 신호 및 반전된 스캔 입력 신호에 응답하여 제1 펄스 신호 및 제2 펄스 신호를 각각 독립하게 발생하는 펄스 신호 발생부;
    상기 데이터 신호, 상기 스캔 인에이블 신호 및 상기 제1 펄스 신호를 입력 받아 제1 노드를 구동하는 신호 전달부; 및
    상기 제1 노드의 신호, 상기 스캔 인에이블 신호 및 상기 제2 펄스 신호를 입력받아 제2 노드를 구동하는 신호 래치부;를 구비하며,
    상기 스캔 인에이블 신호가 비활성화된 경우,
    상기 펄스 신호 발생부는 상기 제1 펄스 신호 및 제2 펄스 신호를 각각 발생하며, 상기 제1 노드는 상기 데이터 신호 및 상기 제1 펄스 신호에 응답하여 로직 하이 또는 로직 로우로 구동되고, 상기 제2 노드는 상기 제1 노드의 신호 및 상기 제2 펄스 신호에 응답하여 로직 하이 또는 로직 로우로 구동되는 것을 특징으로 하는 플립플롭.
  22. 제21항에 있어서,
    상기 스캔 인에이블 신호가 활성화된 경우,
    상기 펄스 신호 발생부는, 상기 스캔 입력 신호 및 반전된 스캔 입력 신호의 레벨에 대응하여 상기 제1 펄스 신호 및 제2 펄스 신호 중 어느 하나의 펄스 신호를 발생하며, 상기 어느 하나의 펄스 신호에 응답하여 상기 제1 노드 및 제2 노드 중 어느 하나의 노드를 디스차지 시킴으로써 상기 스캔 입력 신호를 상기 제2 노드로 전달하는 것을 특징으로 하는 플립플롭.
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