KR20060029551A - 스캔 입력을 갖는 플립 플롭 회로 - Google Patents

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Abstract

반도체 장치로 스캔 입력 및 데이터를 출력하는 펄스 기반의 플립플롭이 개시된다. 플립플롭은 플립플롭의 동작을 동기시키기 위한 펄스를 생성하기 위한 펄스 생성부, 데이터, 스캔 입력 및 스캔 인에이블 신호를 입력받고, 스캔 인에이블 신호에 응답하여, 데이터 및 스캔 입력 중 어느 하나를 선택하여 출력하는 멀티플렉서부 및 멀티플렉서부에서 출력되는 데이터 또는 스캔 입력을 펄스 신호에 동기하여 외부로 전달하는 래치부를 포함한다.
플립플롭, 스캔 입력

Description

스캔 입력을 갖는 플립 플롭 회로{Flip flop circuit with Scan input}
도 1은 종래의 마스터 슬래이브 플립플롭을 나타낸 회로도이다.
도 2는 본 발명의 특징에 따른 스캔 입력을 갖는 펄스 기반의 플립플롭을 나타낸 구성도이다.
도 3은 도 2에 도시된 펄스 생성부(206)의 일 예를 나타낸 회로도이다.
도 4는 본 발명의 제1 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 5는 도 4의 멀티플렉서부(416)의 일 예를 나타는 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 7은 도 6의 멀티플렉서부(614)의 일 예를 나타낸 회로도이다.
도 8은 본 발명의 제3 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 9는 본 발명의 제4 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 10는 본 발명의 제5 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 11은 본 발명의 제6 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 12는 본 발명의 제7 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 13은 본 발명의 제8 실시예에 따른 플립플롭의 회로도이다.
도 14는 본 발명의 제9 실시예에 따른 플립플롭의 회로도이다.
도 15는 본 발명의 제10 실시예에 따른 플립플롭의 회로도이다.
도 16은 본 발명의 제11 실시예에 따른 플립플롭의 회로도이다.
도 17은 본 발명의 제12 실시예에 따른 플립플롭의 회로도이다.
도 18(a) 내지 도 18(f)는 본 발명의 플립플롭에 사용되는 래치부의 여러 변형예를 나타낸 회로도이다.
본 발명은 반도체 회로에 관한 것으로, 구체적으로는 반도체 회로의 스캔 테스트를 위한 스캔 입력 및 데이터를 전달하는 플립 플롭 회로에 관한 것이다.
반도체 칩을 테스트하기 위해 사용되는 DFT(Device for Testability) 기술은 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 스캔 테스트(Scan Test) 기술은 오래된 기술이면서도 여전히 칩의 테스트 기술에서 중요한 비중을 차지하고 있다. 또한, 국내에서도 그 사용빈도가 늘어가는 추세이다.
본 발명은 스캔 테스트를 위한 고속 플립플롭을 위한 것이다.
플립플롭은 클록 신호 또는 펄스 신호에 응답하여 입력된 신호를 저장하고 순차적으로 전달하는 기능을 한다. 스캔 입력을 갖는 플립플롭은 반도체 장치의 DFT를 위해 테스트 스캔 신호를 입력받아 반도체 회로 내의 논리 회로부를 테스트하기 위한 것으로, 논리 회로의 시험을 용이하게 수행하기 위하여 설계 초기부터 테스트를 고려하여 설계한 것이다.
한편, DFT는 반도체 칩의 테스트 시간을 최소화하기 위해 DFT 설계시 내부 스캔 체인 생성시 사용되는 스캔 셀(Scan cell)과 이를 이용한 칩 테스트 장치를 말한다. 일반적으로 이러한 DFT를 위해 스캔 셀 방법 및 BIST(Built-in-Test) 방법 등이 많이 이용된다. 여기서, 스캔 셀 방법이라 함은, 칩의 테스트 가능성을 높이기 위하여, 회로 중의 플립플롭을 시험 목적을 위해 일련의 쉬프트 레지스터로서 구성하고, 시험 시에는 쉬프트 경로(즉, 스캔 경로)를 통하여 플립플롭으로의 시험 데이터 인가나 플립플롭의 값을 관측하는 방식을 말한다.
도 1은 종래의 마스터 슬래이브 플립플롭을 나타낸 회로도이다.
도 1을 참조하면, 스캔을 포함하는 종래의 마스터 슬래이브(Master slave) 플립플롭(100)은 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 입력받아 AND 연산하는 제1 AND 게이트(102), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 입력받아 AND 연산하는 제2 AND 게이트(104), 제1 AND 게이트(102) 및 제2 AND 게이트(104)의 출력을 NOR 연산하는 제1 NOR 게이트(106), 반전된 클록 신호(CKB)가 로직 하이일 때 제1 NOR 게이트(106)의 출력을 반전시켜 출력하는 제1 삼-상태 인버터(tri-state inverter; 108), 제1 삼-상태 인버터(108)의 출력을 반전시키는 제1 인버터(110), 클록신호(CK)가 로직 하이일 때 제1 인버터(110)의 출력을 반전시켜 제1 인버터(110)의 입력부로 전달하는 제2 삼-상태 인버터(112), 반전된 클록 신호(CKB)가 로직 하이일 때 제1 인버터(110)의 출력을 반전시켜 출력하는 제3 삼-상태 인버터(114), 제3 삼-상태 인버터(114)의 출력을 반전시키는 제2 인버터(116), 클록신호(CK)가 로직 하이일 때 제2 인버터(114)의 출력을 반전시켜 제2 인버터(114)의 입력부로 전달하는 제4 삼-상태 인버터(118) 및 인버터(116)의 출력을 반전시켜 증폭하는 제3 인버터(120)로 구성된다.
스캔 인에이블 신호(SE)가 로직 로우이면, 데이터 신호(D)가 제1 AND 게이트(102) 및 NOR 게이트(106)를 통해 출력된다. 그리고, 클록 신호(CK)가 로직 로우일 때 상기 데이터 신호는 인버터(110, 112)로 구성된 제1 래치부(122)로 전달된다. 그리고, 클록 신호(CK)가 로직 하이이면, 제1 삼-상태 인버터(108)는 턴 오프되고, 데이터 신호(D)는 제1 래치부(122)에 저장된다. 그리고, 다음 로직 로우의 클록 신호(CK)에 동기되어, 제3 삼-상태 인버터(114)는 제1 래치부(122)에 저장된 데이터 신호(D)를 반전시켜 인버터(116, 118)로 구성된 제2 래치부(124)로 전달한다. 제2 래치부(124)에 저장된 데이터는 제3 인버터(120)를 통해 반도체 칩의 논리 회로부에 전달되고, 제2 래치부(124)는 다음 클록 신호에 동기될 때까지 저장된 데이터를 유지시키는 기능을 한다.
하지만, 도 1에 도시된 마스터 슬래이브 플립플롭(100)은 DtoQ 지연(입력에서 출력까지의 지연 시간)이 길기 때문에 하이 스피드(high speed)용으로 사용하기에는 적합하지 않다.
이러한 클록 기반의 마스터 슬래이브 플립플롭에 비해 펄스 기반의 플립플롭은 DtoQ 지연이 작은 이점이 있다. 펄스 기반의 플립플롭은 DtoQ 경로가 간단하고 로딩이 줄기 때문에, DtoQ 및 CtoQ 지연이 줄어들며, 종래 마스터 슬래이브 플립플롭에 비해 기술대비 면적도 줄일 수 있다.
한편, 종래에 개시된 스캔 입력을 구비한 펄스 기반의 플립플롭은 회로의 구성이 복잡하고 이에 따라 회로가 구성되는 면적이 증가되는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 신호 전달 경로가 최소화되는 스캔 입력을 구비한 펄스 기반의 플립플롭을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 면적이 최소화된 스캔 입력을 구비한 펄스 기반의 플립플롭을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 장치로 스캔 입력 및 데이터를 출력하는 펄스 기반의 플립플롭이, 플립플롭의 동작을 동기시키기 위한 펄스를 생성하기 위한 펄스 생성부, 데이터, 스캔 입력 및 스캔 인에이블 신호를 입력받고, 스캔 인에이블 신호에 응답하여, 데이터 및 스캔 입력 중 어느 하나를 선택하여 출력하는 멀티플렉서부, 및 멀티플렉서부에서 출력되는 데이터 또는 스캔 입력을 펄스 신호에 동기하여 외부로 전달하는 래치부를 포함한다.
본 발명의 일 실시예에서, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트, 및 제1 AND 게이트의 출력 신호 및 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며, 래치부는, 펄스 신호가 로직 하이일 때 NOR 게이트의 출력 신호를 반전시켜 전달하는 제1 삼-상태 인버터(tri-state inverter), 제1 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버 터의 입력부로 전달하는 제2 삼-상태 인버터, 및 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트, 및 펄스신호가 로직 하이일 때 제1 AND 게이트의 출력 신호 및 제2 AND 게이트의 출력 신호를 NOR 연산하여 출력하는 삼-상태 NOR 게이트를 구비하며, 래치부는, 삼-상태 NOR 게이트의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 삼-상태 NOR 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트, 및 펄스신호가 로직 하이일 때 제1 NAND 게이트의 출력 신호 및 제2 NAND 게이트의 출력 신호를 NAND 연산하여 출력하는 삼-상태 NAND 게이트를 구비하고, 래치부는, 삼-상태 NAND 게이트의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 삼-상태 NAND 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트, 스캔 입력 신호 및 스캔 인 에이블 신호를 NAND 연산하는 제2 NAND 게이트, 및 제1 NAND 게이트의 출력 신호 및 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며, 래치부는, 펄스 신호가 로직 하이일 때 제3 NAND 게이트의 출력 신호를 반전시켜 출력하는 제1 삼-상태 인버터(tri-state inverter), 제1 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제2 삼-상태 인버터, 및 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호를 반전시키기 위한 제1 인버터, 스캔 입력 신호를 반전시키기 위한 제2 인버터, 반전된 스캔 인에이블 신호가 논리 하이일 때 제1 인버터의 출력을 전달하는 제1 전송 게이트, 및 스캔 인에이블 신호가 논리 하이일 때 제2 인버터의 출력을 전달하는 제2 전송 게이트를 구비하며, 래치부는, 펄스 신호가 로직 하이일 때 제1 전송 게이트의 출력 신호 또는 제2 전송 게이트의 출력 신호를 반전시켜 출력하는 제1 삼-상태 인버터, 제1 삼-상태 인버터의 출력 신호를 반전시키는 제3 인버터, 반전된 펄스 신호가 로직 하이일 때 제3 인버터의 출력 신호를 반전시켜 제3 인버터의 입력부로 전달하는 제2 삼-상태 인버터, 및 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제4 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 반전된 스캔 인에이블 신호가 논리 하이일 때 데이터 신호를 반전시켜 출력하는 제1 삼-상태 인버터, 및 스캔 인에이블 신호가 논리 하이일 때 스캔 입력 신호를 반전시켜 출력하는 제2 삼- 상태 인버터를 구비하고, 래치부는, 펄스 신호가 로직 하이일 때 제1 삼-상태 인버터의 출력 신호 또는 제2 삼-상태 인버터의 출력 신호를 반전시켜 출력하는 제3 삼-상태 인버터, 제3 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제4 삼-상태 인버터, 및 제3 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트, 및 제1 AND 게이트의 출력 신호 및 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며, 래치부는, 펄스 신호가 로직 하이일 때 NOR 게이트의 출력 신호를 전달하는 전송 게이트, 전송 게이트의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트, 및 제1 AND 게이트의 출력 신호 및 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며, 래치부는, NOR 게이트의 출력 신호를 반전시키는 제1 인버터, 펄스 신호가 로직 하이일 때 제1 인버 터의 출력 신호를 전달하는 전송 게이트, 전송 게이트의 출력 신호를 반전시키는 제2 인버터, 반전된 펄스 신호가 로직 하이일 때 제2 인버터의 출력 신호를 반전시켜 제2 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트, 및 제1 NAND 게이트의 출력 신호 및 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며, 래치부는, 펄스 신호가 로직 하이일 때 제3 NAND 게이트의 출력 신호를 전달하는 전송 게이트(transmission gate), 전송 게이트의 출력 신호를 반전시키는 제1 인버터, 반전된 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 반전시켜 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호 및 반전된 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트, 스캔 입력 신호 및 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트, 및 제1 NAND 게이트의 출력 신호 및 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며, 래치부는, 제3 NAND 게이트의 출력 신호를 반전시키는 제1 인버터, 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 전달하는 전송 게이트, 전송 게이트의 출력 신호를 반전시키는 제2 인버터, 반전된 펄스 신호가 로직 하이일 때 제2 인버터의 출력 신호를 반전시켜 제2 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 데이터 신호를 반전시키기 위한 제1 인버터, 스캔 입력 신호를 반전시키기 위한 제2 인버터, 반전된 스캔 인에이블 신호가 논리 하이일 때 제1 인버터의 출력을 전달하는 제1 전송 게이트, 및 스캔 인에이블 신호가 논리 하이일 때 제2 인버터의 출력을 전달하는 제2 전송 게이트를 구비하며, 래치부는, 제1 전송 게이트의 출력 신호 또는 제2 전송 게이트의 출력 신호를 반전시키는 제3 인버터, 펄스 신호가 로직 하이일 때 제3 인버터의 출력 신호를 전달하는 제3 전송 게이트, 제3 전송 게이트의 출력 신호를 반전시키는 제4 인버터, 반전된 펄스 신호가 로직 하이일 때 제4 인버터의 출력 신호를 반전시켜 제4 인버터의 입력부로 전달하는 제1 삼-상태 인버터, 및 제3 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제5 인버터를 구비한다.
본 발명의 또 다른 실시예에서는, 멀티플렉서부는, 반전된 스캔 인에이블 신호가 논리 하이일 때 데이터 신호를 반전시켜 출력하는 제1 삼-상태 인버터, 및 스캔 인에이블 신호가 논리 하이일 때 스캔 입력 신호를 반전시켜 출력하는 제2 삼-상태 인버터를 구비하고, 래치부는, 제1 삼-상태 인버터의 출력 신호 또는 제2 삼-상태 인버터의 출력 신호를 반전시켜 출력하는 제1 인버터, 펄스 신호가 로직 하이일 때 제1 인버터의 출력 신호를 전달하는 전송 게이트, 전송 게이트의 출력 신호를 반전시키는 제2 인버터, 반전된 펄스 신호가 로직 하이일 때 제2 인버터의 출력 신호를 반전시켜 제2 인버터의 입력부로 전달하는 제3 삼-상태 인버터, 및 전송 게 이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 특징에 따른 스캔 입력을 갖는 펄스 기반의 플립플롭을 나타낸 구성도이다.
도 2를 참조하면, 본 발명에 따른 펄스 기반의 플립플롭(200)은 멀티플렉서부(202), 래치부(204) 및 펄스 생성부(206)를 포함한다. 멀티플렉서부(204)는 데이터 신호(D), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 입력받는다.
데이터 신호(D)는 반도체 칩의 일반 동작(normal operation)시 입력되는 정상적인 데이터 신호이며, 스캔 입력 신호(SI)는 반도체 칩의 테스트 동작 시 플립플롭을 시험하기 위한 테스트 신호이다. 스캔 인에이블 신호(SE)는 플립플롭(200)이 스캔 입력 신호(SI)를 출력하도록 하게 명령하는 신호이다. 즉, 스캔 인에이블 신호(SE)가 로직 로우이면, 플립플롭(200)은 데이터 신호(D)를 전달하고, 스캔 인에이블 신호(SE)가 로직 하이이면, 플립플롭(200)은 스캔 입력 신호(SI)를 전달한다.
멀티플렉서부(202)는 스캔 인에이블 신호(SE)에 응답하여, 입력된 스캔 입력 신호(SI) 및 데이터 신호(D) 중의 하나를 선택하여 출력한다. 래치부(204)는 펄스 생성부(206)에서 생성된 펄스 신호에 동기하여 멀티플렉서부(202)에서 출력된 데이터 신호(D) 또는 스캔 입력 신호(SI)를 유지하고 외부로 전달하는 기능을 한다. 펄스 생성부(206)는 플립플롭(200)의 동작을 동기시키기 위한 펄스를 생성하는 기능을 한다.
도 2에 도시된 플립플롭(200)은 래치부(204) 앞에 구성되는 멀티플렉서부(202)를 통해 데이터 신호뿐만 아니라 스캔 입력 신호를 선택적으로 전달할 수 있도록 하고 있다. 또한, 펄스 생성부(206)에서 생성된 펄스에 동기되어 동작하여 멀티플렉서(202)에서 입력되는 신호가 래치부(204)에서 출력되는 시간의 경로가 짧으며 이에 따라 DtoQ 지연(delay)이 감소된다.
도 3은 도 2에 도시된 펄스 생성부(206)의 일 예를 나타낸 회로도이다.
도 3에 도시된 펄스 생성부(300)는, 클록 신호가 입력되는 제1 노드(N1)의 전압에 응답하여 전원 전압과 제2 노드(N2)를 연결하는 제1 PMOS 트랜지스터(301), 제1 노드(N1)의 전압에 응답하여 제2 노드(N2)와 제3 노드(N3)를 연결하는 제1 NMOS 트랜지스터(302), 제1 노드(N1)의 전압에 응답하여 전원 전압과 제4 노드(N4)를 연결하는 제2 PMOS 트랜지스터(303), 제1 노드(N1)의 전압에 응답하여 제4 노드(N4)와 제5 노드(N5)를 연결하는 제2 NMOS 트랜지스터(304), 제4 노드(N4)의 전압에 응답하여 제3 노드(N3)와 접지 전압을 연결하는 제3 NMOS 트랜지스터(305), 제4 노드(N4)의 전압에 응답하여 전원 전압과 제6 노드(N6)를 연결하는 제3 PMOS 트랜지스터(306), 제4 노드(N4)의 전압에 응답하여 제6 노드(N6)와 제2 노드(N2)를 연 결하는 제4 PMOS 트랜지스터(307), 제2 노드(N2)의 전압을 반전시켜 제7 노드(N7)로 출력하는 제1 인버터(308), 제7 노드(N7)의 전압에 응답하여 제4 노드(N4)와 제8 노드(N8)를 연결하는 제4 NMOS 트랜지스터(309), 제7 노드(N7)의 전압에 응답하여 제8 노드(N8)와 접지 전압을 연결하는 제5 NMOS 트랜지스터(310), 제4 노드(N4)의 전압을 반전시켜 제9 노드(N9)로 출력하는 제2 인버터(311) 및 제9 노드(N9)의 전압에 응답하여 제5 노드(N5)와 접지 전압을 연결하는 제6 NMOS 트랜지스터(312)로 구성된다.
도 3에서, 상기 제7 노드(N7)의 출력은 펄스 신호(P)가 되며, 상기 제2 노드(N2)의 출력은 반전된 펄스 신호(PB)가 된다.
도 3의 펄스 생성부(300)는 클록 신호(CK)가 라이징 할 때 펄스 신호(P) 및 반전된 펄스 신호(PB)를 발생시킨다.
물론, 도 2의 플립플롭(200)은 도 3의 펄스 생성부(300) 이외의 다른 구성을 갖는 펄스 생성부를 사용할 수 있다.
도 4는 본 발명의 제1 실시예에 따른 플립플롭을 나타내는 회로도이다.
도 4에 도시된 플립플롭(400)은 도 2에 도시된 플립플롭(200)의 멀티플렉서부(202) 및 래치부(204)만을 나타내며, 펄스 생성부(206)는 도 3의 펄스 생성부(300)를 사용할 수 있으며 또한 다른 형태의 펄스 생성부도 사용할 수 있다.
플립플롭(400)의 멀티플렉서부(416)는, 데이터 신호 및 반전된 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트(402), 스캔 입력 신호 및 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트(404) 및 제1 AND 게이트(402)의 출력 신호 및 제2 AND 게이트(404)의 출력 신호를 NOR 연산하는 NOR 게이트(406)로 구성된다.
또한 플립플롭(400)의 래치부(418)는, 펄스 신호(P)가 로직 하이일 때 NOR 게이트(406)의 출력 신호를 반전시켜 전달하는 제1 삼-상태 인버터(tri-state inverter; 408), 제1 삼-상태 인버터(408)의 출력 신호를 반전시키는 제1 인버터(410), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(410)의 출력 신호를 반전시켜 제1 인버터(410)의 입력부로 전달하는 제2 삼-상태 인버터(412) 및 제1 삼-상태 인버터(408)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(414)로 구성된다. 이때, 제2 인버터(414)의 출력은 입력된 데이터 신호(D) 또는 스캔 입력 신호(SI)의 반전된 출력신호(QB)가 된다.
멀티플렉서부(416)는 스캔 인에이블 신호(SE)가 로직 로우일 때, 데이터 신호(D)를 제1 삼-상태 인버터(408)로 출력하고, 스캔 인에이블 신호(SE)가 로직 하이일 때 스캔 입력 신호(SI)를 제1 삼-상태 인버터(408)로 출력한다. 즉, 멀티플렉서부(416)는 스캔 인에이블 신호(SE)가 0이면 데이터 신호(D)를 입력으로 하는 인버터로 동작하고, 스캔 인에이블 신호(SE)가 1이면 스캔 입력 신호(SI)를 입력으로 하는 인버터로 동작하여, 데이터 경로와 스캔 경로가 각각 분리된다. 데이터 경로는 빠르게 동작하여야 하므로 속도(speed)에 목표를 두고 최적화를 하고, 스캔 경로는 느린 동작이므로 홀드 바이올레이션(hold violation)과 전력(power), 에러이러(area)에 신경을 써서 최적화하여야 한다.
래치부(418)는 펄스 신호에 동기하여 동작하는 펄스 기반의 래치로 구성된다. 펄스 생성부에서 생성된 펄스가 래치부(418)의 제1 및 제2 삼-상태 인버터 (408, 412)를 동작시켜 배타적으로 각각 데이터 또는 스캔 입력을 캐치(catch)하거나 출력을 유지한다. 즉, 제1 삼-상태 인버터(408)는 펄스 생성부(미도시)에서 생성된 펄스 신호(P)가 로직 로우이면 동작하지 않고, 펄스 신호(P)가 로직 하이이면, 입력된 신호를 반전시켜 출력한다. 제1 삼-상태 인버터(408)의 출력은 제1 인버터(410)와 제2 삼-상태 인버터(412)를 통해 출력 신호의 전압 레벨을 유지하고, 제2 인버터(414)를 통해 반전되어 출력된다.
펄스 신호가 로직 로우이면, 제1 삼-상태 인버터(408)는 닫히고, 제2 삼-상태 인버터(412)는 열려 래치부(418)에 데이터가 유지된다.
도 5는 도 4의 멀티플렉서부(416)의 일 예를 나타는 회로도이다.
도 5의 회로(500)는, 스캔 인에이블 신호(SE)를 반전시켜 출력하는 제3 인버터(501), 스캔 입력 신호(SI)에 응답하여 전원 전압(VDD)과 제1 노드(N1)를 연결하는 제1 PMOS 트랜지스터(502), 스캔 인에이블 신호(SE)에 응답하여 전원 전압(VDD)과 제1 노드(N1)를 연결하는 제2 PMOS 트랜지스터(503), 데이터 신호(D)에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결하는 제3 PMOS 트랜지스터(504), 제3 인버터(501)에서 출력된 반전된 스캔 인에이블 신호(~SE)에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결하는 제4 PMOS 트랜지스터(505), 데이터 신호(D)에 응답하여 제2 노드(N2)와 제3 노드(N3)를 연결하는 제1 NMOS 트랜지스터(506), 스캔 인에이블 신호(SE)에 응답하여 제2 노드(N2)와 제4 노드(N2)를 연결하는 제2 NMOS 트랜지스터(507), 반전된 스캔 인에이블 신호(~SE)에 응답하여 제3 노드(N3)와 접지 전압(VSS) 연결하는 제3 NMOS 트랜지스터(508) 및 스캔 입력 신호(SI)에 응답하여 제4 노드(N4)와 접지 전압(VSS)을 연결하는 제4 NMOS 트랜지스터(509)로 구성된다.
이때, 도 5의 제2 노드(N2)는 플립플롭의 래치부로 연결된다.
도 6은 본 발명의 제2 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 6에 도시된 플립플롭(600)의 멀티플렉서부(614)는 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 AND 연산하는 제1 AND 게이트(602), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 AND 연산하는 제2 AND 게이트(604) 및 펄스신호(P)가 로직 하이일 때 AND 제1 게이트(602)의 출력 신호 및 제2 AND 게이트(604)의 출력 신호를 NOR 연산하여 출력하는 삼-상태 NOR 게이트(606)를 구비한다.
또한 플립플롭(600)의 래치부(616)는, 삼-상태 NOR 게이트(606)의 출력 신호를 반전시키는 제1 인버터(608), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(608)의 출력 신호를 반전시켜 제1 인버터(608)의 입력부로 전달하는 제1 삼-상태 인버터(610) 및 삼-상태 NOR 게이트(606)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(612)를 구비한다.
도 6에 도시된 플립플롭(600)은 도 4의 플립플롭(400)에서 제1 삼-상태 인버터(408)를 제외하고 래치부의 입력단을 멀티플렉서부와 결합시킨 구조를 갖는다. 대신, 도 6의 플립플롭(600)은 삼-상태 NOR 게이트를 사용하여 멀티플렉서부(614)를 구현한다.
펄스 신호(P)가 로직 로우이면, 멀티플렉서부(614)는 신호의 출력을 차단하고, 래치부(616)는 제1 인버터(608)와 제1 삼-상태 인버터(610)를 통해 신호 레벨을 그대로 유지시킨다. 그리고, 제2 인버터(612)를 통해 반전된 신호(QB)는 펄스 신호가 로직 로우일 동안 그대로 유지된다.
펄스 신호(P)라 로직 하이이면, 래치부(616)의 제1 삼-상태 인버터(610)는 차단되어 신호 레벨이 더 이상 유지되지 않고, 멀티플렉서부(614)는 스캔 인에이블 신호(SE)의 상태에 따라 데이터 신호(D) 또는 스캔 입력 신호(SI)를 선택하여 래치부(616)로 전달한다.
플립플롭(600)은 래치부의 삼-상태 인버터를 제거시킴으로서 더 짧은 데이터 경로를 형성하고 빠른 특성의 플립플롭을 형성한다.
도 7은 도 6의 멀티플렉서부(614)의 일 예를 나타낸 회로도이다.
도 7의 회로(700)는 스캔 인에이블 신호(SE)를 반전시켜 출력하는 제3 인버터(701), 스캔 입력 신호(SI)에 응답하여 전원 전압(VDD)과 제1 노드(N1)를 연결하는 제1 PMOS 트랜지스터(702), 스캔 인에이블 신호(SE)에 응답하여 전원 전압(VDD)과 제1 노드(N1)를 연결하는 제2 PMOS 트랜지스터(703), 데이터 신호(D)에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결하는 제3 PMOS 트랜지스터(704), 제3 인버터(701)의 출력인 반전된 스캔 에이블 신호(~SE)에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결하는 제4 PMOS 트랜지스터(705), 반전된 펄스 신호(PB)에 응답하여 제2 노드(N2)와 제3 노드(N3)를 연결하는 제5 PMOS 트랜지스터(706), 펄스 신호(P)에 응답하여 제3 노드(N3)와 제4 노드(N4)를 연결하는 제1 NMOS 트랜지스터(707), 데이터 신호(D)에 응답하여 제4 노드(N4)와 제5 노드(N5)를 연결하는 제2 NMOS 트랜지스터(708), 스캔 인에이블 신호(SE)에 응답하여 제4 노드(N4)와 제6 노드(N6)를 연결하는 제3 NMOS 트랜지스터(709), 제3 인버터(701)의 출력 신호에 응답하여 제5 노드(N5)와 접지 전압(VSS)을 연결하는 제4 NMOS 트랜지스터(710) 및 스캔 입력 신호(SI)에 응답하여 제6 노드(N6)와 접지 전압(VSS)을 연결하는 제5 NMOS 트랜지스터(711)로 구성된다.
이때, 제3 노드(N3)는 플립플롭(600)의 래치부(616)로 연결된다.
도 8은 본 발명의 제3 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 8의 플립플롭(800)은 도 4의 플립플롭(400)의 래치부(418)에서 삼-상태 인버터(408)를 제거하고 삼 상태 NAND 게이트(806)를 멀티플렉서부(814)에 추가하였다.
도 8에 도시된 플립플롭(800)의 멀티플렉서부(814)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 NAND 연산하는 제1 NAND 게이트(802), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 NAND 연산하는 제2 NAND 게이트(804) 및 펄스 신호(P)가 로직 하이일 때 제1 NAND 게이트(802)의 출력 신호 및 제2 NAND 게이트(804)의 출력 신호를 NAND 연산하여 출력하는 삼-상태 NAND 게이트(806)를 구비한다.
또한 플립플롭(800)의 래치부(816)는, 삼-상태 NAND 게이트(806)의 출력 신호를 반전시키는 제1 인버터(808), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(808)의 출력 신호를 반전시켜 제1 인버터(808)의 입력부로 전달하는 제1 삼-상태 인버터(810) 및 삼-상태 NAND 게이트(806)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(812)를 구비한다.
도 9는 본 발명의 제4 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 9의 플립플롭(900)은 도 8의 플립플롭(800)에서 멀티플렉서부(916)를 NAND 게이트만으로 구성하고, 래치부(918)에 삼-상태 인버터(908)를 추가한 구성을 갖는다.
플립플롭(900)의 멀티플렉서부(916)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 입력받아 NAND 연산하는 제1 NAND 게이트(902), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 입력받아 NAND 연산하는 제2 NAND 게이트(904) 및 제1 NAND 게이트(902)의 출력 신호 및 제2 NAND 게이트(904)의 출력 신호를 NAND 연산하는 제3 NAND 게이트(906)를 구비한다.
플립플롭(900)의 래치부(918)는, 펄스 신호(P)가 로직 하이일 때 제3 NAND 게이트(906)의 출력 신호를 반전시켜 출력하는 제1 삼-상태 인버터(tri-state inverter; 908) 제1 삼-상태 인버터(908)의 출력 신호를 반전시키는 제1 인버터(910), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(910)의 출력 신호를 반전시켜 제1 인버터(910)의 입력부로 전달하는 제2 삼-상태 인버터(912) 및 제1 삼-상태 인버터(908)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(914)를 구비한다.
멀티플렉서부(916)는 스캔 인에이블 신호(SE)에 응답하여 스캔 인에이블 신호(SE)가 로직 로우이면 데이터 신호(D)를, 스캔 인에이블 신호(SE)가 로직 하이이면 스캔 입력 신호(SI)를 래치부(918)로 전달한다.
래치부(918)는 펄스 신호(P)가 로직 하이이면, 멀티플렉서부(916)에서 출력된 신호를 캐치하고 인버터(914)를 통해 출력한다. 그리고 펄스 신호(P)가 로직 로우이면, 캐치한 신호를 인버터(910) 및 삼-상태 인버터(912)를 통해 유지하여, 래치부(918)의 출력 레벨을 유지시킨다.
도 10는 본 발명의 제5 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 10의 플립플롭(1000)은 멀티플렉서부(1018)에 전송 게이트(transmission gate)를 사용하여 구성하는 것을 특징으로 한다.
플립플롭(1000)의 멀티플렉서부(1018)는, 데이터 신호(D)를 반전시키기 위한 제1 인버터(1002), 스캔 입력 신호(SI)를 반전시키기 위한 제2 인버터(1004), 반전된 스캔 인에이블 신호(~SE)가 논리 하이일 때 제1 인버터(1002)의 출력을 전달하는 제1 전송 게이트(Transmisstion gate; 1006) 및 스캔 인에이블 신호(SE)가 논리 하이일 때 제2 인버터(1004)의 출력을 전달하는 제2 전송 게이트(1008)를 구비한다.
플립플롭(1000)의 래치부(1020)는, 펄스 신호(P)가 로직 하이일 때 제1 전송 게이트(1006) 또는 제2 전송 게이트(1008)에서 출력되는 신호를 반전시켜 출력하는 제1 삼-상태 인버터(1010), 제1 삼-상태 인버터(1010)의 출력 신호를 반전시키는 제3 인버터(1012), 반전된 펄스 신호(PB)가 로직 하이일 때 제3 인버터(1012)의 출력 신호를 반전시켜 제3 인버터(1012)의 입력부로 전달하는 제2 삼-상태 인버터(1014) 및 제1 삼-상태 인버터(1010)의 출력 신호를 반전시켜 외부로 출력하는 제4 인버터(1016)를 구비한다.
도 10의 플립플롭(1000)은 도 9의 플립플롭(900)과 멀티플렉서부의 구성이 상이하게 구성된다. 즉, 멀티플렉서부(1018)를 NAND 게이트 대신 전송 게이트를 사용하여, 스캔 인에이블 신호(SE)가 로직 로우이면 데이터 신호(D)를 래치부(1020)로 전달하고, 스캔 인에이블 신호(SE)가 로직 하이이면 스캔 입력 신호(SI)를 래치부(1020)로 전달한다.
도 11은 본 발명의 제6 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 11의 플립플롭(1100)은 삼-상태 인버터를 이용하여 멀티플렉서부(1114)를 구성하였다.
플립플롭(1100)의 멀티플렉서부(1114)는, 반전된 스캔 인에이블 신호(~SE)가 논리 하이일 때 데이터 신호(D)를 반전시켜 출력하는 제1 삼-상태 인버터(1102) 및 스캔 인에이블 신호(SE)가 논리 하이일 때 스캔 입력 신호(SI)를 반전시켜 출력하는 제2 삼-상태 인버터(1104)를 구비한다.
플립플롭(1100)의 래치부(1116)는, 펄스 신호(P)가 로직 하이일 때 제1 삼-상태 인버터(1102) 또는 제2 삼-상태 인버터(1104)에서 출력되는 신호를 반전시켜 출력하는 제3 삼-상태 인버터(1106), 제3 삼-상태 인버터(1106)의 출력 신호를 반전시키는 제1 인버터(1108), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(1108)의 출력 신호를 반전시켜 제1 인버터(1108)의 입력부로 전달하는 제4 삼-상태 인버터(1110) 및 제3 삼-상태 인버터(1106)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(1112)를 구비한다.
스캔 인에이블 신호(SE)가 로직 로우이면, 제1 삼-상태 인버터(1102)가 활성화되어 데이터 신호(D)를 반전시켜 래치부(1116)로 출력하고, 스캔 인에이블 신호(SE)가 로직 하이이면, 제2 삼-상태 인버터(1104)가 활성화되어 스캔 입력 신호 (SI)를 반전시켜 래치부(1116)로 출력한다.
도 12는 본 발명의 제7 실시예에 따른 플립플롭을 나타낸 회로도이다.
도 12의 플립플롭(1200)은 도 4의 플립플롭(400)의 래치부(418)에서 제1 삼-상태 인버터(408)를 제거하고, 전송 게이트(1208)를 사용하여 구성된다. 전송 게이트는 전원전압(VDD)과 접지전압(VSS)가 연결되지 않아 주의할 필요가 있지만, 삼-상태 인버터에 비해 빠른 동작을 수행할 수 있는 이점이 있다.
플립플롭(1200)의 멀티플렉서부(1216)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 AND 연산하는 제1 AND 게이트(1202), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 AND 연산하는 제2 AND 게이트(1204) 및 제1 AND 게이트(1202)의 출력 신호 및 제2 AND 게이트(1204)의 출력 신호를 NOR 연산하는 NOR 게이트(1206)를 구비한다.
플립플롭(1200)의 래치부(1218)는, 펄스 신호(P)가 로직 하이일 때 NOR 게이트(1206)의 출력 신호를 전달하는 전송 게이트(1208), 전송 게이트(1208)의 출력 신호를 반전시키는 제1 인버터(1210), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(1210)의 출력 신호를 반전시켜 제1 인버터(1210)의 입력부로 전달하는 제1 삼-상태 인버터(1212) 및 전송 게이트(1208)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(1214)를 구비한다.
멀티플렉서(1216)의 동작은 도 4의 멀티플렉서(416)와 동일하며, 래치부(1218)에서 신호를 캡쳐하는 기능은 전송 게이트(1208)에서 수행된다.
도 13은 본 발명의 제8 실시예에 따른 플립플롭의 회로도이다.
플립플롭(1300)의 멀티플렉서부(1318)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 AND 연산하는 제1 AND 게이트(1302), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 AND 연산하는 제2 AND 게이트(1304) 및 제1 AND 게이트(1302)의 출력 신호 및 제2 AND 게이트(1304)의 출력 신호를 NOR 연산하는 NOR 게이트(1306)를 구비한다.
플립플롭(1300)의 래치부(1320)는, NOR 게이트(1306)의 출력 신호를 반전시키는 제1 인버터(1308), 펄스 신호(P)가 로직 하이일 때 제1 인버터(1308)의 출력 신호를 전달하는 전송 게이트(1310), 전송 게이트(1310)의 출력 신호를 반전시키는 제2 인버터(1312), 반전된 펄스 신호(PB)가 로직 하이일 때 제2 인버터(1312)의 출력 신호를 반전시켜 제2 인버터(1312)의 입력부로 전달하는 제1 삼-상태 인버터(1314) 및 전송 게이트(1310)의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터(1316)를 구비한다.
도 13의 플립플롭(1300)은 도 12의 플립플롭(1200)에서 멀티플렉서부(1318)와 래치부(1320)의 전송 게이트(1310) 사이에 인버터(1308)를 삽입하여 전송 게이트와 NOR 게이트와의 3-스택(stack)과 다르게 전송 게이트와 인버터와의 2-스택(stack)으로 구성되도록 구현된다.
도 14는 본 발명의 제9 실시예에 따른 플립플롭의 회로도이다.
도 14의 플립플롭(1400)은 도 9의 플립플롭(900)의 멀티플렉서부(916)에 도 13의 래치부(1320)가 결합된 구성을 갖는다.
즉, 도 14의 플립플롭(1400)의 멀티플렉서부(1416)는, 데이터 신호(D) 및 반 전된 스캔 인에이블 신호(~SE)를 NAND 연산하는 제1 NAND 게이트(1402), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 NAND 연산하는 제2 NAND 게이트(1404) 및 제1 NAND 게이트(1402)의 출력 신호 및 제2 NAND 게이트(1404)의 출력 신호를 NAND 연산하는 제3 NAND 게이트(1406)를 구비한다.
또한, 플립플롭(14000의 래치부(1418)는, 펄스 신호(P)가 로직 하이일 때 제3 NAND 게이트(1406)의 출력 신호를 전달하는 전송 게이트(1408), 전송 게이트(1408)의 출력 신호를 반전시키는 제1 인버터(1410), 반전된 펄스 신호(PB)가 로직 하이일 때 제1 인버터(1410)의 출력 신호를 반전시켜 제1 인버터(1410)의 입력부로 전달하는 제1 삼-상태 인버터(1412) 및 전송 게이트(1408)의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터(1414)를 구비한다.
도 15는 본 발명의 제10 실시예에 따른 플립플롭의 회로도이다.
도 15는 14의 플립플롭(1400)에 도 13과 같이 멀티플렉서부와 래치부의 전송 게이트 사이에 인버터를 추가하여 2-스택(stack)으로 구성한 플립플롭(1500)을 도시한다.
플립플롭(1500)의 멀티플렉서부(1518)는, 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 NAND 연산하는 제1 NAND 게이트(1502), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 NAND 연산하는 제2 NAND 게이트(1504) 및 제1 NAND 게이트(1502)의 출력 신호 및 제2 NAND 게이트(1504)의 출력 신호를 NAND 연산하는 제3 NAND 게이트(1506)를 구비한다.
플립플롭(1500)의 래치부(1520)는, 제3 NAND 게이트(1506)의 출력 신호를 반 전시키는 제1 인버터(1508), 펄스 신호(P)가 로직 하이일 때 제1 인버터(1508)의 출력 신호를 전달하는 전송 게이트(1510), 전송 게이트(1510)의 출력 신호를 반전시키는 제2 인버터(1512), 반전된 펄스 신호(PB)가 로직 하이일 때 제2 인버터(1512)의 출력 신호를 반전시켜 제2 인버터(1512)의 입력부로 전달하는 제1 삼-상태 인버터(1514) 및 전송 게이트(1510)의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터(1516)를 구비한다.
도 16은 본 발명의 제11 실시예에 따른 플립플롭의 회로도이다.
도 16은 도 10에 도시된 플립플롭(1000)의 멀티플렉서부(1018)와 같이 전송 게이트들을 이용하여 데이터 신호(D)와 스캔 입력 신호(SI)를 선택하는 멀티플렉서부(1620)를 구성하고, 도 13에 도시된 플립플롭(1300)의 래치부(1320)와 같이 래치부의 입력단에 인버터와 전송 게이트를 사용하여 래치부(1622)를 구성하는 플립플롭(1600)을 도시한다.
플립플롭(1600)의 멀티플렉서부(1620)는, 데이터 신호(D)를 반전시키기 위한 제1 인버터(1602), 스캔 입력 신호(SI)를 반전시키기 위한 제2 인버터(1604), 반전된 스캔 인에이블 신호(~SE)가 논리 하이일 때 제1 인버터(1602)의 출력을 전달하는 제1 전송 게이트(1606) 및 스캔 인에이블 신호(SE)가 논리 하이일 때 제2 인버터(1604)의 출력을 전달하는 제2 전송 게이트(1608)를 구비한다.
플립플롭(1600)의 래치부(1622)는, 제1 전송 게이트(1606)의 출력 신호 또는 제2 전송 게이트(1608)의 출력 신호를 반전시키는 제3 인버터(1610), 펄스 신호(P)가 로직 하이일 때 제3 인버터(1610)의 출력 신호를 전달하는 제3 전송 게이트 (1612), 제3 전송 게이트(1612)의 출력 신호를 반전시키는 제4 인버터(1614), 반전된 펄스 신호(PB)가 로직 하이일 때 제4 인버터(1614)의 출력 신호를 반전시켜 제4 인버터(1614)의 입력부로 전달하는 제1 삼-상태 인버터(1616) 및 제3 전송 게이트(1612)의 출력 신호를 반전시켜 외부로 출력하는 제5 인버터(1618)를 구비한다.
도 17은 본 발명의 제12 실시예에 따른 플립플롭의 회로도이다.
도 17은 도 11에 도시된 플립플롭(1100)의 멀티플렉서부(1114)와 같이 2개의 삼-상태 인버터들을 이용하여 데이터 신호(D)와 스캔 입력 신호(SI)를 선택하는 멀티플렉서부(1716)를 구성하고, 도 13에 도시된 플립플롭(1300)의 래치부(1320)와 같이 래치부의 입력단에 인버터와 전송 게이트를 사용하여 래치부(1718)를 구성하는 플립플롭(1700)을 도시한다.
플립플롭(1700)의 멀티플렉서부(1716)는, 반전된 스캔 인에이블 신호(~SE)가 논리 하이일 때 데이터 신호(D)를 반전시켜 출력하는 제1 삼-상태 인버터(1702) 및 스캔 인에이블 신호(SE)가 논리 하이일 때 스캔 입력 신호(SI)를 반전시켜 출력하는 제2 삼-상태 인버터(1704)를 구비한다.
플립플롭(1700)의 래치부(1718)는, 제1 삼-상태 인버터(1702)의 출력 신호 또는 제2 삼-상태 인버터(1704)의 출력 신호를 반전시켜 출력하는 제1 인버터(1706), 펄스 신호(P)가 로직 하이일 때 제1 인버터(1706)의 출력 신호를 전달하는 전송 게이트(1708), 전송 게이트(1708)의 출력 신호를 반전시키는 제2 인버터(1710), 반전된 펄스 신호(PB)가 로직 하이일 때 제2 인버터(1710)의 출력 신호를 반전시켜 제2 인버터(1710)의 입력부로 전달하는 제3 삼-상태 인버터(1712) 및 전 송 게이트(1708)의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터(1714)를 구비한다.
도 18(a) 내지 도 18(f)는 본 발명의 플립플롭에 사용되는 래치부의 여러 변형예를 나타낸 회로도이다.
도 18(a)는 도 4, 도 9 내지 도 11에 사용된 래치부를 나타낸다. 도 18(a)에 도시된 래치부는 입력되는 신호를 캡쳐하기 위한 제1 삼-상태 인버터와 캡쳐한 데이터를 유지하기 위한 인버터와 제2 삼-상태 인버터를 포함한다.
도 18(b)에 도시된 래치부는 도 18(a)의 인버터(1801) 대신에 NAND 게이트(1802)를 사용한다. NAND 게이트(1802)는 삼-상태 인버터들의 출력과 반전된 셋(~SET) 신호를 입력받아 NAND 연산한다. 그리고, 셋 신호가 로직 하이이면, 래치부의 출력은 항상 로직 하이가 된다. 따라서, 상기 래치부를 셋 명령을 통해 셋 시킬수 있다.
도 18(c)에 도시된 래치부는 도 18(a)의 인버터(1801) 대신에 NOR 게이트(1802)를 사용한다. NOR 게이트(1802)는 삼-상태 인버터들의 출력과 리셋(RESET) 신호를 입력받아 NOR 연산한다. 그리고 리셋 신호가 로직 하이이면, 래치부의 출력은 항상 로직 로우가 된다. 따라서, 상기 래치부를 리셋 명령을 통해 리셋 시킬수 있다.
도 18(d)는 도 12 내지 도 17에서 사용된 래치부를 나타낸다. 도 18(c)에 도시된 래치부는 입력되는 신호를 캡쳐하기 위한 전송 게이트와 캡쳐한 데이터를 유지하기 위한 인버터 및 삼-상태 인버터를 포함한다.
도 18(e)에 도시된 래치부는 도 18(d)의 인버터(1804) 대신에 NAND 게이트(1805)를 사용한다. NAND 게이트(1805)는 삼-상태 인버터의 출력과 반전된 셋(~SET) 신호를 입력받아 NAND 연산한다. 그리고, 셋 신호가 로직 하이이면, 래치부의 출력은 항상 로직 하이가 된다. 따라서, 상기 래치부를 셋 명령을 통해 셋 시킬수 있다.
도 18(f)에 도시된 래치부는 도 18(d)의 인버터(1804) 대신에 NOR 게이트(1806)를 사용한다. NOR 게이트(1806)는 삼-상태 인버터의 출력과 리셋(RESET) 신호를 입력받아 NOR 연산한다. 그리고 리셋 신호가 로직 하이이면, 래치부의 출력은 항상 로직 로우가 된다. 따라서, 상기 래치부를 리셋 명령을 통해 리셋 시킬수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 플립플롭은 신호 전달 경로가 최소화되어 DtoQ 지연 시간이 줄어들게 되고, 스캔 입력을 구비하면서도 설계 면적이 최소화 될 수 있는 효과가 있다.

Claims (52)

  1. 반도체 장치로 스캔 입력 및 데이터를 출력하는 펄스 기반의 플립플롭에 있어서,
    상기 플립플롭의 동작을 동기시키기 위한 펄스를 생성하기 위한 펄스 생성부;
    상기 데이터, 스캔 입력 및 스캔 인에이블 신호를 입력받고, 상기 스캔 인에이블 신호에 응답하여, 상기 데이터 및 상기 스캔 입력 중 어느 하나를 선택하여 출력하는 멀티플렉서부; 및
    상기 멀티플렉서부에서 출력되는 상기 데이터 또는 상기 스캔 입력을 상기 펄스 신호에 동기하여 외부로 전달하는 래치부를 포함하는 것을 특징으로 하는 플립플롭.
  2. 제 1 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제1 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제2 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  3. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트; 및
    상기 제1 AND 게이트의 출력 신호 및 상기 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 NOR 게이트의 출력 신호를 반전시켜 전달하는 제1 삼-상태 인버터(tri-state inverter);
    상기 제1 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제2 삼-상태 인버터; 및
    상기 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  4. 제 3 항에 있어서,
    상기 멀티플렉서부는,
    상기 스캔 인에이블 신호를 반전시켜 출력하는 제3 인버터;
    상기 스캔 입력 신호에 응답하여 상기 전원 전압과 제1 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 스캔 인에이블 신호에 응답하여 상기 전원 전압과 상기 제1 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 데이터 신호에 응답하여 상기 제1 노드와 제2 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제3 인버터의 출력 신호에 응답하여 상기 제1 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 데이터 신호에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 스캔 인에이블 신호에 응답하여 상기 제2 노드와 제4 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제3 인버터의 출력 신호에 응답하여 상기 제3 노드와 상기 접지 전압을 연결하는 제3 NMOS 트랜지스터; 및
    상기 스캔 입력 신호에 응답하여 상기 제4 노드와 상기 접지 전압을 연결하는 제4 NMOS 트랜지스터로 구성되며,
    상기 제2 노드는 상기 래치부로 연결되는 것을 특징으로 하는 플립플롭.
  5. 제 3 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  6. 제 3 항에 있어서,
    상기 래치부는, 상기 제1인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  7. 제 3 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  8. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트; 및
    상기 펄스신호가 로직 하이일 때 상기 제1 AND 게이트의 출력 신호 및 상기 제2 AND 게이트의 출력 신호를 NOR 연산하여 출력하는 삼-상태 NOR 게이트를 구비하며,
    상기 래치부는,
    상기 삼-상태 NOR 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 삼-상태 NOR 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  9. 제 8 항에 있어서,
    상기 멀티플렉서부는,
    상기 스캔 인에이블 신호를 반전시켜 출력하는 제3 인버터;
    상기 스캔 입력 신호에 응답하여 상기 전원 전압과 제1 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 스캔 인에이블 신호에 응답하여 상기 전원 전압과 상기 제1 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 데이터 신호에 응답하여 상기 제1 노드와 제2 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제3 인버터의 출력 신호에 응답하여 상기 제1 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 반전된 펄스 신호에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제5 PMOS 트랜지스터;
    상기 펄스 신호에 응답하여 상기 제3 노드와 제4 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 데이터 신호에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 스캔 인에이블 신호에 응답하여 상기 제4 노드와 제6 노드를 연결하는 제3 NMOS 트랜지스터;
    상기 제3 인버터의 출력 신호에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제4 NMOS 트랜지스터; 및
    상기 스캔 입력 신호에 응답하여 상기 제6 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터로 구성되며,
    상기 제3 노드는 상기 래치부로 연결되는 것을 특징으로 하는 플립플롭.
  10. 제 8 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제 2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  11. 제 8 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  12. 제 8 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  13. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트; 및
    상기 펄스신호가 로직 하이일 때 상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 NAND 연산하여 출력하는 삼-상태 NAND 게이트를 구비하고,
    상기 래치부는,
    상기 삼-상태 NAND 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 삼-상태 NAND 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  14. 제 13 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하 는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  15. 제 13 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  16. 제 13 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  17. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 제3 NAND 게이트의 출력 신호를 반전시켜 출력하는 제1 삼-상태 인버터(tri-state inverter);
    상기 제1 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제2 삼-상태 인버터; 및
    상기 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  18. 제 17 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  19. 제 17 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  20. 제 17 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  21. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호를 반전시키기 위한 제1 인버터;
    상기 스캔 입력 신호를 반전시키기 위한 제2 인버터;
    반전된 상기 스캔 인에이블 신호가 논리 하이일 때 상기 제1 인버터의 출력 을 전달하는 제1 전송 게이트(Transmisstion gate); 및
    상기 스캔 인에이블 신호가 논리 하이일 때 상기 제2 인버터의 출력을 전달하는 제2 전송 게이트를 구비하며,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 제1 전송 게이트의 출력 신호 또는 상기 제2 전송 게이트의 출력 신호를 반전시켜 출력하는 제1 삼-상태 인버터;
    상기 제1 삼-상태 인버터의 출력 신호를 반전시키는 제3 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제3 인버터의 출력 신호를 반전시켜 상기 제3 인버터의 입력부로 전달하는 제2 삼-상태 인버터; 및
    상기 제1 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제4 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  22. 제 21 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제5 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제6 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  23. 제 21 항에 있어서,
    상기 래치부는, 상기 제3 인버터를 대신하여 상기 래치부의 출력을 로직 하 이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  24. 제 21 항에 있어서,
    상기 래치부는, 상기 제3 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  25. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    반전된 상기 스캔 인에이블 신호가 논리 하이일 때 상기 데이터 신호를 반전시켜 출력하는 제1 삼-상태 인버터; 및
    상기 스캔 인에이블 신호가 논리 하이일 때 상기 스캔 입력 신호를 반전시켜 출력하는 제2 삼-상태 인버터를 구비하고,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 제1 삼-상태 인버터의 출력 신호 또는 상기 제2 삼-상태 인버터의 출력 신호를 반전시켜 출력하는 제3 삼-상태 인버터;
    상기 제3 삼-상태 인버터의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반 전시켜 상기 제1 인버터의 입력부로 전달하는 제4 삼-상태 인버터; 및
    상기 제3 삼-상태 인버터의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  26. 제 25 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  27. 제 25 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  28. 제 25 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  29. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트; 및
    상기 제1 AND 게이트의 출력 신호 및 상기 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 NOR 게이트의 출력 신호를 전달하는 전송 게이트(transmission gate);
    상기 전송 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  30. 제 29 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하 는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  31. 제 29 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  32. 제 29 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  33. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 AND 연산하는 제1 AND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 AND 연산하는 제2 AND 게이트; 및
    상기 제1 AND 게이트의 출력 신호 및 상기 제2 AND 게이트의 출력 신호를 NOR 연산하는 NOR 게이트를 구비하며,
    상기 래치부는,
    상기 NOR 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 전달하는 전송 게이트(transmission gate);
    상기 전송 게이트의 출력 신호를 반전시키는 제2 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제2 인버터의 출력 신호를 반전시켜 상기 제2 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  34. 제 33 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제4 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제5 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  35. 제 33 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 하 이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  36. 제 33 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  37. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며,
    상기 래치부는,
    상기 펄스 신호가 로직 하이일 때 상기 제3 NAND 게이트의 출력 신호를 전달하는 전송 게이트(transmission gate);
    상기 전송 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  38. 제 37 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제3 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제4 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  39. 제 37 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  40. 제 37 항에 있어서,
    상기 래치부는, 상기 제1 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  41. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호 및 반전된 상기 스캔 인에이블 신호를 NAND 연산하는 제1 NAND 게이트;
    상기 스캔 입력 신호 및 상기 스캔 인에이블 신호를 NAND 연산하는 제2 NAND 게이트; 및
    상기 제1 NAND 게이트의 출력 신호 및 상기 제2 NAND 게이트의 출력 신호를 NAND 연산하는 제3 NAND 게이트를 구비하며,
    상기 래치부는,
    상기 제3 NAND 게이트의 출력 신호를 반전시키는 제1 인버터;
    상기 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 전달하는 전송 게이트(transmission gate);
    상기 전송 게이트의 출력 신호를 반전시키는 제2 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제2 인버터의 출력 신호를 반전시켜 상기 제2 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  42. 제 41 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제4 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제5 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  43. 제 41 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  44. 제 41 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  45. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    상기 데이터 신호를 반전시키기 위한 제1 인버터;
    상기 스캔 입력 신호를 반전시키기 위한 제2 인버터;
    반전된 상기 스캔 인에이블 신호가 논리 하이일 때 상기 제1 인버터의 출력 을 전달하는 제1 전송 게이트(Transmisstion gate); 및
    상기 스캔 인에이블 신호가 논리 하이일 때 상기 제2 인버터의 출력을 전달하는 제2 전송 게이트를 구비하며,
    상기 래치부는,
    상기 제1 전송 게이트의 출력 신호 또는 상기 제2 전송 게이트의 출력 신호를 반전시키는 제3 인버터;
    상기 펄스 신호가 로직 하이일 때 상기 제3 인버터의 출력 신호를 전달하는 제3 전송 게이트;
    상기 제3 전송 게이트의 출력 신호를 반전시키는 제4 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제4 인버터의 출력 신호를 반전시켜 상기 제4 인버터의 입력부로 전달하는 제1 삼-상태 인버터; 및
    상기 제3 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제5 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  46. 제 45 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제 2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제6 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제7 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  47. 제 45 항에 있어서,
    상기 래치부는, 상기 제4 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  48. 제 45 항에 있어서,
    상기 래치부는, 상기 제4 인버터를 대신하여 상기 래치부의 출력을 로직 로우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  49. 제 1 항에 있어서,
    상기 멀티플렉서부는,
    반전된 상기 스캔 인에이블 신호가 논리 하이일 때 상기 데이터 신호를 반전시켜 출력하는 제1 삼-상태 인버터; 및
    상기 스캔 인에이블 신호가 논리 하이일 때 상기 스캔 입력 신호를 반전시켜 출력하는 제2 삼-상태 인버터를 구비하고,
    상기 래치부는,
    상기 제1 삼-상태 인버터의 출력 신호 또는 상기 제2 삼-상태 인버터의 출력 신호를 반전시켜 출력하는 제1 인버터;
    상기 펄스 신호가 로직 하이일 때 상기 제1 인버터의 출력 신호를 전달하는 전송 게이트(transmission gate);
    상기 전송 게이트의 출력 신호를 반전시키는 제2 인버터;
    상기 반전된 펄스 신호가 로직 하이일 때 상기 제2 인버터의 출력 신호를 반전시켜 상기 제2 인버터의 입력부로 전달하는 제3 삼-상태 인버터; 및
    상기 전송 게이트의 출력 신호를 반전시켜 외부로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 플립플롭.
  50. 제 49 항에 있어서, 상기 펄스 생성부는,
    클록 신호가 입력되는 제1 노드의 전압에 응답하여 전원 전압과 제2 노드를 연결하는 제1 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제2 노드와 제3 노드를 연결하는 제1 NMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 전원 전압과 제4 노드를 연결하는 제2 PMOS 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제4 노드와 제5 노드를 연결하는 제2 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제3 노드와 접지 전압을 연결하는 제3 NMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 전원 전압과 제6 노드를 연결하는 제3 PMOS 트랜지스터;
    상기 제4 노드의 전압에 응답하여 상기 제6 노드와 상기 제2 노드를 연결하는 제4 PMOS 트랜지스터;
    상기 제2 노드의 전압을 반전시켜 제7 노드로 출력하는 제4 인버터;
    상기 제7 노드의 전압에 응답하여 상기 제4 노드와 제8 노드를 연결하는 제4 NMOS 트랜지스터;
    상기 제7 노드의 전압에 응답하여 상기 제8 노드와 상기 접지 전압을 연결하는 제5 NMOS 트랜지스터;
    상기 제4 노드의 전압을 반전시켜 제9 노드로 출력하는 제5 인버터; 및
    상기 제9 노드의 전압에 응답하여 상기 제5 노드와 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터를 구비하며,
    여기서, 상기 제7 노드의 출력은 펄스 신호가 되며, 상기 제2 노드의 출력은 반전된 펄스 신호가 되는 것을 특징으로 하는 플립플롭.
  51. 제 49 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 하이로 만드는 반전된 셋(set) 입력을 갖는 NAND 게이트를 구비하는 것을 특징으로 하는 플립플롭.
  52. 제 49 항에 있어서,
    상기 래치부는, 상기 제2 인버터를 대신하여 상기 래치부의 출력을 로직 로 우로 만드는 리셋(reset) 입력을 갖는 NOR 게이트를 구비하는 것을 특징으로 하는 플립플롭.
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