CN104079290B

CN104079290B - 具有电阻性多晶路由的触发器电路

Info

Publication number: CN104079290B
Application number: CN201310272473.2A
Authority: CN
Inventors: 程志宏; 王沛东
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2018-10-19
Anticipated expiration: 2033-03-25
Also published as: US9148149B2; US20140285236A1; CN104079290A

Abstract

本发明涉及一种具有电阻性多晶路由的触发器电路。一种锁存器电路具有三态门和反向三态门，其共享相同的互补控制。当三态门被关断时，反向三态门锁定三态门的输出。互补的控制信号包括第一未掺杂多晶硅带。反向三态门的输出可经由第二未掺杂多晶硅带耦接至三态门的输出。

Description

具有电阻性多晶路由的触发器电路

技术领域

本发明总的来说涉及集成电路，尤其涉及具有电阻性多晶路由(resistive polyrouting)的触发器电路。

背景技术

对于高性能SOC来说，触发器(FF)性能是一项关键因素，不仅就功能操作而言，而且对于布局和路由(走线)来说也是如此。减少FF单元(在芯片内其被复制多次)内的金属连接，可使得FF上更多的金属路由迹线可用，这允许更高的SOC可路由性。

传统的主-从FF(MS-FF)包括两个锁存器，每个锁存器通过利用反馈回路保持数据。MS-FF的设计引起了至少两个问题。首先，反馈环路将减慢数据从一个状态到另一状态的变化。其次，内部的反相时钟和非反相时钟未彼此对准，这导致相对大的建立和保持时间。

克服了上面提到的问题的FF设计将是有利的。

发明内容

根据本发明一个方面，提供了一种锁存器电路，包括：三态门，具有输入、输出，并且接收互补的控制信号；反向三态门，具有输入、输出，并且与所述三态门共享所述互补的控制信号，其中所述反向三态门被配置成当所述三态门被关断时锁定所述三态门的输出；第一未掺杂多晶硅带，用于产生所述互补的控制信号中的一个；以及第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。

根据本发明另一方面，提供了一种锁存器电路，包括：三态门，具有输入、输出，并且接收互补的控制信号；反向三态门，具有输入和输出，该输入连接至所述三态门的输出，并且与所述三态门共享所述互补的控制信号；反相器，连接在所述三态门的输出和所述反向三态门的输出之间，其中所述反向三态门在所述三态门被关断时锁定所述三态门的输出；第一未掺杂多晶硅带，其接收时钟信号，并产生所述互补的控制信号中的一个；以及第二未掺杂多晶硅带，其耦接在所述三态门的输出和所述反向三态门的输入之间。

根据本发明另一方面，提供了一种触发器电路，包括：第一锁存器电路，具有：第一三态门，具有输入、输出，并且接收互补的控制信号；和第一反向三态门，具有输入、输出，并且与所述第一三态门共享所述互补的控制信号，其中所述第一反向三态门被配置成当所述第一三态门被关断时锁定所述第一三态门的输出；和第二锁存器电路，其与所述第一锁存器电路串联，第二锁存器电路具有：第二三态门，其与所述第一三态门共享所述互补的控制信号，其中所述第二三态门被配置成处于与所述第一三态门相反的导通/关断状态；和第二反向三态门，其与所述第一三态门共享相同的互补的控制信号，其中所述第二反向三态门被配置成当所述第二三态门被关断时锁定所述第二三态门的输出，其中所述互补的控制信号包括第一未掺杂多晶硅带，并且所述第一反向三态门的输出经由第二未掺杂多晶硅带耦接至所述第一三态门的输出，以及所述第二反向三态门的输出经由第三未掺杂多晶硅带耦接至所述第二三态门的输出。

附图说明

当结合附图阅读时将更好地理解本发明优选实施方式的下列详细描述。本发明通过示例方式说明，且不受限制于附图，其中相同的附图标记指示类似的元件。

图1是传统锁存器电路的示意性电路图；

图2A和2B是根据本发明实施例的锁存器电路的示意性电路图；

图3a是根据本发明实施例的主-从FF的示意性电路图，而图3b是根据本发明实施例的FF电路的布局图；

图4是本发明另一实施例的FF电路的示意性电路图；

图5是本发明又一示例性锁存器电路的示意性电路图；以及

图6是本发明再一示例性锁存器电路的示意性电路图。

具体实施方式

附图的详细描述旨在描述本发明当前优选的实施方式，并不表示可以实施本发明的唯一形式。应理解，可以通过不同的实施方式实现相同或等同的功能，意图将这些不同的实施方式也包括在本发明的精神和范围内。

通过提供包括利用电阻性多晶布线(例如，无硅化物多晶典型地是1k欧姆/方)实现的电阻器的FF电路，本发明解决了上面提到的两个问题。该FF电路具有较短的时钟对Q(clock to Q)延迟(CQ延迟)、更好的建立和保持时间、以及更少的金属布线，这允许为SOC放置和路由留出更多的金属路由迹线。

在一种实施方式中，本发明提供了一种锁存器电路，其包括三态门和反向三态门，所述三态门和反向三态门共享互补的控制信号。反向三态门被配置成当三态门关断时锁定三态门的输出。互补的控制信号利用第一未掺杂多晶硅带产生。反向三态门的输出经由第二未掺杂多晶硅带耦接至三态门的输出。第一和第二未掺杂多晶硅带可通过增加掩模处理在掺杂的多晶硅连接中形成，而不必改变电路布局设计。

在另一实施方式中，本发明提供了一种触发器电路，其包括第一锁存器电路和第二锁存器电路。第一锁存器电路包括第一三态门和第一反向三态门，第一反向三态门使用与第一三态门相同的互补控制信号。第一反向三态门被配置成在第一三态门关断时锁定第一三态门的输出。第二锁存器电路与第一锁存器电路串联连接，并且包括第二三态门和第二反向三态门，第二反向三态门使用与第一三态门相同的互补控制信号。第二三态门被配置成具有与第一三态门相反的导通/关断(on/off)状态，并且第二反向三态门被配置成当第二三态门关断时锁定第二三态门的输出。所述互补控制信号是利用第一未掺杂多晶硅带产生的。第一反向三态门的输出也可经由第二未掺杂多晶硅带耦接至第一三态门的输出。此外，第二反向三态门的输出可经由第三未掺杂多晶硅带耦接至第二三态门的输出。第一、第二和第三未掺杂多晶硅带可通过增加掩模处理在掺杂的多晶硅连接内形成，而无需改变电路的布局设计。

前面已经相对宽泛地概述了本发明的特征和技术优点，以更好地理解下面的本发明的详细描述。本发明的另外特征和优点将在后面描述，其形成了本发明的权利要求的主题。本领域技术人员应理解，所公开的概念和具体实施例可以被容易地用作修改或设计其它结构和处理过程来实现本发明相同的目的的基础。本领域技术人员也应认识到，这些等价的结构并未脱离所附权利要求中阐述的本发明的精神和范围。

现在参照图1，示出了一种传统锁存器电路100的示意性电路图。锁存器电路100包括三态传输门110和反向三态传输门120。三态门110和反向三态门120接收相同的互补的控制信号cl和cn，其是从时钟信号ck中分裂出来的。

三态门110包括以级联布置耦接的两个PMOS晶体管111、112和两个NMOS晶体管113、114，并且分别在低位PMOS晶体管112和高位NMOS晶体管113的栅电极处接收互补控制信号cl和cn。在高位PMOS晶体管111和低位NMOS晶体管114的栅电极之间的节点101处接收输入信号。在位于低位PMOS晶体管112和高位NMOS晶体管113的漏电极之间的节点102处产生输出信号。

反向三态门120包括按照级联布置耦接的两个PMOS晶体管121、122和两个NMOS晶体管123、124，并且分别在低位PMOS晶体管122和高位NMOS晶体管123的栅电极处接收互补控制信号cn和cl。在高位PMOS晶体管121和低位NMOS晶体管124的栅电极处经由反相器130接收输入信号(其是三态门110的输出)，并且在节点102处产生输出信号，其连接至低位PMOS晶体管122的漏电极和高位NMOS晶体管123的漏电极。

当控制cl为低且控制cn为高时，三态门110将输入信号从节点101传输至节点102，同时反向三态门120关断。三态传输门或者反向三态传输门关断意味着三态传输门或者反向三态传输门处于与其输入信号无关的高阻抗状态。当控制cl为高且控制cn为低时，三态门110关断，并且反向三态门120锁定在节点102处的信号，即三态门110的输出，或者在位于反相器130的输出与反向三态门120的输入之间的节点103处的信号。

当三态门110将输入信号从节点101处传输至节点102时，至少两个因素可能减慢节点(数据存储点)102改变其电压电平。首先，当三态门将节点102从低驱至高时，在高位NMOS晶体管123完全关断之前在低位NMOS晶体管124处产生灌电流(sink current)。类似地，当三态门110将节点102从高驱至低时，在低位PMOS晶体管122完全关断之前，在高位PMOS晶体管121处产生拉电流(sourcing current)。其次，由于寄生电容的影响，低位PMOS晶体管122和高位NMOS晶体管123之间的开关不利地影响节点102处的电压改变状态。非反相控制信号cl经由两个反相器133、135从时钟信号ck提供，并且反相控制信号cn经由反相器133从时钟信号ck提供，从而使得反相控制信号cn比非反相控制信号cl更快速地改变，这导致相对大的建立和保持时间。

图2A和2B示出了本发明的示例性锁存器电路200。锁存器电路200包括三态传输门210和反向三态传输门220，并且具有类似于锁存器电路100的结构，除了例如反相控制信号cn是经由第一未掺杂多晶硅带241利用反相时钟信号(/ck)产生的，以及反向三态传输门220的输出经由第二未掺杂多晶硅带242耦接至节点或数据存储点202之外。用于CMOS工艺的未掺杂多晶硅典型地具有在从200到1000欧姆/方的范围内的薄层电阻(sheetresistance)，取决于具体制造工艺。在一种实施方式中，第一和第二未掺杂多晶硅带241和242中的每一个均具有大于200欧姆的总电阻。

第一未掺杂带241减慢了反相控制信号cn的产生，使得其更紧密地匹配非反相控制信号cl的产生，并因而锁存器200改善了建立和保持时间。第二未掺杂带242用作反馈电阻器，并将反向三态门220的输出与节点(数据存储点)202相隔离，即，将充电过程与放电过程相隔离，或者反之亦然，这改善了锁存器电路200的信号转变时间。优选通过增加掩模工艺，在掺杂的多晶硅连接内形成第一和第二未掺杂带241和242，从而使得不影响芯片布局设计。如这里所使用的，未掺杂多晶硅带意指这样的多晶硅带，其具有比可用作连接线的掺杂的多晶硅带低得多的掺杂浓度。

在一些实施方式中，可以通过省略第一和第二未掺杂多晶硅带241、242中的一个或者另一个，来简化具有如图2A和2B所描述的结构的锁存器电路。

图3a是本发明示例性触发器电路300的示意性电路图。触发器电路300包括第一和第二串联连接的锁存器电路。第一锁存器，其可用作主锁存器，包括第一三态传输门310和第一反向三态门320。第二锁存器，其可用作从锁存器，包括第二三态传输门350和第二反向三态门360。第一和第二三态门310、350和第一及第二反向三态门320、360共享相同的互补控制信号cl和cn。也就是说，通过将时钟信号ck传递通过一对串联的缓冲器(buffer)333和335来产生非反相控制信号cl，并从缓冲器中的第一缓冲器333和第一未掺杂多晶硅带341输出的信号产生反相控制信号cn。

第一三态门310在低位PMOS晶体管的栅电极处接收非反相控制信号cl，并在高位NMOS晶体管的栅电极处接收反相控制cn；第二反向三态门360类似地接收控制信号cn和cl。第一反向三态门320在低位PMOS晶体管的栅电极处接收反相控制cn，并在高位NMOS晶体管的栅电极处接收非反相控制cl；第二三态门350类似地接收控制信号cn和cl。第一反向三态门320被配置成在第一三态门310被关断时锁定第一三态门310的输出；第二三态门350被置于与第一三态门310的导通/关断状态相反的导通/关断状态；而第二反向三态门360被配置成当第二三态门350被关断时锁定第二三态门350的输出。

第一反向三态传输门320的输出经由第二未掺杂多晶硅带342耦接至节点(数据存储点)302。第二反向三态传输门360的输出经由第三未掺杂多晶硅带343耦接至数据存储点304。一般来说，第一、第二和第三未掺杂多晶硅带341、342和343中的每一个均具有在200到1000欧姆/方的范围内的薄层电阻，并且具有大于200欧姆的总电阻。第一未掺杂带341减慢了反相控制信号cn改变状态，使得其更紧密地匹配非反相控制信号cl的状态中的变化，并因此改善了触发器电路300的建立和保持性能。第二未掺杂带342用作反馈电阻器，并将第一反向三态门320的输出与数据存储点302隔离，即，将充电过程和放电过程相隔离或者反之亦然，并因此改善了主锁存器电路的状态变化的速度。第三未掺杂带343作用并按照与第二未掺杂带342影响主锁存器的方式类似的方式影响从锁存器。

可以通过增加掩模工艺，在电路的掺杂多晶硅连接内形成所述第一、第二和第三未掺杂带341、342和343，而无需改变芯片布局设计。触发器电路300具有更短的CQ延迟(时钟对Q延迟)、改善的建立和保持时间、以及更少的金属布线，这留出了更多的金属路由迹线可用于整个电路的布置和路由。

图3b示出了触发器电路300的布局。如图3b所述，具有从右至左向上行进的阴影线的部分表示金属连接，网格部分表示有源掺杂区域，而具有从左到右向上行进的阴影线的部分表示多晶硅区域。一般来说，多晶硅区域可用于代替电路中的某些金属连接以便布局设计。此外，减少触发器电路内的金属连接可在触发器电路上留出更多的金属路由迹线，这允许改善SOC的可路由性。第一、第二和第三未掺杂多晶硅条341、342和343以框突出显示，并且其通过增加掩模工艺在多晶硅区域内形成，而不必改变布局设计。增加的掩模限定了多晶区域，其应相比于多晶的其余部分(其通常被重掺杂以降低多晶电阻)更轻地掺杂。

在一些其它实施方式中，可以省略所述三个未掺杂多晶硅带中的一个或两个，来简化具有如图3a中所示的结构的触发器电路。

图4是本发明另一示例性锁存器电路400的示意性电路图。如图所示，锁存器电路400包括三态传输门410和反向三态传输门420，其共享相同的互补的控制信号cl和cn。

三态门410包括PMOS晶体管411和NMOS晶体管412，在PMOS晶体管411的栅电极处接收非反相控制cl，在NMOS晶体管412的栅电极处接收反相控制cn，在PMOS晶体管411的源电极和NMOS晶体管412的漏电极处从节点401接收输入信号，并在PMOS晶体管411的漏电极和NMOS晶体管412的源电极处的数据存储点402处提供输出。

反向三态门420包括PMOS晶体管421、NMOS晶体管422和反相器423，在PMOS晶体管421的栅电极处接收反相控制cn，在NMOS晶体管422的栅电极处接收非反相控制cl，在PMOS晶体管421的源电极和NMOS晶体管422的漏电极处经由反相器423从节点403接收输入信号，并在PMOS晶体管421的漏电极和NMOS晶体管422的源电极处经由未掺杂多晶硅带442在数据存储点402处提供输出。至时钟信号ck的连接类似于锁存器电路200和触发器电路300的连接，因而为了简明起见，省略其进一步的描述。

当控制cl为低且控制cn为高时，三态门410将电压信号从节点401传至402，同时反向三态门420关断。当控制cl为高且控制cn为低时，三态门410关断，并且反向三态门420锁定节点402处的信号(即，三态门410的输出)，或者节点403处的信号(其与三态门410的输出相反)。反向三态门420被配置成当三态门410被关断时锁定三态门的输出。

图5示出了本发明的又一示例性锁存器电路500。锁存器电路500包括如图2A所示的三态传输门210，以及如图4所示的反向三态传输门420。反向三态门420经由未掺杂多晶硅带542在节点(数据存储点)502处提供输出。反向三态门420被配置成当三态门210被关断时锁定三态门210的输出。

图6示出了本发明的再一示例性锁存器电路600。锁存器电路600包括如图4所示的三态传输门410，以及如图2A所示的反向三态传输门220。反向三态门220经由未掺杂多晶硅带642在节点(数据存储点)602处提供输出。反向三态门220被配置成当三态门410被关断时锁定三态门410的输出。

本领域技术人员将理解，可以实用具有其它结构的任意可行的三态门和反向三态门，来代替上述实施方式中的三态门210、310、410和反向三态门220、320、420。

尽管已经示出并描述了本发明的多种不同实施方式，但是将清楚，本发明并不限于这些实施方式。许多的修改、变化、改变、替换和等价物对于本领域技术人员来说将是显而易见的，而不脱离如权利要求所描述的本发明的精神和范围。

Claims

1.一种锁存器电路，包括：

三态门，具有输入、输出，并且接收互补的控制信号；

反向三态门，具有输入、输出，并且与所述三态门共享所述互补的控制信号，其中所述反向三态门被配置成当所述三态门被关断时锁定所述三态门的输出；

第一未掺杂多晶硅带，用于产生所述互补的控制信号中的一个，以使得所述互补的控制信号中的所述一个的产生与所述互补的控制信号中的另一个的产生匹配；以及

第二未掺杂多晶硅带，其作为反馈电阻器耦接在所述三态门的输出和所述反向三态门的输出之间。

2.权利要求1的所述锁存器电路，其中所述第一未掺杂多晶硅带和第二未掺杂多晶硅带每一个均具有大于200欧姆的电阻。

3.权利要求1的所述锁存器电路，其中所述三态门包括：

与高位和低位NMOS晶体管级联布置的高位和低位PMOS晶体管，

其中所述三态门在低位PMOS晶体管和高位NMOS晶体管的栅电极处接收所述互补的控制信号，在高位PMOS晶体管和低位NMOS晶体管的栅电极处接收输入信号，并且在低位PMOS晶体管和高位NMOS晶体管的漏电极处提供所述输出。

4.权利要求1的所述锁存器电路，其中所述三态门包括：

PMOS晶体管；以及

NMOS晶体管，其中NMOS晶体管的源极和漏极分别耦接至PMOS晶体管的漏极和源极，并且

其中，所述三态门在PMOS晶体管和NMOS晶体管的栅电极处接收所述互补的控制信号，在PMOS晶体管的源电极和NMOS晶体管的漏电极处接收输入信号，以及在PMOS晶体管的漏电极和NMOS晶体管的源电极处提供输出。

5.一种锁存器电路，包括：

三态门，具有输入、输出，并且接收互补的控制信号；

反向三态门，具有输入和输出，该输入连接至所述三态门的输出，并且与所述三态门共享所述互补的控制信号；

反相器，连接在所述三态门的输出和所述反向三态门的输出之间，其中所述反向三态门在所述三态门被关断时锁定所述三态门的输出；

第一未掺杂多晶硅带，其接收时钟信号，并基于所述时钟信号产生所述互补的控制信号中的一个，其中所述互补的控制信号中的另一个也基于所述时钟信号产生但不经第一未掺杂多晶硅带而产生；以及

6.一种触发器电路，包括：

第一锁存器电路，具有：

第一三态门，具有输入、输出，并且接收互补的控制信号；和

第一反向三态门，具有输入、输出，并且与所述第一三态门共享所述互补的控制信号，其中所述第一反向三态门被配置成当所述第一三态门被关断时锁定所述第一三态门的输出；和

第二锁存器电路，其与所述第一锁存器电路串联，第二锁存器电路具有：

第二三态门，其与所述第一三态门共享所述互补的控制信号，其中所述第二三态门被配置成处于与所述第一三态门相反的导通/关断状态；和

第二反向三态门，其与所述第一三态门共享相同的互补的控制信号，其中所述第二反向三态门被配置成当所述第二三态门被关断时锁定所述第二三态门的输出，

其中所述互补的控制信号中的一个经第一未掺杂多晶硅带而产生，所述互补的控制信号中的另一个不经第一未掺杂多晶硅带而产生，并且所述第一反向三态门的输出经由作为反馈电阻器的第二未掺杂多晶硅带耦接至所述第一三态门的输出，以及所述第二反向三态门的输出经由作为反馈电阻器的第三未掺杂多晶硅带耦接至所述第二三态门的输出。

7.权利要求6的所述触发器电路，其中所述第一、第二和第三未掺杂多晶硅带中的每一个均具有大于200欧姆的电阻。

8.权利要求6的所述触发器电路，其中所述第一和第二三态门中的至少一个包括：

与高位和低位NMOS晶体管级联布置的高位和低位PMOS晶体管；

其中，所述第一和第二三态门中的至少一个在低位PMOS晶体管和高位NMOS晶体管的栅电极处接收所述互补的控制信号，在高位PMOS晶体管和低位NMOS晶体管的栅电极处接收输入信号，并在低位PMOS晶体管和高位NMOS晶体管的漏电极处提供输出。

9.权利要求6的所述触发器电路，其中所述第一和第二反向三态门中的至少一个包括：

PMOS晶体管；和

NMOS晶体管，其中NMOS晶体管的源极和漏极分别耦接至PMOS晶体管的漏极和源极，和

其中，所述第一和第二反向三态门中的至少一个在PMOS晶体管和NMOS晶体管的栅电极处接收所述互补的控制信号，在PMOS晶体管的源电极和NMOS晶体管的漏电极处接收输入信号，并在PMOS晶体管的漏电极和NMOS晶体管的源电极处提供输出。