CN107731257B

CN107731257B - 一种数据恢复电路及具备数据恢复功能的装置

Info

Publication number: CN107731257B
Application number: CN201610664739.1A
Authority: CN
Inventors: 陈志强; 侯开华; 陈乃霞; 包自意
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-08-12
Filing date: 2016-08-12
Publication date: 2021-07-13
Anticipated expiration: 2036-08-12
Also published as: CN107731257A

Abstract

一种数据恢复电路及具备数据恢复功能的装置，数据恢复电路，包括：数据存储电路和恢复逻辑电路，所述数据存储电路与所述恢复逻辑电路相连接；所述数据存储电路适于存储在所述恢复逻辑电路断电时的数据；所述恢复逻辑电路适于在断电后再次上电时获取所述数据存储电路存储的数据；其中，所述数据存储电路和恢复逻辑电路彼此独立供电。所述电路及装置的功耗更低。

Description

一种数据恢复电路及具备数据恢复功能的装置

技术领域

本发明涉及电路领域，尤其涉及一种数据恢复电路及具备数据恢复功能的装置。

背景技术

数据恢复的应用十分广泛，数据恢复电路的主要功能是在电源重新接通后，恢复工作电路断电之前的数据，而不至于造成数据的丢失。

现有的数据恢复电路功耗有待降低。

发明内容

本发明解决的技术问题是降低数据恢复电路的功耗。

为解决上述技术问题，本发明实施例提供一种数据恢复电路，包括：数据存储电路和恢复逻辑电路，所述数据存储电路与所述恢复逻辑电路相连接；所述数据存储电路适于存储在所述恢复逻辑电路断电时的数据；所述恢复逻辑电路适于在断电后再次上电时获取所述数据存储电路存储的数据；其中，所述数据存储电路和恢复逻辑电路彼此独立供电。

可选的，所述数据存储电路和恢复逻辑电路彼此独立供电包括：所述数据存储电路持续供电，所述恢复逻辑电路的供电受电源门控信号控制。

可选的，所述数据存储电路的PMOS管与所述恢复逻辑电路中的PMOS管位于不同类型的阱。

可选的，所述数据存储电路包括：传输门子电路和存储子电路，所述传输门子电路的其中一端和所述恢复逻辑电路相连接，所述传输门子电路的另一端与所述存储子电路相连接。

可选的，所述存储子电路包括锁存器电路和控制电路，所述控制电路适于控制所述锁存器电路存储在所述恢复逻辑电路断电时的数据。

可选的，所述传输门子电路包括：第一PMOS管以及第一NMOS管；所述第一PMOS管的源极与所述第一NMOS管的源极相连接，共同连接至所述存储子电路；所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接，共同连接至所述恢复逻辑电路；所述第一PMOS管的栅极接入第一控制信号，所述第一NMOS管的栅极接入第二控制信号。

可选的，所述存储子电路包括：第二PMOS管、第三PMOS管、第四PMOS管、第二NMOS管、第三NMOS管、以及第四NMOS管；所述第二PMOS管的栅极和所述第二NMOS管的栅极相连接，共同连接至所述第一PMOS管的源极与所述第一NMOS管的源极；所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接，共同连接至所述恢复逻辑电路；所述第二PMOS管的源极接入第一电平，所述第二NMOS管的源极接入第二电平；所述第三PMOS管的漏极接入所述第二电平，所述第三PMOS管的源极与所述第四PMOS管的漏极相连接，所述第三PMOS管的栅极与所述第四NMOS管的栅极相连接，共同连接至所述第二PMOS管的漏极与所述第二NMOS管的漏极；所述第四PMOS管的源极与所述第三NMOS管的源极相连接，共同连接至所述第二PMOS管的栅极与所述第二NMOS管的栅极，所述第四PMOS管的栅极接入所述第二控制信号；所述第三NMOS管的栅极接入所述第一控制信号，所述第三NMOS管的漏极与所述第四NMOS管的源极相连接；所述第四NMOS管的漏极接入第一电平；所述第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管的衬底均连接至所述第一电平，所述第一电平为逻辑高电平。

可选的，所述第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管位于相同的阱。

可选的，所述恢复逻辑电路包括反相器，所述反相器的两端分别连接至所述第一PMOS管的漏极和所述第二PMOS管的漏极。

可选的，所述第一控制信号与所述第二控制信号的逻辑电平相反。

可选的，所述数据存储电路和所述恢复逻辑电路的使能端分别输入相互反相的使能信号。

本发明实施例还提供一种具备数据恢复功能的装置，其特征在于，包括：所述数据恢复电路，以及工作电路；所述工作电路断电后再次上电时，利用所述数据恢复电路进行数据恢复。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

数据恢复电路的主要功能是在工作电路的电源重新接通后，为工作电路恢复断电之前的数据，故现有的数据恢复电路通常是持续被供电的，功耗较高；而本发明实施例中，数据存储电路和恢复逻辑电路彼此独立供电，从而可以工作电路断电期间仅对数据存储电路供电，不对恢复逻辑电路供电，即不必将数据恢复电路作为一个整体进行持续供电，从而可以降低数据恢复电路的功耗。

附图说明

图1是本发明实施例中一种数据恢复电路的结构示意图；

图2是本发明实施例中一种数据存储电路的结构示意图；

图3是本发明实施例中另一种数据恢复电路的结构示意图。

具体实施方式

如前所述，数据恢复的应用十分广泛，数据恢复电路的主要功能是在电源重新接通后，恢复工作电路断电之前的数据，而不至于造成数据的丢失。但是现有的数据恢复电路功耗有待降低。

经发明人研究发现，随着集成电路的发展，芯片的规模，集成密度和性能要求都达到前所未有的水平，因而其功耗问题也日益突出，特别是便携式产品的广泛应用。例如，移动通信、PAD等产品，由于这类设备用电池做电源，所以减少功耗就意味延长使用时间，以及减少电池的大小和重量。另外，过高的功耗会导致系统的温度上升，从而使系统的失效率上升。对集成电路来说，温度的升高还会使得电子迁移速度越来越快，导致连线的失效率上升，从而降低了整个电路的可靠性。

功耗主要可以分为两个部分，一个是由翻转电流和短路电流引起的动态功耗，另外一个是由漏电流引起的静态功耗。低功耗技术主要有：工艺优化，包括采用多阈值工艺和电源门控技术；电压优化，包括体偏置、多电压和动态电压调整；硬件低功耗优化技术，包括时钟门控、门级优化；低功耗系统/软件优化，包括动态电压及频率缩放技术、低功耗操作系统、低功耗编译器和低功耗软件设计。

功耗管理单元库(Power Management Kit，PMK)属于电源门控技术，是用来配合标准单元库一起，进行低功耗的先进设计。PMK功耗管理单元库包括电源门控单元，隔离单元，高压到低压和低压到高压转换单元，数据恢复单元等等。如何设计这些电源门控单元，是很值得研究的问题。本发明实施例是对数据恢复单元，即数据恢复电路进行的低功耗设计。

由于数据恢复电路的主要功能是在工作电路的电源重新接通后，为工作电路恢复断电之前的数据，故现有的数据恢复电路通常是持续被供电的，功耗较高；而本发明实施例中，数据存储电路和恢复逻辑电路彼此独立供电，从而可以工作电路断电期间仅对数据存储电路供电，不对恢复逻辑电路供电，即不必将数据恢复电路作为一个整体进行持续供电，从而可以降低数据恢复电路的功耗。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明实施例中一种数据恢复电路的结构示意图。

数据恢复电路可以包括数据存储电路11和恢复逻辑电路12，所述数据存储电路11与所述恢复逻辑电路12相连接。

恢复逻辑电路12直接和工作电路相连接，可以获取工作电路的数据，在具体实施中可以与工作电路的供电状态相同；数据存储电路11可以存储恢复逻辑电路12在断电时刻的数据，并在断电后再次上电时，向恢复逻辑电路12提供其所存储的数据。

数据存储电路11可以通过恢复逻辑电路12获取在工作电路断电时的数据，存储该数据，并在工作电路再次上电后，将存储的数据通过恢复逻辑电路12恢复至工作电路。

在具体实施中，数据存储电路11可以是数据恢复电路中完成存储功能的最小电路结构，恢复逻辑电路12可以是数据恢复电路中数据存储电路11以外的其他电路。如此，在工作电路断电期间，需要持续供电的电路最小，功耗最低。

本领域技术人员可以理解的是，数据存储电路11作为完成存储功能的最小电路结构时，也可以包括完成控制功能的MOS管等器件。另外，为了适应多种应用场景的需要，数据存储电路11也可以不仅仅包括完成存储功能的最小电路结构，数据存储电路11具体的电路结构在不同的应用场景中可以是多种多样的，可以在平衡功耗与功能性后进行设计。

在一具体实现中，所述数据存储电路11和恢复逻辑电路12彼此独立供电可以包括：数据存储电路11是持续供电的，所述恢复逻辑电路12的供电受电源门控信号控制。即恢复逻辑电路接受与工作电路同样的控制信号控制，保持同样的工作状态。

在具体实施中，为了使数据存储电路11和恢复逻辑电路12可以分别被供电，所述数据存储电路11的PMOS管与所述恢复逻辑电路12中的PMOS管可以位于不同类型的阱。通常对同一类型的阱的供电是相同的，而不同类型的阱彼此之间可以独立供电，由此可以实现对数据存储电路11和恢复逻辑电路12的分别供电。

在本发明一实施例中，数据存储电路11中的PMOS管位于同一阱内，对数据存储电路11中的PMOS管的衬底进行持续供电，以使得数据存储电路11可以保持工作状态。

参见图2，在一具体实现中，数据存储电路可以包括：传输门子电路21和存储子电路22。其中，传输门子电路有开启和关断两种状态，存储子电路22进行数据存储。传输门子电路21的其中一端和所述恢复逻辑电路相连接，所述传输门子电路21的另一端与所述存储子电路22相连接。

传输门子电路21可以在恢复逻辑电路在上电状态时打开，在恢复逻辑电路在断电状态时关断，而恢复逻辑电路可以与工作电路的供电状态一致，故存储子电路22可以在工作电路上电时，通过恢复逻辑电路获取工作电路的数据，并在工作电路断电时，关断与恢复逻辑电路的连接，存储断电时的数据。在工作电路再次上电时，传输门子电路21打开，可以将存储的数据通过恢复逻辑电路恢复至工作电路。

参见图3，传输门子电路可以包括第一PMOS管MP1以及第一NMOS管MN1；其中，

第一PMOS管MP1的源极可以与所述第一NMOS管MN1的源极相连接，共同连接至存储子电路；

第一PMOS管MP1的漏极可以与第一NMOS管MN1的漏极相连接，共同连接至所述恢复逻辑电路；

第一PMOS管MP1的栅极可以接入第一控制信号ret，第一NMOS管MN1的栅极接入第二控制信号RETN。

在具体实施中，第一控制信号ret和第二控制信号RETN可以是一对电平相反的控制信号。

继续参见图3，在本发明一实施例中，存储子电路可以包括：第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第二NMOS管MN2、第三NMOS管MN3、以及第四NMOS管MN4；其中：

第二PMOS管MP2的栅极可以和所述第二NMOS管MN2的栅极相连接，共同连接至所述第一PMOS管的源极与所述第一NMOS管的源极；

第二PMOS管MP2的漏极可以与所述第二NMOS管MN2的漏极相连接，共同连接至所述恢复逻辑电路；

第二PMOS管MP2的源极可以接入第一电平VDDG，所述第二NMOS管MN2的源极可以接入第一电平VSS；

第三PMOS管MP3的漏极可以接入所述第一电平VSS，所述第三PMOS管MP3的源极与所述第四PMOS管MP4的漏极可以相连接，所述第三PMOS管MP3的栅极与所述第四NMOS管MN4的栅极可以相连接，共同连接至所述第二PMOS管MP2的漏极与所述第二NMOS管MN2的漏极；

第四PMOS管MP4的源极可以与所述第三NMOS管MN3的源极相连接，共同连接至所述第二PMOS管MP2的栅极与所述第二NMOS管MN2的栅极，所述第四PMOS管MP4的栅极可以接入所述第二控制信号RETN；

第三NMOS管MN3的栅极可以接入所述第一控制信号ret，所述第三NMOS管MN3的漏极可以与所述第四NMOS管MN4的源极相连接；

第四NMOS管MN4的漏极可以接入第一电平VDDG；

第一PMOS管、第二PMOS管MP2、第三PMOS管MP3以及第四PMOS管MP4的衬底均可以连接至所述第一电平VDDG，所述第一电平VDDG可以是逻辑高电平。

在具体实施中，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4可以位于相同的阱。

在一具体实现中，所述恢复逻辑电路包括反相器31，所述反相器31的两端可以分别连接至所述第一PMOS管MP1的漏极和所述第二PMOS管MP2的漏极，其中，反相器31的输入端P1连接至所述第二PMOS管MP2的漏极，反相器31的输出端P2连接至所述第一PMOS管MP1的漏极。反相器31的具体结构可以根据需要选择，其中也可以包括控制作用的MOS管。

在具体实施中，所述数据存储电路和所述恢复逻辑电路的使能端可以分别输入相互反相的使能信号，使得数据存储电路和恢复逻辑电路交替被使能。其中恢复逻辑电路可以与工作电路被使能的时机一致。

在本发明实施例中，数据恢复电路的主要功能是在工作电路的电源重新接通后，为工作电路恢复断电之前的数据，故现有的数据恢复电路通常是持续被供电的，功耗较高；而本发明实施例中，数据存储电路和恢复逻辑电路彼此独立供电，从而可以工作电路断电期间仅对数据存储电路供电，不对恢复逻辑电路供电，即不必将数据恢复电路作为一个整体进行持续供电，从而可以降低数据恢复电路的功耗。

本发明实施例还提供一种具备数据恢复功能的装置，可以包括前述任一种数据恢复电路，以及工作电路，工作电路断电后再次上电时，可以利用所述数据恢复电路进行数据恢复。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种数据恢复电路，其特征在于，包括：数据存储电路和恢复逻辑电路，所述数据存储电路与所述恢复逻辑电路相连接；

所述数据存储电路适于存储在所述恢复逻辑电路断电时的数据；所述恢复逻辑电路适于在断电后再次上电时获取所述数据存储电路存储的数据；

其中，所述数据存储电路和恢复逻辑电路彼此独立供电；

所述数据存储电路包括：传输门子电路和存储子电路，所述传输门子电路的其中一端和所述恢复逻辑电路相连接，所述传输门子电路的另一端与所述存储子电路相连接；

所述存储子电路包括：第二PMOS管、第三PMOS管、第四PMOS管、第二NMOS管、第三NMOS管、以及第四NMOS管；

所述第二PMOS管的栅极和所述第二NMOS管的栅极相连接，共同连接至所述传输门子电路；

所述第二PMOS管的漏极与所述第二NMOS管的漏极相连接，共同连接至所述恢复逻辑电路；

所述第二PMOS管的源极接入第一电平，所述第二NMOS管的源极接入第二电平；

所述第三PMOS管的漏极接入所述第二电平，所述第三PMOS管的源极与所述第四PMOS管的漏极相连接，所述第三PMOS管的栅极与所述第四NMOS管的栅极相连接，共同连接至所述第二PMOS管的漏极与所述第二NMOS管的漏极；

所述第四PMOS管的源极与所述第三NMOS管的源极相连接，共同连接至所述第二PMOS管的栅极与所述第二NMOS管的栅极，所述第四PMOS管的栅极接入第二控制信号；

所述第三NMOS管的栅极接入第一控制信号，所述第三NMOS管的漏极与所述第四NMOS管的源极相连接；

所述第四NMOS管的漏极接入第一电平；

所述第二PMOS管、第三PMOS管以及第四PMOS管的衬底均连接至所述第一电平，所述第一电平为逻辑高电平；

所述恢复逻辑电路包括反相器，所述反相器的两端分别连接至所述传输门子电路和所述第二PMOS管的漏极。

2.根据权利要求1所述的数据恢复电路，其特征在于，所述数据存储电路和恢复逻辑电路彼此独立供电包括：所述数据存储电路持续供电，所述恢复逻辑电路的供电受电源门控信号控制。

3.根据权利要求1所述的数据恢复电路，其特征在于，所述数据存储电路的PMOS管与所述恢复逻辑电路中的PMOS管位于不同类型的阱。

4.根据权利要求1所述的数据恢复电路，其特征在于，所述存储子电路包括锁存器电路和控制电路，所述控制电路适于控制所述锁存器电路存储在所述恢复逻辑电路断电时的数据。

5.根据权利要求1所述的数据恢复电路，其特征在于，所述传输门子电路包括：第一PMOS管以及第一NMOS管；

所述第一PMOS管的源极与所述第一NMOS管的源极相连接，共同连接至所述存储子电路；

所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接，共同连接至所述恢复逻辑电路；

所述第一PMOS管的栅极接入所述第一控制信号，所述第一NMOS管的栅极接入所述第二控制信号。

6.根据权利要求5所述的数据恢复电路，其特征在于，

所述第二PMOS管的栅极和所述第二NMOS管的栅极共同连接至所述第一PMOS管的源极与所述第一NMOS管的源极；

所述第一PMOS管的衬底连接至所述第一电平。

7.根据权利要求6所述的数据恢复电路，其特征在于，所述第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管位于相同的阱。

8.根据权利要求根据权利要求6所述的数据恢复电路，其特征在于，所述反相器的两端分别连接至所述第一PMOS管的漏极和所述第二PMOS管的漏极。

9.根据权利要求5至8任一项所述的数据恢复电路，其特征在于，所述第一控制信号与所述第二控制信号的逻辑电平相反。

10.根据权利要求1所述的数据恢复电路，其特征在于，所述数据存储电路和所述恢复逻辑电路的使能端分别输入相互反相的使能信号。

11.一种具备数据恢复功能的装置，其特征在于，包括：如权利要求1至10任一项所述的数据恢复电路，以及工作电路；所述工作电路断电后再次上电时，利用所述数据恢复电路进行数据恢复。