CN104467764A - 用于集成电路的状态保持电源门控单元 - Google Patents
用于集成电路的状态保持电源门控单元 Download PDFInfo
- Publication number
- CN104467764A CN104467764A CN201310680309.5A CN201310680309A CN104467764A CN 104467764 A CN104467764 A CN 104467764A CN 201310680309 A CN201310680309 A CN 201310680309A CN 104467764 A CN104467764 A CN 104467764A
- Authority
- CN
- China
- Prior art keywords
- power
- low
- coupled
- period
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 3
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 235000001892 vitamin D2 Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本公开涉及用于集成电路的状态保持电源门控单元。一种状态记忆门控电源(SRPG)单元，包括耦接至电源门控电路的保持电路。所述保持电路存储低功率时段开始之前的所述电源门控电路的状态信息。耦接至所述电源门控电路以及电源开关的第一端的门控电源在非低功率时段提供门控电源电压至所述电源门控电路。耦接至所述保持电路以及所述电源开关的第二端的局部电源在所述非低功率时段期间耦接至所述门控电源，并且非门控电源在所述非低功率时段期间通过隔离元件耦接至所述局部电源以隔离所述非门控电源和所述局部电源，并且在所述低功率时段期间耦接所述非门控电源至所述局部电源。
Description
技术领域
本发明涉及数字集成电路，并且，尤其是涉及一种用于集成电路的状态保持电源门控单元。
背景技术
已经开发了电源门控电路，作为一种降低集成电路功耗的技术。在集成电路的一个或多个部分或者模块不需要运行时的时段期间，可以关闭到这些模块的电力供给，从而降低由于在这些模块中的泄漏而导致的功率损耗。当模块需要运行时，执行通电(power on)过程，从而恢复到该模块的电力供给并恢复运行。集成电路的一些功能将需要在整个低功率时段(当电力供给关闭时)保持状态数据。状态保持电源门控(SRPG)已被提出作为一种在低功率时段期间保存状态数据的方法。为了使用这种技术，提供保持电路来在到电源门控电路的电源被门控关断时，存储该电源门控电路的状态信息。当恢复到所述电源门控电路的电力供给时，集成电路可以快速恢复到其被掉电之前的状态，并继续在该状态下运行。
为了在低功率时段期间在保持电路中存储状态信息，保持电路设置有非门控电源。保持电路典型地被设计为具有非常低的功率消耗，并因此可以通过必须与用于该部分集成电路的正常门控电源一起提供的弱电力格网供应。额外的电力格网可以使放置和路由困难，并且单元设置太远还可能引起时序问题。具有更容易放置、路由以及适于集成电路设计的SRPG单元将是有利的。
发明概述
根据本公开的一个实施例，提供了一种集成电路，包括：电源门控电路(202)，在低功率时段期间关闭；保持电路(204)，在非低功率时段的至少一部分耦接至所述电源门控电路(202)，其中所述保持电路(204)在所述低功率时段期间存储状态信息，所述状态信息反映所述低功率时段开始之前所述电源门控电路(202)的状态；门控电源(206)，耦接至所述电源门控电路(202)和电源开关(210)的第一端，以在非低功率时段期间提供门控电源电压至所述电源门控电路(202)；局部电源(214)，耦接至所述保持电路(204)和所述电源开关(210)的第二端，其中在所述非低功率时段期间，所述局部电源(214)通过所述开关(210)耦接至所述门控电源(206)；以及非门控电源(208)，通过隔离元件(212)耦接至所述局部电源(214)；其中所述隔离元件(212)在所述非低功率时段期间将所述非门控电源(208)与所述局部电源(214)隔离，并且在所述低功率时段期间将所述非门控电源(208)与所述局部电源(214)耦接。
根据本公开的一个实施例，提供了一种从低功率时段恢复的方法，所述方法包括：在所述低功率时段之前的非低功率时段期间，提供门控电源电压(206)至电源门控电路(202)以及至开关(210)的第一端；提供局部电源电压(214)至与所述电源门控电路耦接的保持电路(204)，所述局部电源电压(214)与所述开关(210)的第二端耦接，其中所述开关(210)在所述非低功率时段期间闭合并且在所述低功率时段期间打开，并且所述局部电源电压(214)在所述低功率时段期间通过隔离元件(212)耦接至非门控电源(208)；在所述低功率时段期间，在所述保持电路(204)处存储反映所述低功率时段开始之前所述电源门控电路(202)的状态的状态信息；以及通过闭合所述开关(210)，并提供所述门控电源电压至所述电源门控电路(202)，从所述低功率时段恢复；其中从所述低功率时段恢复进一步包括，在所述隔离元件(212)处将所述非门控电源(208)与所述局部电源(214)隔离。
根据本公开的一个实施例，提供了一种集成电路，包括：第一电力格网(102)，耦接至在低功率时段关闭的门控电源(206)；电源门控电路(202)，在非低功率时段的至少一部分期间耦接至所述第一电力格网；保持电路(204)，在所述非低功率时段的至少一部分期间耦接至所述电源门控电路，其中所述保持电路在所述低功率时段期间存储在所述低功率时段开始之前所述电源门控电路的状态的状态信息；第二电力格网(304)，耦接至在所述低功率时段期间不关闭的非门控电源(208)；以及局部电源轨(214)，通过电源开关(210)耦接至所述第一电力格网并通过隔离元件(212)耦接至所述第二电力格网；其中所述局部电源轨耦接至所述保持电路，并且在所述非低功率时段期间提供所述门控电源电压至所述保持电路，并在所述低功率时段期间提供所述非门控电源至所述保持电路；其中所述隔离元件在所述非低功率时段期间将所述非门控电源与所述局部电源轨隔离。
附图说明
将参考附图仅以示例的方式描述本发明的更多细节、方面和实施例。在附图中，同样的附图标记用于指示同样或功能相似的组件。附图中的组件是出于简单和清楚而示出的，并不必然按比例绘制。
图1是包括传统的状态保持电源门控(SRPG)单元的一部分集成电路的布局的俯视图；
图2是根据本发明一个实施例的SRPG单元的示意框图；
图3是包括图2的SRPG单元的集成电路的部分布局的俯视图；
图4是根据本发明一个实施例的SRPG单元的示意性电路图；
图5是根据本发明一个实施例的另一个SRPG单元的示意性电路图；
图6是根据本发明一个实施例的隔离单元的示意性电路图；以及
图7示出了图2的SRPG单元在进入和退出低功率状态时的电压电平的图。
具体实施方式
所示出的本发明的实施例大部分可以采用本领域中公知的电子元件和电路实现。因此，为了不使本发明的教导模糊或偏离，将以不超出被认为对于理解和评价本发明的基本概念所必需的程度对细节进行说明。
图1示出了包括传统的状态保持电源门控(SRPG)单元100和多个另外的逻辑单元106的一部分集成电路的布局。门控VDD102提供主电源，而非门控VDDC104在部分SRPG单元100运行时提供辅助电源至这些电路，但在低功率时段期间被门控关闭。在低功率时段期间，仅通过非门控VDDC104提供电力至SRPG单元100。
分立的非门控VDDC104格网的存在由于在设计中占据了显著的硅的面积，以及需要包含VDDC去耦(decap)单元108以在与所述非门控VDDC104相关联的集成电路的操作期间去耦高频开关噪声或IR降，而影响了集成电路的设计。因此，这样的配置需要显著的额外的硅区域，导致设计中低的硅利用率。
另外，硅区域越大，需要越长的信号线以在单元之间路由信号，这可以引入由于信号噪声增加而带来的困难以及信号传播中的时序问题。
根据本发明的一些实施例，可以消除非门控VDDC电力格网而不影响包括SRPG单元的集成电路的功能或性能。
现在参考图2，示出了根据本发明一个实施例的SRPG单元200的示意框图。SRPG单元200包括与保持电路204耦接的电源门控电路202，以允许状态数据在低功率时段期间存储在保持电路204中。门控电源(VDD)206耦接至电源门控电路202以及开关210。保持电路204耦接至局部电源(VDDC_loc)214。局部电源214耦接至开关210，从而使得在单元200的正常操作时段期间，开关210被开关控制信号220控制以将局部电源214电耦接至门控电源VDD206，以及在低功率时段期间，打开开关210以隔离局部电源(VDDC_loc)214和门控电源VDD206。局部电源214还通过隔离电路212和VDDC端子208耦接至非门控VDDC电力格网。
在电路的正常操作或功能模式期间，开关210闭合，将门控电源206电耦接至局部电源214，从而门控电源206提供电流至电源门控电路202和保持电路204。当门控电源206耦接至局部电源214时，隔离电路212操作来限制电流从非门控VDDC网流到局部电源214中，从而使得在功能模式期间基本上没有电流从非门控VDDC网流动。
在低功率时段期间，开关210打开并将局部电源214与门控电源206隔离。在低功率时段期间，隔离电路212操作来传导来自VDDC网的有限电流以供应保持电路204，同时保持状态数据。
在SRPG单元200中，由电源门控电路202和保持电路204在功能模式期间使用的电流基本上全都由门控电源206提供。因此，在保持电路204中的组件的开关过程中所需的相对较大的电流由门控电源206提供。
在低功率模式期间，通常，保持电路204所需的唯一电流是与保持电路204的组件相关联的泄漏电流。典型地，该泄漏电流显著小于电路操作期间的动态开关电流。因此，在低功率模式期间必须由VDDC网提供的电流相对较小，例如，在微微安培(pico-ampere)量级。
根据一些实施例，SRPG单元200和VDDC网之间的电连接可以包括能够传导足够的电流以满足保持电路204的泄漏电流需求的通常信号线。
根据一些实施例，隔离电路212可以包括二极管，例如其栅极和漏极电耦接来作为二极管操作的PMOS晶体管。在另一些实施例中，可以采用受控开关装置。在一个实施例中，VDD网格(电源门控电源)和VDDC(供保持用的非门控电源)之间的优选的总体金属线路由资源比平均约为3∶1。在典型的SoC电源轨设计中，不再需更传统的VDDC电源带(power strap)，并且VDDC电源传输路由基本上可以采用最小金属宽度线来实现。从VDDC节省下来的路由轨迹/电源可再分配给VDD电力网格以降低动态I＊R降，以及改善电迁移可靠性。
图3提供了包括图2中的SRPG单元200(此处标记为308)的集成电路部分的硅布局的示意图。在图3的集成电路中，由于对于SPRG单元308，必须由VDDC网提供的电流降低，因此VDDC网304中的导体的尺寸(即，宽度)减小，降低了所需硅面积。此外，采用信号线310将SPRG单元308连接至VDDC网304允许消除图1中VDDC去耦单元108，进一步降低了该设计的硅面积。这允许为电路功能实现更紧凑的设计，具有更短信号互连，并因此降低了噪声并减少了时序问题。
根据本发明的一些实施例，保持电路被配置来在低功率模式期间进一步降低必须从VDDC网提供的通过保持电路的泄漏电流。
图4是根据本发明一个实施例的SRPG单元的示意性电路图。在图4中，由框402表示的电路部分基本对应于图2中的电源门控电路202。类似地，电路元件404基本上对应于保持电路204；元件410基本对应于开关210；并且晶体管412基本对应于隔离元件212。局部电源414在功能模式下通过开关410耦接至VDD，在低功率模式下通过信号引脚408耦接至VDDC网。提供NMOS晶体管416以进一步降低在处于低功率模式时通过开关410以及在保持电路404中的泄漏电流。
图5示出了根据本发明一个实施例的另一个SRPG单元的电路图。图5中的实施例与图4所示的类似，元件502对应于402；504对应于404；508对应于408；以及510对应于410。在图5中可以看出，PMOS晶体管512作为VDDC信号引脚508和保持电路504之间的隔离元件。保持电路504还包括NMOS晶体管516以帮助降低通过保持电路504的泄漏电流。
图6示出了根据本发明一个实施例的隔离单元的电路图。隔离单元在低功率时段中在被掉电(power down)的第一逻辑部分和在低功率时段期间保持供电并处于功能状态的第二逻辑部分之间提供隔离。隔离单元确保在低功率时段期间在第一逻辑部分的输出上呈现所定义的逻辑电平。在图6中的隔离单元中，如图4和5中的SRPG单元那样，适用类似的布置，以在保持模式期间使用的非开关电源和开关电源之间提供隔离。尤其是，开关610可操作用于将门控电源耦接至局部电源614，而隔离电路612可操作用于限制在非低功率时段期间，即，在电路处于功能模式时，从非门控VDDC网流入局部电源614的电流。
图7示出了根据本发明实施例的不同操作模式下SRPG单元中的电压电平的图。在第一时段期间，SRPG单元处于功能模式，并且到开关210的控制信号(pgb)220为高，导致门控电源(VDD)206被耦接至局部电源(VDDC_loc)214。在该时段期间，VDD与VDDC_loc电耦接，并因此处于同样的电压电平，保持电路204通过局部电源214接收来自门控电源206的电流。
当集成电路要进入低功率模式时，SRPG单元进入关闭时段，其中开关控制信号220的电平取反，打开开关210并将局部电源214与门控电源206隔离开。由于通过保持电路的泄漏电流的存在，VDDC_loc电压电平开始下降直到隔离电路212开始导通。电流然后从VDDC网通过隔离元件212流至局部电源214，并且局部电源214的电压被维持。然后，门控电源206被门控关断，并下降至零，进入保持或低功率模式。
然后可以将保持模式维持适当时间，直到集成电路需要再次操作。为了唤醒SRPG单元，首先将门控电源206门控导通，并恢复至其正常操作电压。然后，断言开关控制信号220，将局部电源214耦接至门控电源206。这导致局部电源的电压上升以匹配门控电源206的电压。随着局部电源214的电压增加，隔离元件212将停止导通并再次将局部电源从VDDC网隔离。然后，SRPG单元可以正常操作，操作时电流从门控电源206提供至保持电路204。
如上所述的，本发明的实施例可以允许在低功率模式下电流通过薄的信号线提供给SRPG单元，而不需要大的VDDC网格。这样的信号线需要可忽略的表面面积，并因此允许路由VDDC的尺寸降低。可以应用另外的技术至SRPG单元以降低在低功率模式期间必须提供的泄漏电流，而不影响功能模式下电路的性能。
在功能模式下，通过隔离元件，将任何耦合至VDDC网的噪声与SRPG电路隔离，因此，本发明的实施例可以具有非常好的抗噪声能力。在低功率模式期间，由于到大部分集成电路的电源的关闭，将经历更少的噪声，并因此无需特别关注。
在上述说明书中，已参照本发明的特定实施例描述了本发明。然而，显然的，可以在其中做出各种修改和改变而不偏离如所附权利要求提出的本发明的更宽泛的精神和范围。
如在此讨论的，连接可以是适于从各节点、单元或直至传送信号，或传送信号至各节点、单元或装置的任何类型的连接，例如，经由中间装置。因此，除非另有暗示或者说明，连接例如可以是直接连接或间接连接。可以参照作为单个连接、多个连接、单向连接或双向连接示出或描述连接。然而，不同实施例可以改变连接的实现方式。例如，可以采用若干分立的单向连接而不是双向连接，反之亦然。此外，可以用串行地或以多路复用方式传送多个信号的单个连接代替多个连接。同样地，承载多个信号的单个连接可以被分离为承载这些信号子集的多个不同的连接。因此，对于传送信号存在多种选择。
尽管在示例中已描述了特定传导类型或电位极性，但是将理解，传导类型或电位极性也可以反转。类似地，这里描述的信号可以设计为正或负逻辑。在负逻辑信号的情况下，信号为低有效，其中逻辑真状态对应的逻辑电平0。在正逻辑信号的情况下，信号为高有效，其中逻辑真状态对应逻辑电平1。注意，这里描述的任何信号可被设计为负或正逻辑信号。因此，在替代实施例中，被描述为正逻辑信号的信号也可以被实现为负逻辑信号，而那些被描述为负逻辑信号的信号也可以被实现为正逻辑信号。
此外，当涉及呈现信号、状态位或类似装置为其逻辑真或逻辑假状态时，这里分别使用术语“断言”或“设置”以及“取反”(或“去断言”或“清空”)。如果逻辑真状态为逻辑电平1，则逻辑假状态为逻辑电平0。如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。
本领域技术人员将认识到逻辑块之间的界限仅仅是示例性的，并且替代实施例可以合并逻辑块或电路元件或者在不同逻辑块或电路元件上施加功能的替代分解。因此，应当理解，这里描述的结构仅仅是示例性的，事实上可以实现许多实现相同功能的其他结构而不偏离本发明的精神。
任何实现同一功能的组件排列被有效“关联”从而实现期望的功能。因此，这里被组合来实现特定功能的任意两个组件可被视为彼此“关联的”，从而实现期望的功能，而不管架构或中间组件。同样的，如此关联的任意两个组件还可被视为互相“可操作地连接”或“可操作地耦接”以实现期望的功能。
此外，本领域技术人员将认识到，上面描述的操作之间的界限仅仅是示例性的。多个操作可以组合为单个操作，单个操作可分布在若干附加的操作中，并且可以在时间上至少部分重叠执行操作。另外，替代实施例可以包括特定操作的多个实例，操作的次序在多个不同其他实施例中可以改变。
在权利要求中，任何设置在括号中的参考标记不应被解释为对权利要求的限制。词语“包括”并不排除权利要求中所罗列的之外的其他元件或步骤的存在。另外，这里使用的术语“一”(“a”或“an”)定义为一个或多于一个。此外，权利要求中使用的诸如“至少一个”和“一个或多个”的引语不应被解释为暗示了：由“一”(不定冠词“a”或“an”对另外的权利要求元素的引入将任何包含这样引入的权利要求元素的特定权利要求限制到仅包含一个这样的元素的发明，即使是在同一个权利要求中包括引语“一个或多个”或者“至少一个”以及“一”(诸如“a”或“an”的不定冠词)时也是如此。这同样适用于“所述”(定冠词)的使用。除非另有说明，诸如“第一”和“第二”的术语用于任意区分这样的术语所描述的元素。因此，这些术语并不必然表示这些元素的时间或其他优先次序。在互不相同的权利要求中引述某些措施这一事实并不表示不能有利地使用这些措施的组合。
Claims (20)
1.一种集成电路，包括：
电源门控电路(202)，在低功率时段期间关闭；
保持电路(204)，在非低功率时段的至少一部分耦接至所述电源门控电路(202)，其中所述保持电路(204)在所述低功率时段期间存储状态信息，所述状态信息反映所述低功率时段开始之前所述电源门控电路(202)的状态；
门控电源(206)，耦接至所述电源门控电路(202)和电源开关(210)的第一端，以在非低功率时段期间提供门控电源电压至所述电源门控电路(202)；
局部电源(214)，耦接至所述保持电路(204)和所述电源开关(210)的第二端，其中在所述非低功率时段期间，所述局部电源(214)通过所述开关(210)耦接至所述门控电源(206)；以及
非门控电源(208)，通过隔离元件(212)耦接至所述局部电源(214)；
其中所述隔离元件(212)在所述非低功率时段期间将所述非门控电源(208)与所述局部电源(214)隔离，并且在所述低功率时段期间将所述非门控电源(208)与所述局部电源(214)耦接。
2.如权利要求1所述的集成电路，其中所述隔离元件(212)包括下列之一：二极管，和源极端耦接至所述非门控电源(408)并且漏极端和栅极端耦接至所述局部电源(414)的PMOS晶体管。
3.如权利要求1所述的集成电路，其中所述隔离元件(212)被配置用于降低所述保持电路(204)在所述低功率时段期间的泄漏电流，并隔离噪声信号，以避免其从所述非门控电源(208)与所述保持电路(204)耦合。
4.如权利要求1所述的集成电路，其中所述非门控电源(208)包括耦接在所述非门控电源网(304)和所述隔离元件(212)之间的信号线(310)。
5.如权利要求4所述的集成电路，其中所述信号线(310)将所述隔离元件(212)电耦接至所述非门控电源网(304)。
6.如权利要求4所述的集成电路，其中所述信号线(310)被配置来限制与所述非门控电源(208)相关联的杂散电容。
7.如权利要求1所述的集成电路，其中所述保持电路(204)进一步包括一个或多个晶体管(416)，其被配置来降低所述低功率时段期间的泄漏电流。
8.一种从低功率时段恢复的方法，所述方法包括：
在所述低功率时段之前的非低功率时段期间，提供门控电源电压(206)至电源门控电路(202)以及至开关(210)的第一端；
提供局部电源电压(214)至与所述电源门控电路耦接的保持电路(204)，所述局部电源电压(214)与所述开关(210)的第二端耦接，其中所述开关(210)在所述非低功率时段期间闭合并且在所述低功率时段期间打开，并且所述局部电源电压(214)在所述低功率时段期间通过隔离元件(212)耦接至非门控电源(208)；
在所述低功率时段期间，在所述保持电路(204)处存储反映所述低功率时段开始之前所述电源门控电路(202)的状态的状态信息；以及
通过闭合所述开关(210)，并提供所述门控电源电压至所述电源门控电路(202)，从所述低功率时段恢复；
其中从所述低功率时段恢复进一步包括，在所述隔离元件(212)处将所述非门控电源(208)与所述局部电源(214)隔离。
9.如权利要求8所述的方法，进一步包括，
在所述非低功率时段期间将信号(220)断言，以指示：所述电源门控电路(202)和所述保持电路(204)已进入功能操作模式。
10.如权利要求8所述的方法，其中所述隔离元件包括二极管和PMOS晶体管(412)中的一个，所述PMOS晶体管的源极端耦接至所述非门控电源(408)并且其漏极端和栅极端耦接至所述局部电源(414)。
11.如权利要求8所述的方法，其中所述保持电路(204)降低在所述低功率时段期间与所述保持电路(204)相关联的泄漏电流。
12.如权利要求8所述的方法，进一步包括：利用信号线(310)将所述隔离元件(212)耦接至非门控电源网(304)。
13.如权利要求8所述的方法，其中所述隔离元件(212)降低在低功率时段期间所述保持电路(204)的泄漏电流，并隔离噪声信号以免从所述非门控电源(208)与所述保持电路(204)耦接。
14.如权利要求8所述的方法，进一步包括：耦接在非门控电源网(304)和所述隔离元件(212)之间的信号线(310)。
15.一种集成电路，包括：
第一电力格网(102)，耦接至在低功率时段关闭的门控电源(206)；
电源门控电路(202)，在非低功率时段的至少一部分期间耦接至所述第一电力格网；
保持电路(204)，在所述非低功率时段的至少一部分期间耦接至所述电源门控电路，其中所述保持电路在所述低功率时段期间存储在所述低功率时段开始之前所述电源门控电路的状态的状态信息；
第二电力格网(304)，耦接至在所述低功率时段期间不关闭的非门控电源(208)；以及
局部电源轨(214)，通过电源开关(210)耦接至所述第一电力格网并通过隔离元件(212)耦接至所述第二电力格网；
其中所述局部电源轨耦接至所述保持电路，并且在所述非低功率时段期间提供所述门控电源电压至所述保持电路，并在所述低功率时段期间提供所述非门控电源至所述保持电路；
其中所述隔离元件在所述非低功率时段期间将所述非门控电源与所述局部电源轨隔离。
16.如权利要求15所述的集成电路，其中所述第一电力格网(102)包括电力网格平面(302)，所述第二电力格网(304)包括信号线环(310)；
其中所述信号线环包括通常用于路由非电源信号的金属线，并且基本比所述第一电力格网的电力格网线的宽度窄；
其中所述集成电路包括多个金属层，并且所述信号线环利用所述金属层中的最上面的金属层。
17.如权利要求16所述的集成电路，其中所述第一电力格网耦接至沿所述电力网格平面分布的多个去耦电容器，以至少在操作的所述非低功率时段的所述部分期间去耦高频开关噪声或IR降，并且其中所述第二电力格网不具有沿所述信号线环分布的去耦电容器。
18.如权利要求15所述的集成电路，其中所述电源开关包括：
PMOS通栅晶体管(410)，其具有耦接至所述局部电源轨的源极端、耦接至所述第一电力格网的漏极端、和栅极端；以及
电源开关反相器(418)，其输出端耦接至所述PMOS通栅晶体管的所述栅极端，其输入端耦接至低功率模式控制信号(pgb)，
其中在所述非低功率时段期间，所述局部电源轨通过所述PMOS通栅晶体管耦接至所述门控电源。
19.如权利要求18所述的集成电路，其中所述电源开关反相器具有通过所述第二电力格网耦接至所述非门控电源的第一电源轨和耦接至地VSS的第二电源轨，并且其中所述电源开关反相器进一步包括一个或多个NMOS晶体管(416)，其降低在低功率时段期间的泄漏电流。
20.如权利要求19所述的集成电路，其中所述电源开关和所述隔离元件中的至少一个包括状态保持电源门控(SRPG)单元的一部分。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310680309.5A CN104467764A (zh) | 2013-09-25 | 2013-09-25 | 用于集成电路的状态保持电源门控单元 |
| US14/191,403 US20150084680A1 (en) | 2013-09-25 | 2014-02-26 | State retention power gated cell for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310680309.5A CN104467764A (zh) | 2013-09-25 | 2013-09-25 | 用于集成电路的状态保持电源门控单元 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104467764A true CN104467764A (zh) | 2015-03-25 |
Family
ID=52690429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310680309.5A Pending CN104467764A (zh) | 2013-09-25 | 2013-09-25 | 用于集成电路的状态保持电源门控单元 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20150084680A1 (zh) |
| CN (1) | CN104467764A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105577170A (zh) * | 2015-12-25 | 2016-05-11 | 无锡华大国奇科技有限公司 | 隔离控制电路 |
| CN107248853A (zh) * | 2017-06-12 | 2017-10-13 | 苏州无离信息技术有限公司 | 新型小面积时钟独立srpg电路系统 |
| CN107731257A (zh) * | 2016-08-12 | 2018-02-23 | 中芯国际集成电路制造(上海)有限公司 | 一种数据恢复电路及具备数据恢复功能的装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016032223A (ja) * | 2014-07-29 | 2016-03-07 | 株式会社東芝 | 半導体集積回路 |
| US9754923B1 (en) | 2016-05-09 | 2017-09-05 | Qualcomm Incorporated | Power gate placement techniques in three-dimensional (3D) integrated circuits (ICs) (3DICs) |
| US10205440B2 (en) | 2016-12-01 | 2019-02-12 | Synopsys, Inc. | Retention flip-flop circuits for low power applications |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030188241A1 (en) * | 2002-03-29 | 2003-10-02 | International Business Machines Corporation | CMOS low leakage power-down data retention mechanism |
| US8355293B2 (en) * | 2010-12-01 | 2013-01-15 | Arm Limited | Retention voltage generation |
-
2013
- 2013-09-25 CN CN201310680309.5A patent/CN104467764A/zh active Pending
-
2014
- 2014-02-26 US US14/191,403 patent/US20150084680A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105577170A (zh) * | 2015-12-25 | 2016-05-11 | 无锡华大国奇科技有限公司 | 隔离控制电路 |
| CN105577170B (zh) * | 2015-12-25 | 2018-09-14 | 无锡华大国奇科技有限公司 | 隔离控制电路 |
| CN107731257A (zh) * | 2016-08-12 | 2018-02-23 | 中芯国际集成电路制造(上海)有限公司 | 一种数据恢复电路及具备数据恢复功能的装置 |
| CN107731257B (zh) * | 2016-08-12 | 2021-07-13 | 中芯国际集成电路制造(上海)有限公司 | 一种数据恢复电路及具备数据恢复功能的装置 |
| CN107248853A (zh) * | 2017-06-12 | 2017-10-13 | 苏州无离信息技术有限公司 | 新型小面积时钟独立srpg电路系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150084680A1 (en) | 2015-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104467764A (zh) | 用于集成电路的状态保持电源门控单元 | |
| US5828262A (en) | Ultra low power pumped n-channel output buffer with self-bootstrap | |
| US7616041B2 (en) | Data retention in operational and sleep modes | |
| US7598774B2 (en) | Reduced power consumption limited-switch dynamic logic (LSDL) circuit | |
| WO2006100455A2 (en) | Circuit and method for storing data in operational and sleep modes | |
| CN103959648B (zh) | 节约电荷的功率门控装置和方法 | |
| US10659017B1 (en) | Low-power scan flip-flop | |
| CN103684355A (zh) | 门控时钟锁存器、其操作方法和采用其的集成电路 | |
| CN105471410A (zh) | 具有低时钟功率的触发器 | |
| US7902914B2 (en) | Semiconductor integrated circuit | |
| US20120013319A1 (en) | Power control apparatus and method | |
| US20060170480A1 (en) | Apparatus and method for low power clock distribution | |
| US4777623A (en) | Semiconductor memory device having initialization transistor | |
| TWI511153B (zh) | 在半導體裝置中降低漏電流 | |
| JPH08172351A (ja) | デジタル電圧シフタおよびそれを使用するシステム | |
| JPH0529551A (ja) | 半導体集積回路 | |
| CN104124951B (zh) | 用于驱动晶体管的电路 | |
| CN110928356A (zh) | 全摆幅电压转换电路及应用其的运算单元、芯片、算力板和计算设备 | |
| CN110097849A (zh) | 显示器驱动装置 | |
| US9798344B2 (en) | Power switch with source-bias mode for on-chip powerdomain supply drooping | |
| US5764082A (en) | Circuits, systems and methods for transferring data across a conductive line | |
| US8143916B2 (en) | Level shift circuit, method for driving the same, and semiconductor circuit device having the same | |
| JPH0974348A (ja) | 半導体装置 | |
| US7772886B2 (en) | Configuration backup device for the terminals of an integrated circuit and method of enabling the device | |
| CN207251581U (zh) | 用于对集成模块的电流消耗进行管理的设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150325 |