TWI511153B

TWI511153B - 在半導體裝置中降低漏電流

Info

Publication number: TWI511153B
Application number: TW099144788A
Authority: TW
Inventors: Gus Yeung; Hemangi Umakant Gajjewar
Original assignee: Advanced Risc Mach Ltd
Priority date: 2009-12-21
Filing date: 2010-12-20
Publication date: 2015-12-01
Also published as: KR101740223B1; TW201145298A; KR20110073325A; US20110187438A1; US8456199B2

Description

在半導體裝置中降低漏電流

本發明的領域係關於半導體資料處理裝置，且具體而言，係關於降低此等裝置的電力消耗的方式。

降低半導體裝置的電力消耗及增加其性能的需求不斷增加。為了提供高性能，臨界電壓已經被縮小為一較低的臨界電壓而允許一裝置更快速地反應。然而，較低的臨界電壓亦導致較高的漏電流。在諸如記憶體的某些裝置中，此次臨界漏電占記憶體的整體電力消耗之大宗。

為了降低電力消耗，已知對閘裝置供電，使得當電路進入一不活動模式時，添加開關裝置(頭部(header)或腳部(footer)裝置)以將一電路隔離一電力軌。此等裝置必須為大的裝置，使其在操作模式中不妨礙電流。此一系統的問題係為此等大的裝置提供一大的時間延遲於電路的供電及斷電兩者。再者，供電的延遲必須小心地管理以控制湧入電流(inrush current)，此控制可導致進一步增加啟動時間(wakeup time)。

希望能提供一種具有較低電力消耗且必要時能維持其性能的半導體系統。

本發明的一第一態樣提供一種積體電路，包含：一半導體裝置，用於處理資料；一電力來源，用於對該半導體裝置供電，該電力來源包含兩個電壓來源：用於供應一高電壓位準的一高電壓來源及用於供應一低電壓位準的一低電壓來源；多個開關裝置，其安排於至少一個該等兩個電壓來源及該半導體裝置之間；一控制裝置，用於控制一第一組的該多個開關裝置，以將該等兩個電壓來源之該一者連接至該半導體裝置，且用於控制一第二組的該多個開關裝置，以將該等兩個電壓來源之該一者連接至該半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者的情況，該半導體裝置以較低的一性能操作。

本發明認知到與歸因於特別存在於低臨界電壓裝置的漏電流而增加的電力消耗相關聯的問題。本發明亦認知到此等裝置必須用於高性能操作，且儘管當其不活動時，此等裝置的電力可藉由對其進行電力閘控來保存，但當供電或斷電時此電力閘產生延遲，使其不值得用於短時段的不活動。本發明藉由提供兩組開關裝置而對付此等問題，當閉合時，其一組具有比另一組更高的一阻抗。較高阻抗的裝置阻止漏電流且幫助降低電力消耗，然而，其亦降低電路的性能。因此，當需要一高性能模式的操作時，可閉合一組開關裝置，而當可接受一較低性能模式時，可閉合另一組開關裝置。以此方式，可降低電力消耗而無須將電路斷電。再者，可更快速地從低性能模式切換回高性能操作，且不會發生如同從不活動模式切換至高性能模式時的湧入電流問題。

儘管與第二組開關裝置比較，具有較高阻抗的第一組開關裝置可以數種方式達成，但在某些實施例中，該第一組的該多個開關裝置中至少某些開關裝置具有比該第二組開關裝置中的開關裝置更高的一臨界電壓。

提供一組開關裝置，其與另一組相比，具有較高的一臨界電壓，此係為提供當閉合時具有較高的一阻抗的一組開關裝置一個方式，且因此可同時降低其所饋送電流的裝置的漏電流及裝置的性能兩者。

在某些實施例中，該多個開關裝置包含電晶體，該第一組開關裝置的至少某些該等電晶體具有比該第二組開關裝置的至少某些該等電晶體較低的一閘極寬度。

提供開關裝置的一個方式係為使用電晶體。在此情況中，不同閘極寬度的電晶體可用於產生不同的性能。因此，具有較低閘極寬度的電晶體可用以在低性能模式期間提供一連接，而具有較高閘極寬度的電晶體可用以在高性能模式期間提供連接。

在某些實施例中，該積體電路經配置成操作於以下三種模式之一者：一不活動模式，其中該半導體裝置與該等電壓來源之至少一者隔離開；一低性能模式，其中該電晶體係藉由該第一組開關裝置連接至該等高及低電壓來源之該一者；及一高性能模式，其中該半導體裝置係藉由至少該第二組開關裝置連接至該等高及低電壓來源之該一者。

積體電路可以如電力閘裝置作用的開關裝置而操作於三個操作模式中，使得當開關裝置均為斷開(open)時，積體電路係在不活動模式且與電壓來源隔離開。

應注意儘管在高性能模式中，半導體裝置可透過第二組開關裝置連接至電壓來源，但其亦可透過第一及第二組開關裝置兩者一起連接至電壓來源。儘管大多數電流將流經第二組開關裝置，但第一組開關裝置將提供額外的鏈路，且再者，若當從低性能切換至高性能模式時該等開關裝置皆保持閉合，則可節省電力及避免不必要的裝置的切換。

在某些實施例中，在該高性能模式中，該半導體裝置係操作於比在該低性能模式中更高的一頻率。

在高性能模式中，裝置可以一較高的頻率操作，以快速執行重要的任務。在較低的性能模式中，其中裝置或許並非在關鍵路徑上或並非正在執行一關鍵操作，則裝置可以一較低的頻率更慢地操作，且因此電流需求可藉由較高阻抗的開關裝置來滿足。儘管半導體裝置可為數種物品，在某些實施例中可能包含一半導體記憶體裝置。

半導體記憶體裝置從本技術得到益處，因為可接受其常操作於一較低性能模式中，且再者，與此等裝置相關聯的漏電流可為其電力消耗的一顯著的部份。

在某些實施例中，積體電路包含一另一半導體裝置，該另一半導體裝置藉由包含一第一組及第二組開關裝置的多個開關裝置連接至該等高及低電壓來源之該一者，其中該另一半導體裝置經配置使得該第二組開關裝置被配置成永久斷開，使得該另一半導體裝置被配置成操作於一不活動模式或一低性能模式任一者中，其中在該不活動模式中，所有該多個開關裝置係為斷開且該另一半導體裝置與該等高及低電壓來源之該一者隔離開，而在該低性能模式中，該第一組的該多個開關裝置將該至少一個另一半導體裝置連接至該等高及低電壓來源之該一者。

可能存在藉由此等開關控制的一半導體裝置，其中決定該半導體裝置無須以較高性能位準操作，舉例而言，其並非在一關鍵路徑上。在此情況中，第二組開關裝置可配置成永久斷開使其永不閉合，且因此此裝置係在其所有開關與電壓來源隔離的一不活動模式中，或在第一組開關閉合而操作於漏電流受到限制的一低性能模式中。

本發明的一第二態樣提供一種設計一積體電路的方法，包含以下步驟：提供至少一個半導體裝置，其藉由一高電壓來源及一低電壓來源供電用於處理資料；提供多個開關裝置於至少一個該等高及低電壓來源及該至少一個半導體裝置之間；提供一控制裝置，用於控制一第一組的該多個開關裝置，以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置，且用於控制一第二組的該多個開關裝置，以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該半導體裝置連接至該等電壓來源之該一者的情況，該至少一個半導體裝置以較低的一性能操作。

在某些實施例中，該方法進一步包含以下步驟：決定該至少一個半導體裝置在該積體電路中並非在一關鍵路徑上，且配置該控制裝置以將該第二組開關控制為永久斷開，使得該至少一個半導體裝置被配置成操作於以下任一者模式中：一不活動模式，其中該半導體裝置與該等高及低電壓來源之該至少一者隔離開，及一低性能模式，其中該半導體裝置係藉由該第一組開關連接至該等高及低電壓來源之該至少一者。

當設計積體電路時，可決定半導體裝置並非在一關鍵路徑上，據此第二組開關可被配置成永久斷開。以此方式，一單一設計方法可用於設計可操作於高性能模式中的半導體裝置，及設計配置成永不以此模式操作的半導體裝置。

本發明的另一態樣提供一種載有一電腦程式的電腦可讀取媒體，該電腦程式經配置成控制一電腦執行根據本發明的第二態樣的一種方法，以產生根據本發明的第一態樣的一積體電路。

半導體裝置可藉由一電腦程式產生，且在此情況中，程式能夠方便地從相同的設計產生可操作於三個模式中的一裝置，或可操作於一低性能及低電力模式的一裝置，或可操作於一高性能及較低電力模式的一裝置。以此，從相同的電腦程式提供設計的彈性。

本發明的第四態樣提供一種控制用於處理資料的一半導體裝置的一操作模式的方法，該方法包含以下步驟：藉由將該半導體裝置透過多個開關裝置連接至一電壓來源，而初始一高性能模式；藉由將該半導體裝置透過該多個開關裝置的一支組連接至該電壓來源，而初始一低性能模式，該支組包含當接通時具有比不在該支組中的至少某些該多個開關裝置更高的一組抗的開關裝置；藉由該多個開關裝置將該半導體裝置與該電壓來源隔離開，而初始一不活動模式。

本發明的上述及其他目標、特徵及優點將從以下圖示實施例的詳細說明而為顯而易見的，其應與隨附圖式連接而一起閱讀。

第1圖顯示一記憶體裝置10，其藉由未顯示的一高電壓軌及虛擬VSS的一低電壓軌之間的一電壓差供電。在此實施例中，VSS係為接地電壓。

來自接地電壓軌的電力的供應係藉由以腳部電晶體(footer transistors)的形式的電力閘控制電路12控制。電力閘控制電路12控制兩組開關裝置：第一組14及第二組16。

第一組14藉由控制訊號A控制且具有W-X的一寬度，該寬度係為比具有X的一寬度的其他電晶體更大的一寬度。因此，此等係為寬的電晶體，且因而具有一相對不受限的電流流經，且因而適合作為在一高性能模式期間的連接裝置，但其具有一相對高的漏電流。此等腳部裝置經設計成以最小性能損失來驅動負載。結果，造成延遲關閉此等腳部裝置的大損失。而且，從斷電模式啟動必須小心地被管理以控制湧入電流，其可造成長的啟動時間。

存在一第二組腳部裝置16，其係為較窄的裝置，且其被用於低性能操作期間。此等係藉由控制訊號B控制。

此等降低尺寸的開關裝置16被用於在一低性能模式期間提供電力連接至記憶體，且藉由將此等裝置接通而從不活動模式切換至低性能模式，因其相對高的阻抗而導致一低的湧入電流。

然而，從低性能模式切換至高性能模式可使用較高寬度的裝置16而相對快速地執行，且因為電軌(rail)已經在VSS處，所以湧入電流並非問題。

電力閘控制電路12回應LP模式接腳，其係為低性能或低電力模式接腳。回應於一低性能請求，控制訊號B接通窄的腳部裝置16，且控制訊號A關閉較寬的腳部裝置14。在此安排中，記憶體的驅動能力將降低，且其將進入具有一較低的操作頻率的一低電力模式。

若記憶體10欲從此低性能模式進入一高性能模式，則腳部裝置14被接通且記憶體可接著操作於較高性能模式中。如早先所述，當虛擬VSS已經在接近接地的一電壓處時，從低性能切換至高性能模式可執行得相當快速，且因此裝置14的切換將不會產生一大的湧入電流，且虛擬VSS可相對地快速被下拉些微接近接地。

若記憶體裝置10進入一不活動模式，則兩組電晶體被關閉且虛擬VSS線浮接。

第2a圖顯示與控制第1圖的電路相關聯的一時間圖。初始，電力模式控制訊號A被下拉至低位準，其關閉較寬的電晶體14。於此時點，低電力模式控制訊號B為高位準，且因此窄的電晶體16係為接通且系統可由cyc1及cyc3顯示的一低頻率操作。系統接著進入一不活動模式，且回應於一CEN訊號，控制訊號B降至低位準且開關14及16兩者被關閉且虛擬VSS浮接。

CEN接著降至低位準，表明將離開不活動狀態，且系統首先藉由使控制訊號B進入高位準而切換至低電力模式。此舉將窄的電晶體16接通，且因為此等開關具有相對高的阻抗，所以湧入電流受限且記憶體操作於低性能模式中。因此，從不活動模式切換至低性能模式無須具有時間控制。若接著切換至高電力模式(未顯示)，則控制訊號A將升至高位準且較寬的電晶體14將接通，而提供接至記憶體10的一低阻抗連接，允許大的電流流經且執行高頻率操作。從低電力模式切換至高電力模式並不會產生大的湧入電流，因為虛擬低電壓軌已經接近VSS。

應注意此處所顯示的時脈頻率係為低性能模式的時脈頻率，其係為慢的。高性能模式將具有一較高的時脈頻率。

應注意具有寬度X的裝置16的尺寸決定啟動時間及性能兩者。第2b圖非常示意性地顯示此一取捨。因此，一般而言，如由實線顯示，當腳部裝置尺寸增加，記憶體的性能隨之增加。然而，如由虛線顯示，當腳部裝置尺寸增加，啟動時間減少。儘管此處並未顯示，隨著腳部裝置的尺寸增加，漏電流亦增加。在低性能模式中使用窄的腳部裝置意味著其較低性能及啟動時間在此模式中係為可接受的，且其降低的漏電流係為一顯然的優點。

第3圖顯示根據本發明的一實施例的一積體電路30。積體電路30具有數個半導體裝置40、42及44，其藉由一高電壓值VDD及一低電壓軌VSS之間的一電壓差供電。半導體裝置40無法進入一不活動或低性能狀態，但其僅連接於低及高電力軌之間，且因此將總是由VDD及VSS之間的一電壓差供電。

然而，半導體裝置42及44被安排於虛擬電力軌VSS及高電力軌VDD之間。其藉由控制兩組電晶體的電力控制電路12控制：由控制訊號A控制的第一組14及由控制訊號B控制的第二組16。由控制訊號A控制的第一組電晶體係為具有低的臨界電壓的電晶體，而由控制訊號B控制的電晶體係為具有一較高臨界電壓的電晶體。因此，當裝置42及44係操作於一低性能模式中時，電晶體14被關閉且電晶體16被接通。在此模式中，歸因於裝置16的高的臨界電壓，裝置42、44以一較低的操作頻率操作，且具有一降低的漏電壓。若裝置42及44欲進入一高性能模式，則控制訊號A被拉起(asserted)且低的臨界電壓電晶體14被接通。此等可提供更多的電流，但亦允許一較高的漏電流流經。因此，在此等裝置接通的情況下，裝置42及44的操作頻率可增加，但亦增加漏電流。

若裝置42及44欲進入不活動模式，則兩者訊號A及B被下拉(de-asserted)且裝置14及16被關閉。此舉允許虛擬VSS電軌浮接且裝置42及44不再被供電。

第4圖顯示一積體電路30的一替代實施例。在此實施例中，半導體裝置44藉由控制訊號A及B控制，如同第3圖中的半導體裝置44。然而，半導體裝置46僅由控制訊號B控制。半導體裝置46並非在積體電路30中的一關鍵路徑上，且因此，永不需要操作於一高性能模式中。因此，在此裝置中，寬的電晶體14被約束於一關閉狀態且永不可被接通。因此，半導體裝置46回應於來自電力控制電路52的控制訊號B而被供電。當欲接通裝置46時，電力控制訊號B被拉起，且當裝置欲進入不活動模式時，電力控制訊號B被下拉。因此，此裝置的電壓供應僅藉由電晶體16控制，電晶體14係為永久關閉的。

第5圖顯示根據本發明的一實施例，設計一半導體裝置的方法中的步驟。初始，提供用於處理資料的至少一個半導體裝置，且接著提供多個開關裝置於至少一個半導體裝置及高或低電壓來源之間。第一組的開關裝置係為高臨界裝置，且第二組係為低臨界電壓裝置。接著提供用於控制開關裝置的一控制裝置，且其決定裝置是否在一關鍵路徑上。若裝置在一關鍵路徑上，則安排控制裝置彼此獨立地控制第一及第二組開關。完成此步驟，使得在關鍵路徑上的裝置可進入所有開關均被接通的一高性能操作模式、所有開關均被關閉的一不活動模式及僅高臨界電壓開關裝置被接通的一低性能操作模式。

若決定半導體裝置並非在一關鍵路徑上，則安排控制裝置僅控制第一組開關，且第二組開關保持永久斷開。此舉防止此半導體裝置永不在高性能模式中，但此係可接受的，因其並非在一關鍵路徑上。

此方法接著決定積體電路是否需要另一半導體裝置。若確實需要，則重複此方法的步驟，若不需要，則設計完成。

應瞭解此方法可藉由一電腦程式執行，且因此此一系統的設計可自動地執行，且可提供可操作為高性能裝置、低性能裝置或不活動裝置或上述的一子集的裝置。

第6圖顯示根據本發明的一實施例，選擇一半導體裝置的一操作性能模式的方法。

選擇操作性能模式。若其選擇為高性能模式，則所有開關被接通。

若其為低性能模式，則第二開關的開關被關閉且第一組的開關被接通或維持接通。此舉導致流至裝置的電流及其漏電流被降低。

若選擇一不活動模式，則第一及第二組開關被關閉，且裝置不再被供電。

儘管此處已經參照隨附圖式詳細說明本發明的圖示性實施例，應瞭解本發明並非限於此等精確實施例，且可由技藝人士作成各種改變及修改而不悖離由隨附申請專利範圍所界定的本發明的範疇及精神。舉例而言，以下附屬請求項的特徵可與獨立請求項的特徵作成各種結合，而不悖離本發明的範疇。

10．．．記憶體裝置

12．．．電力閘控制電路

14．．．第一組

16．．．第二組

30．．．積體電路

40．．．半導體裝置

42．．．半導體裝置

44．．．半導體裝置

46．．．半導體裝置

52．．．電力控制電路

第1圖顯示根據本發明的一實施例具有電力控制電路的一記憶體裝置；

第2a圖顯示一時間圖，圖示第1圖的記憶體電路以不同性能操作模式操作；

第2b圖以腳部裝置的尺寸取捨啟動時間及性能；

第3圖顯示根據本發明的一實施例的一積體電路；

第4圖顯示根據本發明的一另一實施例的一積體電路；

第5圖顯示一流程圖，圖示根據本發明的一實施例的一種設計一積體電路的方法的步驟；及

第6圖深入示意顯示一種在根據本發明的一實施例的一積體電路中，選擇一半導體裝置的一操作模式的方法。

10．．．記憶體裝置

12．．．電力閘控制電路

14．．．第一組

16．．．第二組

Claims

一種積體電路，包含：一半導體裝置，用於處理資料；一電力來源，用於對該半導體裝置供電，該電力來源包含兩個電壓來源：用於供應一高電壓位準的一高電壓來源及用於供應一低電壓位準的一低電壓來源；多個開關裝置，該多個開關裝置安排於該等兩個電壓來源之至少一者及該半導體裝置之間；一控制裝置，該控制裝置用於控制一第一組的該多個開關裝置，以將該等兩個電壓來源之一者連接至該半導體裝置，該控制裝置並用於控制一第二組的該多個開關裝置，以將該等兩個電壓來源之該一者連接至該半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者的情況，該半導體裝置以較低的一性能操作；其中該積體電路經配置成操作於以下三種模式之一者：一不活動模式，其中該半導體裝置與該等電壓來源之至少一者隔離開；一低性能模式，其中該半導體裝置係藉由該第一組開關裝置連接至該等高及低電壓來源之該一者，且該半導體裝置由一第一頻率時控；及一高性能模式，其中該半導體裝置係藉由至少該第二組開關裝置連接至該等高及低電壓來源之該一者，且該半導體裝置由一第二頻率時控，其中該第二頻率高於該第一頻率。
如申請專利範圍第1項之積體電路，其中該第一組的該多個開關裝置中所包含的至少某些開關裝置，具有比該第二組開關裝置中的開關裝置更高的一臨界電壓。
如申請專利範圍第1項之積體電路，其中該多個開關裝置包含電晶體，該第一組開關裝置的至少某些該等電晶體具有比該第二組開關裝置的至少某些該等電晶體較低的一閘極寬度。
如申請專利範圍第1項之積體電路，其中在該高性能模式中，該半導體裝置係藉由所有該多個開關連接至該等高及低電壓來源之該一者。
如申請專利範圍第1項之積體電路，其中該半導體裝置包含一半導體記憶體裝置。
如申請專利範圍第1項之積體電路，包含一另一半導體裝置，該另一半導體裝置藉由包含一第一組及第二組開關裝置的多個開關裝置連接至該等高及低電壓來源之該一者，其中該另一半導體裝置經配置使得該第二組開關裝置被配置成永久斷開，使得該另一半導體裝置被配置成操作於一不活動模式或一低性能模式任一者中，其中在該不活動模式中，所有該多個開關裝置係為斷開且該另一半導體裝置與該等高及低電壓來源之該一者隔離開，而在該低性能模式中，該第一組的該多個開關裝置將該至少一個另一半導體裝置連接至該等高及低電壓來源之該一者。
一種設計一積體電路的方法，包含以下步驟：提供用於處理資料的至少一個半導體裝置，該至少一個半導體裝置由一高電壓來源及一低電壓來源供電；提供多個開關裝置於該等高及低電壓來源之至少一者及該至少一個半導體裝置之間；提供一控制裝置，該控制裝置用於控制一第一組的該多個開關裝置，以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置，該控制裝置並用於控制一第二組的該多個開關裝置以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該至少一個半導體裝置連接至該等電壓來源之該一者的情況，該至少一個半導體裝置以較低的一性能操作；其中該積體電路經配置成操作於以下三種模式之一者：一不活動模式，其中該半導體裝置與該等電壓來源之至少一者隔離開；一低性能模式，其中該半導體裝置係藉由該第一組開關裝置連接至該等高及低電壓來源之該一者，且該半導體裝置由一較低頻率時控；及一高性能模式，其中該半導體裝置係藉由至少該第二組開關裝置連接至該等高及低電壓來源之該一者，且該半導體裝置由一較高頻率時控，其中該較高頻率高於該較低頻率。
如申請專利範圍第7項之設計一積體電路的方法，進一步包含以下步驟：決定該至少一個半導體裝置在該積體電路中並非在一關鍵路徑上，且配置該控制裝置以將該第二組開關控制為永久斷開，使得該至少一個半導體裝置被配置成操作於以下任一者模式中：一不活動模式，其中該至少一個半導體裝置與該等高及低電壓來源之該至少一者隔離開；及一低性能模式，其中該至少一個半導體裝置係藉由該第一組開關連接至該等高及低電壓來源之該至少一者。
如申請專利範圍第8項之方法，其中該半導體裝置包含一記憶體裝置。
一種載有一電腦程式的非暫態電腦可讀取儲存媒體，該電腦程式經配置成導致一電腦系統執行如申請專利範圍第7項之設計一積體電路的方法。
一種控制用於處理資料的一半導體裝置的一操作模式的方法，該方法包含以下步驟：藉由將該半導體裝置透過多個開關裝置連接至一電壓來源，並由一第一頻率時控該半導體裝置，而初始一高性能模式；藉由將該半導體裝置透過該多個開關裝置的一支組連接至該電壓來源，而初始一低性能模式，該支組包含當接通時具有比不在該支組中的至少某些該多個開關裝置更高的一阻抗的開關裝置，並由一第二頻率時控該半導體裝置，該第二頻率低於該第一頻率；以及藉由該多個開關裝置將該半導體裝置與該電壓來源隔離開，而初始一不活動模式。
一種積體電路，包含：一半導體裝置，用於處理資料；一電力來源，用於對該半導體裝置供電，該電力來源包含兩個電壓來源：用於供應一高電壓位準的一高電壓來源及用於供應一低電壓位準的一低電壓來源；多個開關裝置，該多個開關裝置安排於該等兩個電壓來源之至少一者及該半導體裝置之間；一控制裝置，該控制裝置用於控制一第一組的該多個開關裝置，以將該等兩個電壓來源之一者連接至該半導體裝置，該控制裝置並用於控制一第二組的該多個開關裝置，以將該等兩個電壓來源之該一者連接至該半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該半導體裝置連接至該等兩個電壓來源之該一者的情況，該半導體裝置以較低的一性能操作；以及一另一半導體裝置，該另一半導體裝置藉由包含一第一組及第二組開關裝置的多個開關裝置連接至該等高及低電壓來源之該一者，其中該另一半導體裝置經配置使得該第二組開關裝置被配置成永久斷開，使得該另一半導體裝置被配置成操作於一不活動模式或一低性能模式任一者中，其中在該不活動模式中，所有該多個開關裝置係為斷開且該另一半導體裝置與該等高及低電壓來源之該一者隔離開，而在該低性能模式中，該第一組的該多個開關裝置將該至少一個另一半導體裝置連接至該等高及低電壓來源之該一者。
一種設計一積體電路的方法，包含以下步驟：提供用於處理資料的至少一個半導體裝置，該至少一個半導體裝置由一高電壓來源及一低電壓來源供電；提供多個開關裝置於該等高及低電壓來源之至少一者及該至少一個半導體裝置之間；提供一控制裝置，該控制裝置用於控制一第一組的該多個開關裝置，以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置，該控制裝置並用於控制一第二組的該多個開關裝置以將該等高及低電壓來源之該至少一者連接至該至少一個半導體裝置；其中至少某些該第一組的該多個開關裝置當閉合且提供一連接時具有比至少某些該第二組的該多個開關裝置更高的一阻抗，使得當該第一組的該多個開關裝置將該半導體裝置連接至該等電壓來源之該一者時，相較於由該第二組的該多個開關裝置將該至少一個半導體裝置連接至該等電壓來源之該一者的情況，該至少一個半導體裝置以較低的一性能操作；以及決定該至少一個半導體裝置在該積體電路中並非在一關鍵路徑上，且配置該控制裝置以將該第二組開關控制為永久斷開，使得該至少一個半導體裝置被配置成操作於以下任一者模式中：一不活動模式，其中該至少一個半導體裝置與該等高及低電壓來源之該至少一者隔離開；及一低性能模式，其中該至少一個半導體裝置係藉由該第一組開關連接至該等高及低電壓來源之該至少一者。