CN117792013A - 零待机电路和驱动芯片 - Google Patents

Abstract

本申请提供一种零待机电路和驱动芯片，包括电流镜电路、主开关管、第一开关电路及第二开关电路；电流镜电路与第一开关电路、第二开关电路连接，第一开关电路的控制端和第二开关电路的控制端用于接收外部输入信号，在外部输入信号的控制下控制电流镜电路的电流路径导通或断开；电流镜电路的输出端连接主开关管的控制端，主开关管的第一端连接电源端；电流镜电路在外部输入信号为第二电压时，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。本申请通过外部输入信号的控制及电流镜的设计，即可实现一个端口控制芯片的内部电路进入休眠模式，实现电路的零功耗，且无需额外增加端口控制。

Description

零待机电路和驱动芯片

技术领域

本申请涉及电子电路技术领域，尤其涉及一种零待机电路和驱动芯片。

背景技术

在电器设备中，功耗管理是一个重要的设计考虑因素，为了节约功耗，设备需要在不影响性能的同时尽量减少能源消耗。通常设计为长时间未接收到用户操作的情况下，会进入低功耗模式，在低功耗模式中控制芯片会进入休眠状态，以降低功耗。

通过芯片端口输入off电平使系统进入休眠待机的状态，但与其连接的模拟芯片是接收控制芯片的信号进行工作的，往往控制芯片进入休眠后，模拟芯片由于不知道上位机状态而持续耗能。例如IPM功率模块，将栅极驱动器和功率管进行合封，由于IPM模块仅具有信号通道而没有耗能关闭端口，故在控制芯片进入休眠后，IPM功率模块仍会持续消耗电能。

为了解决这个问题，目前在芯片引脚较少的情况下，一般采用增加额外的端口，去控制芯片彻底进入休眠状态，但会增加额外的电路控制，且还会增加成本。

发明内容

本申请提供一种零待机电路和驱动芯片，用以解决现有技术中芯片引脚少且无法额外增加端口，控制电路进入休眠模式后模拟芯片仍会持续耗能的问题。

一方面，本申请提供一种零待机电路，包括电流镜电路、主开关管、第一开关电路及第二开关电路；

电流镜电路与第一开关电路、第二开关电路连接，第一开关电路的控制端和第二开关电路的控制端用于接收外部输入信号，在外部输入信号的控制下控制电流镜电路的电流路径导通或断开；

电流镜电路的输出端连接主开关管的控制端，主开关管的第一端连接电源端；

电流镜电路在外部输入信号为第二电压时，控制主开关管断开，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。

在其中一个实施例中，电流镜电路在外部输入信号为第一电压时，控制主开关管闭合，使电源端与芯片的内部电路接通，芯片的内部电路退出休眠模式；其中，第一电压大于第二电压。

在其中一个实施例中，电流镜电路包括第一P型开关管和第二P型开关管；

第一P型开关管的第一端与电源端连接，第一P型开关管的控制端连接第二P型开关管的控制端，第一P型开关管的控制端连接第一P型开关管的第二端，第一P型开关管的第二端连接第一开关电路的第一端；

第二P型开关管的第一端与电源端连接，第二P型开关管的第二端连接第二开关电路的第一端；

第一开关电路和第二开关电路的第二端接地。

在其中一个实施例中，第一开关电路包括第一N型开关管，第二开关电路包括第二N型开关管；

第一P型开关管的第二端连接第一N型开关管的第一端，第一N型开关管的第二端接地；第一N型开关管的控制端和第二N型开关管的控制端均用于接收外部输入信号；

第二P型开关管的第二端连接第二N型开关管的第一端，第二N型开关管的第二端接地。

在其中一个实施例中，零待机电路还包括第四电阻；

第四电阻的第一端连接第二P型开关管的第一端，第四电阻的第二端连接第二P型开关管的第二端。

在其中一个实施例中，第一开关电路包括第三N型开关管，第二开关电路包括第四N型开关管；

第一P型开关管的第二端连接第三N型开关管的第一端，第三N型开关管的第二端接地；

第二P型开关管的第二端连接第四N型开关管的第一端，第四N型开关管的第二端接地；

第三N型开关管的控制端和第四N型开关管的控制端均与主开关管的第二端连接。

在其中一个实施例中，零待机电路还包括第五N型开关管；

第五N型开关管的控制端连接主开关管的第二端，第五N型开关管的第一端连接第一开关电路和第二开关电路的控制端，第五N型开关管的第二端接地；

主开关管的导通和断开状态控制第五N型开关管，使第五N型开关管接通或者断开。

在其中一个实施例中，零待机电路还包括：内部电源和内部电路；

内部电源的第一端与主开关管的第二端连接，内部电源的第二端与芯片的内部电路连接；

内部电源用于为内部电路提供稳定电压，内部电源通过主开关管的导通或关断控制内部电路的供电状态。

在其中一个实施例中，内部电路包括定时器电路；

定时器电路的供电端与内部电源连接，定时器电路的输出端连接第五N型开关管、第一开关电路和第二开关电路，定时器电路的第三端还用于接收外部输入信号；

在主开关管导通时定时器电路接通电源端，使电源端与芯片的内部电路接通，芯片的内部电路退出休眠模式；

在主开关管断开时定时器电路的输入端在预设时间内未接收到第一电压时控制第一开关电路、第二开关电路的状态，使电流镜电路的电流路径断开，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。

在其中一个实施例中，在主开关管断开时定时器电路内部计时器工作；

在计时器结束计时时定时器电路的输入端没有接收到第一电压时控制第一开关电路的状态和第二开关电路的状态，使主开关管与芯片内部电路断开；

在计时器结束计时时定时器电路的输入端接收到第一电压时控制第一开关电路的状态和第二开关电路的状态，使主开关管与芯片内部电路导通。

在其中一个实施例中，第一P型开关管和第二P型开关管同规格。

另一方面，本申请还提供一种驱动芯片，包括上述的零待机电路。

本申请提供的零待机电路，包括电流镜电路、主开关管、第一开关电路及第二开关电路；电流镜电路与第一开关电路、第二开关电路连接，第一开关电路的控制端和第二开关电路的控制端用于接收外部输入信号，在外部输入信号的控制下控制电流镜电路的电流路径导通或断开；电流镜电路的输出端连接主开关管的控制端，主开关管的第一端连接电源端；电流镜电路在外部输入信号为第二电压时，控制主开关管断开，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。与现有技术相比，本申请通过外部输入信号的控制及电流镜的设计，即可实现一个端口控制芯片的内部电路进入休眠模式，实现电路的零功耗，且无需额外增加端口控制。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请一实施例提供的零待机电路的结构示意图；

图2为本申请一实施例提供的零待机电路的结构示意图；

图3为本申请另一实施例提供的零待机电路的结构示意图；

图4为本申请另一实施例提供的零待机电路的结构示意图。

附图标记说明：

101、电流镜电路；102、主开关管；103、第一开关电路；104、第二开关电路；VCC、电源端；MP1、第一P型开关管；MP2、第二P型开关管；MN1、第一N型开关管；MN2、第二N型开关管；MN3、第三N型开关管；MN4、第四N型开关管；MN5、第五N型开关管。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

为了降低功耗，控制芯片进入休眠模式时，一些芯片的内部电路由于无法知道上位机的状态而无法休眠，会持续消耗能量，现有技术中常常通过增加额外的端口去控制内部电路的开关机，这样需要增加额外的电路控制，增加成本。

鉴于此，本申请提供一种零待机电路，包括电流镜电路、主开关管、第一开关电路及第二开关电路。

电流镜电路与第一开关电路、第二开关电路连接，第一开关电路的控制端和第二开关电路的控制端用于接收外部输入信号，在外部输入信号的控制下控制电流镜电路的电流路径导通或断开。

电流镜电路的输出端连接主开关管的控制端，主开关管的第一端连接电源端。

电流镜电路在外部输入信号为第二电压时，控制主开关管断开，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。

本申请通过外部输入信号去控制电流镜电路的电流路径，进而去控制主开关管的断开，进而通过外部输入信号直接控制芯片的内部电路进入休眠模式。与现有技术相比，本申请无需增设额外的端口去控制芯片的内部电路，避免资源浪费，且相较于现有技术，整个电路在进入休眠模式时无电流，可以达到零功耗。

在其中一个实施例中，电流镜电路在外部输入信号为第一电压时，控制主开关管闭合，使电源端与芯片的内部电路接通，芯片的内部电路退出休眠模式。其中，第一电压大于第二电压。

如图1所示，图1为本申请一实施例提供的零待机电路，零待机电路包括：电流镜电路101、主开关管102、第一开关电路103及第二开关电路104；其中外部输入信号是从芯片的端口(图中的input)输入。外部输入信号为第一电压时，第一开关电路103和第二开关电路104导通，电流镜电路101的电流路径导通，电流镜电路101的输出端电位V2拉低，此时主开关管102导通，芯片的内部电路供电正常，退出休眠模式；若外部输入信号为第二电压时，第一开关电路103和第二开关电路104断开，此时电流镜电路101的电流路径断开，电流镜电路101的输出端电位被拉高至VCC，此时主开关管102断开，芯片的内部电路进入休眠模式。其中，第一电压大于第二电压。

可选地，第一电压为高电平，第二电压为低电平。

在其中一个实施例中，如图1所示，电流镜电路101包括第一P型开关管MP1和第二P型开关管MP2。

第一P型开关管MP1的第一端与电源端VCC连接，第一P型开关管MP1的控制端连接第二P型开关管MP2的控制端，第一P型开关管MP1的控制端连接第一P型开关管MP1的第二端，第一P型开关管MP1的第二端连接第一开关电路103的第一端。

第二P型开关管MP2的第一端与电源端VCC连接，第二P型开关管MP2的第二端连接第二开关电路104的第一端。

第一开关电路103和第二开关电路104的第二端接地。

在其中一个实施例中，第一开关电路103包括第一N型开关管MN1，第二开关电路104包括第三N型开关管MN3。

第一P型开关管MP1的第二端连接第一N型开关管MN1的第一端，第一N型开关管MN1的第二端接地。

第二P型开关管MP2的第二端连接第三N型开关管MN3的第一端，第三N型开关管MN3的第二端接地。

第一N型开关管MN1的控制端和第三N型开关管MN3的控制端均用于接收外部输入信号。

在其中一个实施例中，第一开关电路103包括第二N型开关管MN2，第二开关电路104包括第四N型开关管MN4。

第一P型开关管MP1的第二端连接第二N型开关管MN2的第一端，第二N型开关管MN2的第二端接地。

第二P型开关管MP2的第二端连接第四N型开关管MN4的第一端，第四N型开关管MN4的第二端接地。

第二N型开关管MN2的控制端和第四N型开关管MN4的控制端均与主开关管102的第二端连接。

在其中一个实施例中，参见图1，零待机电路还包括第五N型开关管MN5。

第五N型开关管MN5的控制端连接主开关管102的第二端，第五N型开关管MN5的第一端连接第一开关电路103和第二开关电路104的控制端，第五N型开关管MN5的第二端接地。

主开关管102的导通和断开状态控制第五N型开关管MN5，使第五N型开关管MN5接通或者断开。

若外部输入信号为第二电压，此时第一N型开关管MN1和第三N型开关管MN3断开，电流镜电路101的电流路径断开，电源端VCC经过第二P型开关管MP2，此时第二P型开关管MP2的输出端V2电位被拉高至VCC，因此主开关管102断开，第二N型开关管MN2、第四N型开关管MN4依然是断开的状态，此时，故主开关管102的第二端不输出电流，芯片的内部电路进入休眠模式。

若外部输入信号为第一电压时，此时第一N型开关管MN1和第三N型开关管MN3导通，第一N型开关管MN1的集电极电位被拉低，第一P型开关管MP1导通，电流镜电路101的电流路径导通，由VCC经第一P型开关管MP1到第一N型开关管MN1的集电极，形成稳定的电流I，第二P型开关管MP2导通，且镜像第一P型开关管MP1的工作电流；第三N型开关管MN3的集电极V2电位被拉低，主开关管102导通，主开关管102的第二端输出镜像电流I。此时第五N型开关管MN5导通，造成第一N型开关管MN1和第三N型开关管MN3的控制端电位拉低，第一N型开关管MN1和第三N型开关管MN3断开，此时第二N型开关管MN2，第四N型开关管MN4导通，故主开关管102的第二端依然输出电流I，此时芯片的内部电路退出休眠模式。其中，第一电压大于第二电压。

与现有技术相比，本申请通过一个端口输入信号即可解决芯片的内部电路的功耗问题，无需增设额外的端口即可控制芯片内部电路的关闭问题，达到进入休眠模式时，整个电路无电流通过，实现零功耗。

在其中一个实施例中，零待机电路还包括第一电阻R1，第一电阻R1的一端连接外部输入信号，另一端连接第一开关电路103和第二开关电路104的控制端。

在其中一个实施例中，零待机电路还包括第二电阻R2，第二电阻R2的一端连接第一P型开关管MP1的第二端，另一端连接第一开关电路103的第一端；用于在第一P型开关管MP1导通时形成稳定的电流。

在其中一个实施例中，零待机电路还包括第三电阻R3，第三电阻R3的一端连接主开关管102的第二端，另一端接地，第三电阻R3为下拉电阻。

在其中一个实施例中，图2为本申请一实施例提供的零待机电路的结构图，如图2所示，零待机电路还包括第四电阻R4。

第四电阻的第一端连接第二P型开关管MP2的第一端，第四电阻的第二端连接第二P型开关管MP2的第二端。

第四电阻R4辅助断开主开关管102，破坏主开关管102控制端的高阻态，即V2处的高阻态，在外部输入信号为第二电压时，辅助断开主开关管102，防止主开关管102误开，使得芯片内部电路关闭，零待机电路进入休眠模式。R4属于非常大阻值的电阻，当相连的MP2，MN3和MN4都断开后，会形成一个三态节点。在三态节点状态下，由于电路噪声或者其他干扰，MP3可能会被意外触发打开，这将导致电路无法进入预期的零功耗状态。因此，加入电阻R4之后，当VMN3和MN4都关闭时，R4会将MP3的门级拉到VCC电位，确保了即使MN3和MN4受到干扰而产生不确定的状态，MP3也不会误开，所以带来更好的电路关断效果。

在其中一个实施例中，图3为本申请一实施例提供的零待机电路的结构示意图，如图3所示，零待机电路还包括：内部电源和内部电路；

内部电源的第一端与主开关管的第二端连接，内部电源的第二端与芯片的内部电路连接；

内部电源用于为内部电路提供稳定电压，内部电源通过主开关管的导通或关断控制内部电路的供电状态。

内部电源负责将输入的电源电压转换成芯片内部电路所需的稳定电压，芯片内部电路如计时器、处理器、存储器等需要稳定电压供电以维持正常工作。通过控制主开关管MP3的通断，内部电源可以切换芯片内部电路的供电状态，从而实现休眠模式(零待机状态)和工作模式的切换。

在其中一个实施例中，如图4所示，图4为本申请一实施例提供的零待机电路的结构示意图，内部电路包括定时器电路。

定时器电路的供电端与内部电源连接，定时器电路的输出端连接第五N型开关管MN5、第一开关电路103和第二开关电路104，定时器电路的第三端还用于接收外部输入信号。

在主开关管102导通时定时器电路接通电源端VCC，定时器电路工作。在主开关管102导通时使电源端VCC与芯片的内部电路接通，芯片的内部电路退出休眠模式。

在主开关管断开时定时器电路的输入端在预设时间内未接收到第一电压时，定时器电路控制第一开关电路、第二开关电路的状态，使电流镜电路的电流路径断开，使电源端与芯片的内部电路断开，芯片的内部电路进入休眠模式。

更具体地，定时器电路内部设有计时器，在主开关管102断开时定时器电路内部计时器工作。在计时器结束计时的时候定时器电路的输入端没有接收到第一电压时控制第一开关电路103的状态和第二开关电路104的状态，使电流镜电路101的电流路径断开，使主开关管102与芯片内部电路断开。使电源端VCC与芯片的内部电路断开，芯片的内部电路进入休眠模式。

在主开关管102断开时定时器电路内部计时器工作。在计时器结束计时的时候定时器电路的输入端接收到第一电压时控制第一开关电路103的状态和第二开关电路104的状态，使电流镜电路101的电流路径导通，继续使主开关管102导通。

在主开关管102导通时，内部电源接通电源端，内部电源为定时器电路供电，定时器电路工作。在主开关管102断开时定时器电路内部计时器工作。

在主开关管102断开时定时器电路内部计时器工作。在计时器结束计时的时候定时器电路的输入端没有接收到第一电压时控制第一开关电路103的状态和第二开关电路104的状态，使电流镜电路101的电流路径断开，使主开关管102与芯片内部电路断开。使电源端VCC与芯片的内部电路断开，芯片的内部电路进入休眠模式。

在主开关管102断开时定时器电路内部计时器工作。在计时器结束计时的时候定时器电路的输入端接收到第一电压时控制第一开关电路103的状态和第二开关电路104的状态，使电流镜电路101的电流路径导通，继续使主开关管102导通。

在一些实施例中，继续参考图4，当外部输入信号为第一电压时，定时器电路开始工作，但当外部信号输入为第二电压时，定时器电路信号触发，若在预设时间内没有收到第一电压时，电路进入休眠模式(零待机状态)，整个电路无耗能。具体地，当外部输入信号为第二电压时，第一N型开关管MN1、第三N型开关管MN3关闭，由于定时器电路也连接外部输入信号，如果输入信号保持在低电平状态，定时器电路将开始计时。如果在预设时间内没有收到新的上升沿信号(即第一电压信号)，即外部输入信号未转为高电平(即第一电压)，定时器电路的输入仍为低电平，则定时器电路的输出将变为低电平，此时会导致第二N型开关管MN2、第四N型开关管MN4、第五N型开关管MN5均处于关闭状态，主开关管102会被第四电阻R4拉高关闭，整个零待机电路将会处于零功耗关闭状态。可选地，在外部输入信号为低电平时，零待机电路进入休眠模式。

当外部输入信号为第一电压时，第一N型开关管MN1、第三N型开关管MN3开启，第一P型开关管MP1通过第二电阻R2形成稳定的工作电流，第二P型开关管MP2镜像第一P型开关管MP1的工作电流，由于第三电阻R3的存在，第五N型开关管MN5是默认断开的，故第三N型开关管MN3开启后将主开关管102置于开启状态，此时定时器电路开始工作，定时器电路的输出也将由低电平转为高电平。由于定时器电路输出为高电平，则会第二N型开关管MN2、第四N型开关管MN4、第五N型开关管MN5开启，同时，第五N型开关管MN5的开启状态则会拉低第一N型开关管MN1、第三N型开关管MN3的控制端电位，导致第一N型开关管MN1、第三N型开关管MN3关闭，但第二N型开关管MN2、第四N型开关管MN4的导通会接替第一N型开关管MN1、第三N型开关管MN3工作，这样输入对于整个电路相当于上升沿触发。可选地，在外部输入信号为高电平时，零待机电路退出休眠模式。其中，第一电压大于第二电压。

如此，本申请可以实现通过一个端口的信号输入去改变整个电路的工作状态，与现有技术相比，在芯片引脚少的情况下，不需要额外增加端口，通过有限的引脚，即可实现让电路自动进入零待机状态，实现零功耗。

在其中一个实施例中，第一P型开关管MP1和第二P型开关管MP2同规格。

另一方面，本申请还提供一种驱动芯片，包括上述的零待机电路。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (10)

1.一种零待机电路，其特征在于，包括电流镜电路、主开关管、第一开关电路及第二开关电路；

所述电流镜电路与所述第一开关电路、所述第二开关电路连接，所述第一开关电路的控制端和所述第二开关电路的控制端用于接收外部输入信号，在所述外部输入信号的控制下控制所述电流镜电路的电流路径导通或断开；

所述电流镜电路的输出端连接所述主开关管的控制端，所述主开关管的第一端连接电源端；

所述电流镜电路在所述外部输入信号为第二电压时，控制所述主开关管断开，使所述电源端与芯片的内部电路断开，所述芯片的内部电路进入休眠模式。

2.根据权利要求1所述的零待机电路，其特征在于，所述电流镜电路包括第一P型开关管和第二P型开关管；

所述第一P型开关管的第一端与所述电源端连接，所述第一P型开关管的控制端连接所述第二P型开关管的控制端，所述第一P型开关管的控制端连接所述第一P型开关管的第二端，所述第一P型开关管的第二端连接所述第一开关电路的第一端；

所述第二P型开关管的第一端与所述电源端连接，所述第二P型开关管的第二端连接所述第二开关电路的第一端；

所述第一开关电路和所述第二开关电路的第二端接地。

3.根据权利要求2所述的零待机电路，其特征在于，所述第一开关电路包括第一N型开关管，所述第二开关电路包括第二N型开关管；

所述第一P型开关管的第二端连接所述第一N型开关管的第一端，所述第一N型开关管的第二端接地；所述第一N型开关管的控制端和所述第二N型开关管的控制端均用于接收所述外部输入信号；

所述第二P型开关管的第二端连接所述第二N型开关管的第一端，所述第二N型开关管的第二端连接所述接地。

4.根据权利要求2所述的零待机电路，其特征在于，所述零待机电路还包括第四电阻；

所述第四电阻的第一端连接所述第二P型开关管的第一端，所述第四电阻的第二端连接所述第二P型开关管的第二端。

5.根据权利要求2所述的零待机电路，其特征在于，第一开关电路包括第三N型开关管，所述第二开关电路包括第四N型开关管；

所述第一P型开关管的第二端连接所述第三N型开关管的第一端，所述第三N型开关管的第二端接地；

所述第二P型开关管的第二端连接所述第四N型开关管的第一端，所述第四N型开关管的第二端接地；

所述第三N型开关管的控制端和所述第四N型开关管的控制端均与所述主开关管的第二端连接。

6.根据权利要求1所述的零待机电路，其特征在于，所述零待机电路还包括第五N型开关管；

所述第五N型开关管的控制端连接所述主开关管的第二端，所述第五N型开关管的第一端连接所述第一开关电路和所述第二开关电路的控制端，所述第五N型开关管的第二端接地；

所述主开关管的导通和断开状态控制所述第五N型开关管，使所述第五N型开关管接通或者断开。

7.根据权利要求1-6任一项所述的零待机电路，其特征在于，所述零待机电路还包括：内部电源和内部电路；

所述内部电源的第一端与所述主开关管的第二端连接，所述内部电源的第二端与芯片的所述内部电路连接；

所述内部电源用于为所述内部电路提供稳定电压，所述内部电源通过所述主开关管的导通或关断控制所述内部电路的供电状态。

8.根据权利要求7所述的零待机电路，其特征在于，所述内部电路包括定时器电路；

所述定时器电路的供电端与所述内部电源连接，所述定时器电路的输出端连接第五N型开关管、所述第一开关电路和所述第二开关电路，所述定时器电路的第三端还用于接收所述外部输入信号；

在所述主开关管导通时所述定时器电路接通电源端，使所述电源端与芯片的内部电路接通，所述芯片的内部电路退出休眠模式；

在所述主开关管断开时所述定时器电路的输入端在预设时间内未接收到第一电压时控制所述第一开关电路、所述第二开关电路的状态，使所述电流镜电路的电流路径断开，使所述电源端与芯片的内部电路断开，所述芯片的内部电路进入休眠模式。

9.根据权利要求8所述的零待机电路，其特征在于，在所述主开关管断开时所述定时器电路内部计时器工作；

在计时器结束计时时所述定时器电路的输入端没有接收到所述第一电压时控制所述第一开关电路的状态和所述第二开关电路的状态，使所述主开关管与芯片内部电路断开；

在计时器结束计时时所述定时器电路的输入端接收到所述第一电压时控制所述第一开关电路的状态和所述第二开关电路的状态，使所述主开关管与芯片内部电路接通。

10.一种驱动芯片，其特征在于，包括如权利要求1-9任一项所述的零待机电路。