CN115001476A - 寄存器、运算单元、芯片、计算设备 - Google Patents

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CN115001476A CN202210829373.4A CN202210829373A CN115001476A CN 115001476 A CN115001476 A CN 115001476A CN 202210829373 A CN202210829373 A CN 202210829373A CN 115001476 A CN115001476 A CN 115001476A
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陈双文
李智
张楠赓
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Abstract

本发明提供一种寄存器。包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号输入端，用于输入一时钟信号；一控制信号输入端，用于输入一控制信号；一数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；一反馈单元，电性连接在所述输出端与所述节点之间；一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述数据传输单元及所述反馈单元；其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。可以将动态电路的工作状态转变为静态电路保持数据，也可以减小动态功耗。

Description

寄存器、运算单元、芯片、计算设备
技术领域
本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的寄存器、运算单元、芯片及计算设备。
背景技术
动态寄存器或静态寄存器在大规模计算设备中应用非常广泛，可作为数字信号的暂存。现有动态寄存器中，所传输的数据通常暂存在构成锁存单元的晶体管所产生的寄生电容中。但是，由于运算频率逐渐提高，动态寄存器中的动态节点存在最小的刷新时间，才能保证正常的工作。因为动态节点需要刷新数据，不能保存，所以存在较大的使用限制，需要工作在较高的频率，待机或者低频时不能使用。而静态寄存器的功耗较动态寄存器大一倍左右。
因此，如何能够实现寄存器在动态和静态工作状态之间转换，并有效降低寄存器的动态功耗实为需要解决的问题。
发明内容
为了解决上述问题，本发明提供一种寄存器，能够实现寄存器在动态和静态之间转换，并有效降低寄存器的动态功耗。
为了实现上述目的，本发明提供一种寄存器，包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号输入端，用于输入一时钟信号；一控制信号输入端，用于输入一控制信号；一数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；一反馈单元，电性连接在所述输出端与所述节点之间；一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述数据传输单元及所述反馈单元；其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。
如上所述的寄存器，其中，所述控制信号致能时，所述状态控制单元打开所述反馈单元，所述寄存器处于所述静态工作状态；所述控制信号禁能时，所述状态控制单元关闭所述反馈单元，所述寄存器处于所述动态工作状态。
如上所述的寄存器，其中，所述状态控制单元包括：一第一时钟脉冲产生单元，用于根据所述时钟信号产生一第一时钟脉冲以及一第二时钟脉冲，且所述第一时钟脉冲与所述第二时钟脉冲之间反相。
如上所述的寄存器，其中，所述状态控制单元包括：一第二时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第三时钟脉冲以及一第四时钟脉冲，且所述第三时钟脉冲与所述第四时钟脉冲之间反相。
如上所述的寄存器，其中，所述第一时钟脉冲产生单元包括一缓冲器。
如上所述的寄存器，其中，所述第一时钟脉冲产生单元包括一反相器。
如上所述的寄存器，其中，所述第二时钟脉冲产生单元进一步包括：一或非门，具有一第一输入端、一第二输入端及一输出端，所述或非门的第一输入端电性连接至所述时钟信号，所述或非门的第二输入端电性连接至所述控制信号；一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述或非门的输出端；其中，所述或非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。
如上所述的寄存器，其中，所述第二时钟脉冲产生单元进一步包括：一与非门，具有一第一输入端、一第二输入端及一输出端，所述与非门的第一输入端电性连接至所述时钟信号，所述与非门的第二输入端电性连接至所述控制信号；一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述与非门的输出端；其中，所述与非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。
如上所述的寄存器，其中，所述数据传输单元包括一传输门。
如上所述的寄存器，其中，所述数据传输单元包括一三态反相器。
如上所述的寄存器，其中，所述数据输出单元包括一反相器。
如上所述的寄存器，其中，所述反馈单元包括一三态反相器。
如上所述的寄存器，其中，所述反馈单元包括串联连接的一反相器以及一传输门。
如上所述的寄存器，其中，所述寄存器还包括一数据保持单元，所述数据保持单元电性连接至所述节点。
如上所述的寄存器，其中，所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
如上所述的寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至一电源，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至一地。
如上所述的寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至一电源，所述PMOS晶体管的栅极端电性连接至所述节点，所述NMOS晶体管的源极端及漏极端电性连接至一地，所述NMOS晶体管的栅极端电性连接至所述节点。
如上所述的寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及栅极端电性连接至一电源，所述PMOS晶体管的漏极端电性连接至所述节点，所述NMOS晶体管的源极端及栅极端电性连接至一地，所述NMOS晶体管的漏极端电性连接至所述节点。
如上所述的寄存器，其中，所述寄存器还包括一电压补偿单元，用于向所述节点提供一补偿电压，且所述电压补偿单元包括一第一端及一第二端，所述第一端电性连接至所述节点，所述第二端电性连接至所述状态控制单元。
如上所述的寄存器，其中，所述补偿电压为一正补偿电压或一负补偿电压。
如上所述的寄存器，其中，所述电压补偿单元包括一PMOS晶体管，所述PMOS晶体管具有一源极端、一漏极端及一栅极端。
如上所述的寄存器，其中，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至所述状态控制单元。
如上所述的寄存器，其中，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至所述状态控制单元。
如上所述的寄存器，其中，所述PMOS晶体管的源极端及漏极端电性连接至所述状态控制单元，所述PMOS晶体管的栅极端电性连接至所述节点。
如上所述的寄存器，其中，所述PMOS晶体管的源极端及漏极端电性连接至所述状态控制单元，所述PMOS晶体管的栅极端电性连接至所述节点。
如上所述的寄存器，其中，所述电压补偿单元包括一NMOS晶体管，所述NMOS晶体管具有一源极端、一漏极端及一栅极端。
如上所述的寄存器，其中，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至所述状态控制单元。
如上所述的寄存器，其中，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至所述状态控制单元。
如上所述的寄存器，其中，所述NMOS晶体管的源极端及漏极端电性连接至所述状态控制单元，所述NMOS晶体管的栅极端电性连接至所述节点。
如上所述的寄存器，其中，所述NMOS晶体管的源极端及漏极端电性连接至所述状态控制单元，所述NMOS晶体管的栅极端电性连接至所述节点。
如上所述的寄存器，其中，所述寄存器还包括一节点电压预置电路，所述节点电压预置电路包括一第一端、一第二端以及一控制端，所述第一端电性连接至所述节点，所述控制端电性连接至一启动信号，所述第二端电性连接至一预置电压。
如上所述的寄存器，其中，所述预置电压为一电源电压或一地电压。
如上所述的寄存器，其中，所述节点电压预置电路包括一PMOS晶体管。
如上所述的寄存器，其中，所述节点电压预置电路包括一NMOS晶体管。
为了实现上述目的，本发明还提供一种寄存器，其特征在于，包括：一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号输入端，用于输入一时钟信号；一控制信号输入端，用于输入一控制信号；一第一数据传输单元、一第二数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述第一数据传输单元与所述第二数据传输单元之间具有一第一节点；所述第二数据传输单元与所述数据输出单元之间具有一第二节点；一第一反馈单元，电性连接在所述输出端与所述第二节点之间；一第二反馈单元，电性连接至所述第一反馈单元并电性连接在所述第一节点与所述第二节点之间；一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述第一数据传输单元、所述第二数据传输单元、所述第一反馈单元及所述第二反馈单元；其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。
如上所述的寄存器，其中，所述控制信号致能时，所述状态控制单元打开所述第一反馈单元以及所述第二反馈单元，所述寄存器处于所述静态工作状态；所述控制信号禁能时，所述状态控制单元关闭所述所述第一反馈单元以及所述第二反馈单元，所述寄存器处于所述动态工作状态。
如上所述的寄存器，其中，所述状态控制单元包括：一第一时钟脉冲产生单元，用于根据所述时钟信号产生一第一时钟脉冲以及一第二时钟脉冲，且所述第一时钟脉冲与所述第二时钟脉冲之间反相。
如上所述的寄存器，其中，所述状态控制单元包括：一第二时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第三时钟脉冲以及一第四时钟脉冲，且所述第三时钟脉冲与所述第四时钟脉冲之间反相。
如上所述的寄存器，其中，所述状态控制单元包括：一第三时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第五时钟脉冲以及一第六时钟脉冲，且所述第五时钟脉冲与所述第六时钟脉冲之间反相。
如上所述的寄存器，其中，所述第三时钟脉冲产生单元包括：一第一反相器，具有一输入端及一输出端，所述第一反相器的输入端电性连接至所述控制信号；一与非门，具有一第一输入端、一第二输入端及一输出端，所述与非门的第一输入端电性连接至所述第一反相器的输出端，所述与非门的第二输入端电性连接至所述时钟信号；一第二反相器，具有一输入端及一输出端，所述第二反相器的输入端电性连接至所述与非门的输出端；其中，所述与非门的输出端用于输出所述第五时钟脉冲，所述第二反相器的输出端用于输出所述第六时钟脉冲。
如上所述的寄存器，其中，所述第一反馈单元和/或所述第二反馈单元包括一三态反相器。
如上所述的寄存器，其中，所述第一反馈单元和/或所述第二反馈单元包括串联连接的一反相器以及一传输门。
如上所述的寄存器，其中，所述寄存器还包括一数据保持单元，所述数据保持单元电性连接至所述第一节点，所述数据保持单元用于辅助存储被锁存在所述第一节点处的数据。
如上所述的寄存器，其中，所述数据保持单元具有一第一端以及一第二端，所述数据保持单元的第一端电性连接至所述第一节点，所述数据保持单元的第二端电性连接至所述第二节点。
如上所述的寄存器，其中，所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
如上所述的寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端电性连接至所述第一节点，所述PMOS晶体管的漏极端电性连接至所述第二节点，所述PMOS晶体管的栅极端电性连接至一电源；所述NMOS晶体管的源极端电性连接至所述第一节点，所述NMOS晶体管的漏极端电性连接至所述第二节点，所述NMOS晶体管的栅极端电性连接至一地。
如上所述的寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述PMOS晶体管的栅极端电性连接至所述第二节点；所述NMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述NMOS晶体管的栅极端电性连接至所述第二节点。为了实现上述目的，本发明还提供一种数据运算单元，包括互联连接的控制电路、运算电路、多个寄存器，所述多个寄存器为串联和/或并联连接；其中，所述多个寄存器为任意一种上述的寄存器。
为了实现上述目的，本发明还提供一种芯片，其中，包括至少一个如上所述的数据运算单元。
为了实现上述目的，本发明还提供一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板包括至少一个如上所述的芯片。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施例寄存器的结构示意图；
图2A为本发明一实施例数据传输单元的电路结构示意图；
图2B为本发明另一实施例数据传输单元的电路结构示意图；
图3A为本发明一实施例反馈单元的电路结构示意图；
图3B为本发明另一实施例反馈单元的电路结构示意图；
图4A为本发明一实施例状态控制单元的电路结构示意图；
图4B为本发明另一实施例状态控制单元的电路结构示意图；
图5A为本发明一实施例数据传输单元的电路结构示意图；
图5B为本发明另一实施例数据传输单元的电路结构示意图；
图6A为本发明一实施例反馈单元的电路结构示意图；
图6B为本发明另一实施例反馈单元的电路结构示意图；
图7为本发明另一实施例寄存器的结构示意图；
图8为本发明一实施例第一数据传输单元的电路结构示意图；
图9为本发明一实施例第二数据传输单元的电路结构示意图；
图10为本发明一实施例第一反馈单元的电路结构示意图；
图11为本发明一实施例第二反馈单元的电路结构示意图；
图12为本发明一实施例状态控制单元的电路结构示意图；
图13A为本发明一实施例寄存器变形例一的电路结构示意图；
图13B为本发明一实施例寄存器变形例二的电路结构示意图；
图13C为本发明一实施例寄存器变形例三的电路结构示意图；
图14A-图14H为本发明一实施例寄存器变形例四的不同电路结构示意图；
图15A为本发明一实施例寄存器变形例五的电路结构示意图；
图15B为本发明一实施例寄存器变形例六的电路结构示意图；
图16A为本发明另一实施例寄存器变形例一的电路结构示意图；
图16B为本发明另一实施例寄存器变形例二的电路结构示意图；
图17A-17E为本发明一拓展例动态D触发器的电路结构示意图；
图18A-18E为本发明又一拓展例动态D触发器的电路结构示意图；
图19A-19C为本发明一拓展例动态锁存器的电路结构示意图；
图20A-20H为本发明又一拓展例动态锁存器的电路结构示意图；
图21A-21D为本发明再一实施例动态锁存器的电路结构示意图；
图22为本发明数据运算单元的结构示意图；
图23为本发明芯片的结构示意图；
图24为本发明算力板的结构示意图；
图25为本发明计算设备的结构示意图。
其中，附图标记：
100：动态D触发器
101：第一锁存单元
102：第二锁存单元
102P1：第一PMOS晶体管
102P2：第PMOS晶体管
102N1：第一NMOS晶体管
102N2：第NMOS晶体管
103：输出驱动单元
104：数据保持单元
104P：PMOS晶体管
104N：NMOS晶体管
200：动态锁存器
201：数据传输单元
202：数据输出单元
203：数据保持单元
203P：PMOS晶体管
203N：NMOS晶体管
204：电压补偿单元
204P：PMOS晶体管
204N：NMOS晶体管
205：节点电压预置电路
205P：PMOS晶体管
205N：NMOS晶体管
300：寄存器
301：数据传输单元
301P、301P1、301P2：PMOS晶体管
301N、301N1、301N2：NMOS晶体管
302：数据输出单元
303：反馈单元
303P、303P1、303P2：PMOS晶体管
303N、303N1、303N2：NMOS晶体管
304：状态控制单元
3041：第一时钟脉冲产生单元
3042：第二时钟脉冲产生单元
NOR：或非门
NAND：与非门
INV1：反相器
305：数据保持单元
305P：PMOS晶体管
305N：NMOS晶体管
306：电压补偿单元
306P：PMOS晶体管
306N：NMOS晶体管
307：节点电压预置电路
307P：PMOS晶体管
307N：NMOS晶体管
400：寄存器
401：第一数据传输单元
401P：PMOS晶体管
401N：NMOS晶体管
402：第二数据传输单元
402P1、402P2：PMOS晶体管
402N1、402N2：NMOS晶体管
403：数据输出单元
404：第一反馈单元
404P1、404P2：PMOS晶体管
404N1、404N2：NMOS晶体管
405：第二反馈单元
405P1、405P2：PMOS晶体管405N1、405N2：NMOS晶体管
406：状态控制单元
4061：第一时钟脉冲产生单元
4062：第二时钟脉冲产生单元
4063：第三时钟脉冲产生单元
NOR：或非门
NAND：与非门
INV1、INV2、INV3：反相器
407：数据保持单元
407：PMOS晶体管
407N：NMOS晶体管
800：数据运算单元
801：控制电路
802：运算电路
900：芯片
901：控制单元
1000：算力板
1100：计算设备
1101：连接板
1102：控制板
1103：散热器
1104：电源板
D：输入端
Q：输出端
CLK：时钟信号输入端
CK：时钟信号
CTL：控制信号输入端
DS：控制信号
ST：启动信号
CKN1：第一时钟脉冲
CKP1：第二时钟脉冲
CKN2：第三时钟脉冲
CKP2：第四时钟脉冲
CKN3：第五时钟脉冲
CKP3：第六时钟脉冲
S：节点
S1：第一节点
S2：第二节点
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
实施例一
图1为本发明一实施例寄存器的结构示意图。如图1所示，本发明的寄存器300包括输入端D、输出端Q、数据传输单元301、数据输出单元302以及反馈单元。其中，输入端D用于输入数据，输出端Q用于输出数据，数据传输单元301及数据输出单元302依次串联连接在输入端D和输出端Q之间，且数据传输单元301与数据输出单元302之间形成节点S，反馈单元303电性连接在输出端Q与节点S之间。其中，寄存器300还包括状态控制单元304，状态控制单元304包括时钟信号输入端CLK、控制信号输入端CTL，并输出第一时钟脉冲CKN1、第二时钟脉冲CKP1、第三时钟脉冲CKN2和第四时钟脉冲CKP2。第一时钟脉冲CKN1和第二时钟脉冲CKP1电性连接至数据传输单元301，第三时钟脉冲CKN2和第四时钟脉冲CKP2电性连接至反馈单元303，且反馈单元303在第三时钟脉冲CKN2和第四时钟脉冲CKP2的控制下打开或关闭。当反馈单元303处于打开状态时，即反馈单元303受时钟信号CK的控制为导通状态或截止不导通状态，导通状态时反馈单元303在第三时钟脉冲CKN2和第四时钟脉冲CKP2的作用下，将输出端Q的数据反馈至节点S，寄存器300为静态寄存器；当反馈单元303处于关闭状态时，即反馈单元303不受时钟信号CK的控制始终为截止不导通状态，寄存器300为动态寄存器。
图2A为本发明一实施例数据传输单元的电路结构示意图。如图2A所示，数据传输单元301可以是传输门结构，数据传输单元301包括并联连接的PMOS晶体管301P以及NMOS晶体管301N，PMOS晶体管301P的栅极端电性连接至第一时钟脉冲CKN1，NMOS晶体管301N的栅极端电性连接至第二时钟脉冲CKP1。
图2B为本发明另一实施例数据传输单元的电路结构示意图。如图2B所示，数据传输单元301可以是三态反相器结构，数据传输单元301包括串联连接在电源VDD和地VSS之间的PMOS晶体管301P1、301P2以及NMOS晶体管301N1、301N2。PMOS晶体管301P1和NMOS晶体管301N2的栅极端电性连接在一起作为数据传输单元301的输入端，PMOS晶体管301P2的栅极端电性连接至第一时钟脉冲CKN1，NMOS晶体管301N1的栅极端电性连接至第二时钟脉冲CKP1。
本发明仅以图2A、图2B所示结构的数据传输单元作为示例，还可以有其他结构形式的数据传输单元，只要能够作为开关元件在时钟脉冲控制下实现导通和截止即可，本发明并不以此为限。
图3A为本发明一实施例反馈单元的电路结构示意图。如图3A所示，反馈单元303可以是三态反相器结构，反馈单元303包括串联连接在电源VDD和地VSS之间的PMOS晶体管303P1、303P2以及NMOS晶体管303N1、303N2。PMOS晶体管303P1和NMOS晶体管303N2的栅极端电性连接在一起作为反馈单元303的输入端，PMOS晶体管303P2的栅极端电性连接至第四时钟脉冲CKP2，NMOS晶体管303N1的栅极端电性连接至第三时钟脉冲CKN2。
本发明中的数据输出单元302可以例如为反相器结构，在此不再详细描述。
图3B为本发明另一实施例反馈单元的电路结构示意图。如图3B所示，反馈单元303可以是串联连接的传输门以及反相器结构，传输门包括并联连接的PMOS晶体管303P以及NMOS晶体管303N，PMOS晶体管303P的栅极端电性连接至第四时钟脉冲CKP2，NMOS晶体管303N的栅极端电性连接至第三时钟脉冲CKN2。
本发明仅以图3A、图3B所示结构的反馈单元作为示例，还可以有其他结构形式的反馈单元，只要能够作为开关元件在时钟脉冲控制下实现导通和截止并对输入的数据进行反相即可实现。
图4A为本发明一实施例状态控制单元的电路结构示意图。如图4A所示，状态控制单元304包括第一时钟脉冲产生单元3041、第二时钟脉冲产生单元3042。其中，第一时钟脉冲产生单元3041由两级串联连接的反相器构成，第一级反相器的输入端电性连接至时钟信号CK，第一级反相器的输出端输出第一时钟脉冲CKN1，第二级反相器的输出端输出第二时钟脉冲CKP1，第一时钟脉冲CKN1与第二时钟脉冲CKP1之间反相。第二时钟脉冲产生单元3042包括串联连接的或非门NOR以及反相器INV1。或非门NOR的一输入端电性连接至时钟信号CK，另一输入端电性连接至控制信号DS，或非门NOR的输出端电性连接至反相器INV1的输入端，且或非门NOR的输出端输出第三时钟脉冲CKN2，反相器INV1的输出端输出第四时钟脉冲CKP2，第三时钟脉冲信号CKN2与第四时钟脉冲信号CKP2之间反相。
图4B为本发明另一实施例状态控制单元的电路结构示意图。如图4B所示，状态控制单元304包括第一时钟脉冲产生单元3041、第二时钟脉冲产生单元3042。其中，第一时钟脉冲产生单元3041由两级串联连接的反相器构成，第一级反相器的输入端电性连接至时钟信号CK，第一级反相器的输出端输出第一时钟脉冲CKN1，第二级反相器的输出端输出第二时钟脉冲CKP1，第一时钟脉冲CKN1与第二时钟脉冲CKP1之间反相。第二时钟脉冲产生单元3042包括串联连接的与非门NAND以及反相器INV1。与非门NAND的一输入端电性连接至时钟信号CK，另一输入端电性连接至控制信号DS，与非门NAND的输出端电性连接至反相器INV1的输入端，且与非门NAND的输出端输出第三时钟脉冲CKN2，反相器INV1的输出端输出第四时钟脉冲CKP2，第三时钟脉冲信号CKN2与第四时钟脉冲信号CKP2之间反相。
具体的工作方式请结合参照图1至-图4A。寄存器300的时钟信号输入端CLK用于向状态控制单元304提供时钟信号CK，控制信号输入端CTL用于向状态控制单元304提供控制信号DS。
当控制信号DS输入为低电平“0”时，控制信号DS致能状态控制单元304，反馈单元303打开，受第三时钟脉冲CKN2和第四时钟脉冲CKP2的控制。此时，第三时钟脉冲CKN2和第四时钟脉冲CKP2处于时钟信号CK的控制状态，第三时钟脉冲CKN2与第一时钟脉冲CKN1同相，第四时钟脉冲CKP2与第二时钟脉冲CKP1同相。当第一时钟脉冲CKN1以及第三时钟脉冲CKN2为低电平时，第二时钟脉冲CKP1以及第四时钟脉冲CKP2为高电平，此时，数据传输单元301导通，反馈单元303截止，数据从输入端D通过数据传输单元301传送至节点S，再通过数据输出单元302传送至输出端Q。当第一时钟脉冲CKN1以及第三时钟脉冲CKN2由低电平转为高电平时，第二时钟脉冲CKP1以及第四时钟脉冲CKP2由高电平转为低电平，此时，数据传输单元301截止，反馈单元303导通，从输入端D通过数据传输单元301传送至节点S的数据被暂存在节点S，由于反馈单元303的导通，节点S处的数据能够被反馈单元303从输出端Q反馈回节点S，节点S实现数据锁存并保持，寄存器300处于静态工作状态，系统可以工作在低频或者待机状态。
当控制信号DS输入为高电平“1”时，控制信号DS禁能状态控制单元304，此时第三时钟脉冲CKN2为“0”，第四时钟脉冲CKP2为“1”，反馈单元303截止，处于关闭状态，寄存器300处于动态工作状态。
为更好的说明上述控制信号，时钟信号以及传输单元和反馈单元的状态，可参见如下表一所示。
表一
DS CK CKN1 CKP1 数据传输单元301 CKN2 CKP2 反馈单元303
1 0 1 0 截止 0 1 截止
1 1 0 1 导通 0 1 截止
0 0 1 0 截止 1 0 导通
0 1 0 1 导通 0 1 截止
图4B所示的实施例中，状态控制单元304当控制信号DS输入为高电平“1”时致能，反馈单元303打开，寄存器300为静态寄存器。当控制信号DS输入为低电平“0”时禁能，反馈单元303关闭，寄存器300为动态工作状态。
图5A为本发明一实施例数据传输单元的电路结构示意图；图5B为本发明另一实施例数据传输单元的电路结构示意图；图6A为本发明一实施例反馈单元的电路结构示意图；图6B为本发明另一实施例反馈单元的电路结构示意图。结合图4B、图5-图6所示，如采用如图4B所示的状态控制单元304，对于图5A的数据传输单元301，PMOS晶体管301P的栅极端电性连接至第二时钟脉冲CKP1，NMOS晶体管301N的栅极端电性连接至第一时钟脉冲CKN1。同样的，如图5B所示的数据传输单元301，PMOS晶体管301P2的栅极端电性连接至第二时钟脉冲CKP1，NMOS晶体管301N1的栅极端电性连接至第一时钟脉冲CKN1。相应的，如图6A所示的反馈单元303，PMOS晶体管303P2的栅极端电性连接至第三时钟脉冲CKN2，NMOS晶体管303N1的栅极端电性连接至第四时钟脉冲CKP2；如图6B所示的反馈单元303，PMOS晶体管303P的栅极端电性连接至第三时钟脉冲CKN2，NMOS晶体管303N的栅极端电性连接至第四时钟脉冲CKP2。
为更好的说明上述控制信号，时钟信号以及传输单元和反馈单元的状态，可参见如下表二所示。
表二
DS CK CKN1 CKP1 数据传输单元301 CKN2 CKP2 反馈单元303
1 0 1 0 导通 1 0 截止
1 1 0 1 截止 0 1 导通
0 0 1 0 导通 1 0 截止
0 1 0 1 截止 1 0 截止
需要说明的是，图4A、图4B所示示例中，仅以两级反相器串联构成的缓冲器作为第一时钟脉冲产生单元为例，第一时钟脉冲产生单元也可以是单级反相器或多级反相器串联形成，本发明并不以此为限。另外，仅以串联连接的或非门及反相器、串联连接的与非门及反相器作为第二时钟脉冲产生单元，第二时钟脉冲产生单元也可以是与非门、反相器以及或非门之间的组合所构成，只要能在控制信号作用下产生如上所述的第三时钟脉冲以及第四时钟脉冲即可，本发明并不以此为限。且，图4A、图4B所示示例中，仅以第三时钟脉冲CKN2与第一时钟脉冲CKN1同相，第四时钟脉冲CKP2与第二时钟脉冲CKP1同相为例，当第三时钟脉冲CKN2与第一时钟脉冲CKN1反相，第四时钟脉冲CKP2与第二时钟脉冲CKP1反相时，数据传输单元301中的第一时钟脉冲CKN1与第二时钟脉冲CKP1进行调换，或者反馈单元303中的第三时钟脉冲CKN2与第四时钟脉冲CKP2进行调换，同样可以实现相同的功能，本发明并不以此为限。
实施例二
图7为本发明另一实施例寄存器的结构示意图。如图7所示，本发明的寄存器400包括输入端D、输出端Q、第一数据传输单元401、第二数据传输单元402以及数据输出单元403。其中，输入端D用于输入数据，输出端Q用于输出数据，第一数据传输单元401、第二数据传输单元402及数据输出单元403依次串联连接在输入端D和输出端Q之间，且第一数据传输单元401与第二数据传输单元402之间形成第一节点S1，第二数据传输单元402与数据输出单元403之间形成第二节点S2。寄存器400还包括第一反馈单元404以及第二反馈单元405，第一反馈单元404电性连接在输出端Q与第二节点S2之间，第二反馈单元405电性连接至第一反馈单元404并电性连接在第一节点S1与第二节点S2之间。其中，寄存器400还包括状态控制单元406，状态控制单元406包括时钟信号输入端CLK、控制信号输入端CTL，并输出第一时钟脉冲CKN1、第二时钟脉冲CKP1、第三时钟脉冲CKN2、第四时钟脉冲CKP2、第五时钟脉冲CKN3和第六时钟脉冲CKP3。第一时钟脉冲CKN1和第二时钟脉冲CKP1电性连接至第一数据传输单元401以及第二数据传输单元402，第三时钟脉冲CKN2和第四时钟脉冲CKP2电性连接至第一反馈单元404，且第一反馈单元404在第三时钟脉冲CKN2和第四时钟脉冲CKP2的控制下打开或关闭，第五时钟脉冲CKN3和第六时钟脉冲CKP3电性连接至第二反馈单元405，且第二反馈单元405在第五时钟脉冲CKN3和第六时钟脉冲CKP3的控制下打开或关闭。当第一反馈单元404和第二反馈单元405处于打开状态时，即第一反馈单元404和第二反馈单元405受时钟信号CK的控制为导通状态或截止不导通状态，导通状态时第一反馈单元404在第二时钟脉冲CKN2和第四时钟脉冲CKP2的作用下，将输出端Q的数据反馈至第二节点S2，导通状态时第二反馈单元405在第五时钟脉冲CKN3和第六时钟脉冲CKP3的作用下，将第二节点S2的数据反馈至第一节点S1，寄存器400为静态寄存器；当第一反馈单元404和第二反馈单元405处于关闭状态时，即第一反馈单元404和第二反馈单元405不受时钟信号CK的控制始终为截止不导通状态，寄存器400为动态寄存器。
图8为本发明一实施例第一数据传输单元的电路结构示意图。如图8所示，第一数据传输单元401可以是传输门结构，第一数据传输单元401包括并联连接的PMOS晶体管401P以及NMOS晶体管401N，PMOS晶体管401P的栅极端电性连接至第二时钟脉冲CKP1，NMOS晶体管401N的栅极端电性连接至第一时钟脉冲CKN1。
图9为本发明一实施例第二数据传输单元的电路结构示意图。如图9所示，第二数据传输单元402可以是三态反相器结构，第二数据传输单元402包括串联连接在电源VDD和地VSS之间的PMOS晶体管402P1、402P2以及NMOS晶体管402N1、402N2。PMOS晶体管402P1和NMOS晶体管402N2的栅极端电性连接在一起作为第二数据传输单元402的输入端，PMOS晶体管402P2的栅极端电性连接至第一时钟脉冲CKN1，NMOS晶体管402N1的栅极端电性连接至第二时钟脉冲CKP1。
本发明中的数据输出单元403可以例如为反相器结构，在此不再详细描述。
图10为本发明一实施例第一反馈单元的电路结构示意图。如图10所示，第一反馈单元404可以是三态反相器结构，第一反馈单元404包括串联连接在电源VDD和地VSS之间的PMOS晶体管404P1、404P2以及NMOS晶体管404N1、404N2。PMOS晶体管404P1和NMOS晶体管404N2的栅极端电性连接在一起作为第一反馈单元404的输入端，PMOS晶体管404P2的栅极端电性连接至第四时钟脉冲CKP2，NMOS晶体管404N1的栅极端电性连接至第三时钟脉冲CKN2。
图11为本发明一实施例第二反馈单元的电路结构示意图。如图11所示，第二反馈单元405可以是三态反相器结构，第二反馈单元405包括串联连接在电源VDD和地VSS之间的PMOS晶体管405P1、405P2以及NMOS晶体管405N1、405N2。PMOS晶体管405P1和NMOS晶体管405N2的栅极端电性连接在一起作为第二反馈单元405的输入端，PMOS晶体管405P2的栅极端电性连接至第五时钟脉冲CKN3，NMOS晶体管405N1的栅极端电性连接至第六时钟脉冲CKP3。
本发明仅以图10、图11所示结构的反馈单元作为示例，还可以是如上所记载串联连接的反相器和传输门结构，反馈单元只要能够作为开关元件在时钟脉冲控制下实现导通和关闭并对输入的数据进行反相即可实现，本发明并不以此为限。
图12为本发明一实施例状态控制单元的电路结构示意图。如图12所示，状态控制单元406包括第一时钟脉冲产生单元4061、第二时钟脉冲产生单元4062以及第三时钟脉冲产生单元4063。其中，第一时钟脉冲产生单元4061以及第二时钟脉冲产生单元4062的结构与图4A所示状态控制单元的结构相同，在此不再进行详细描述。
如图12所示，第三时钟脉冲产生单元4063由反相器INV2、与非门NAND以及反相器INV3串联形成。反相器INV2的输入端电性连接至控制信号DS，输出端电性连接至与非门NAND的一输入端，与非门NAND的另一输入端电性连接至时钟信号CK，与非门NAND的输出端电性连接至反相器INV3的输入端，且与非门NAND的输出端输出第五时钟脉冲CKN3，反相器INV3的输出端输出第六时钟脉冲CKP3，第五时钟脉冲信号CKN3与第六时钟脉冲信号CKP3之间反相。
具体的，如图5-10所示，寄存器400的时钟信号输入端CLK用于向状态控制单元406提供时钟信号CK，控制信号输入端CTL用于向状态控制单元406提供控制信号DS。
当控制信号DS输入为低电平“0”时，控制信号DS致能状态控制单元406，第一反馈单元404打开，受第三时钟脉冲CKN2和第四时钟脉冲CKP2的控制，第二反馈单元405打开，受第五时钟脉冲CKN3和第六时钟脉冲CKP3的控制。此时，第三时钟脉冲CKN2和第四时钟脉冲CKP2处于时钟信号CK的控制状态，第五时钟脉冲CKN3和第六时钟脉冲CKP3同样处于时钟信号CK的控制状态。第三时钟脉冲CKN2与第一时钟脉冲CKN1同相，第四时钟脉冲CKP2与第二时钟脉冲CKP1同相，第五时钟脉冲CKN3也与第一时钟脉冲CKN1同相，第六时钟脉冲CKP3也与第二时钟脉冲CKP1同相。
当第一时钟脉冲CKN1、第三时钟脉冲CKN2以及第五时钟脉冲CKN3为高电平时，第二时钟脉冲CKP1、第四时钟脉冲CKP2以及第六时钟脉冲CKP3为低电平，此时，第一数据传输单元401导通，第二数据传输单元402以及第二反馈单元405截止，从输入端D通过第一数据传输单元401传送至第一节点S1的数据被暂存在第一节点S1。当第一时钟脉冲CKN1、第三时钟脉冲CKN2以及第五时钟脉冲CKN3由高电平转换为低电平时，第二时钟脉冲CKP1、第四时钟脉冲CKP2以及第六时钟脉冲CKP3由低电平转换为高电平，此时，第一数据传输单元401截止，第二数据传输单元402以及第二反馈单元405导通，暂存在第一节点S1处的数据被第二数据传输单元402传输至第二节点S2，并通过第二反馈单元405反馈至第一节点S1，同时，数据输出单元403将数据反相后输出至输出端Q。当第一时钟脉冲CKN1、第三时钟脉冲CKN2以及第五时钟脉冲CKN3由低电平再转换为高电平时，第二时钟脉冲CKP1、第四时钟脉冲CKP2以及第六时钟脉冲CKP3由高电平再转换为低电平，此时，第二数据传输单元402截止，第一反馈单元404导通，暂存在第二节点S2处的数据能够被第一反馈单元404从输出端Q反馈回第二节点S2。由此可见，第一节点S1以及第二节点S2能够实现数据锁存并保持，寄存器400处于静态工作状态，系统可以工作在低频或者待机状态。
当控制信号DS输入为高电平“1”时，控制信号DS禁能状态控制单元406，此时第三时钟脉冲CKN2为“0”，第四时钟脉冲CKP2为“1”，第五时钟脉冲CKN3为“1”，第六时钟脉冲CKP3为“0”，第一反馈单元404以及第二反馈单元405均处于截止，第一节点S1、第二节点S2处于动态状态，寄存器400处于动态工作状态。
为更好的说明上述控制信号，时钟信号以及传输单元和反馈单元的状态，可参见如下表三所示。
表三
Figure BDA0003746713010000201
同样需要说明的是，图12所示示例中，仅以两级反相器串联构成的缓冲器作为第一时钟脉冲产生单元为例，第一时钟脉冲产生单元也可以是单级反相器或多级反相器串联形成，本发明并不以此为限。另外，仅以串联连接的或非门及反相器、串联连接的反相器、与非门及反相器作为第三时钟脉冲产生单元，第二时钟脉冲产生单元或第三时钟脉冲产生单元也可以是与非门、反相器以及或非门之间的组合所构成，只要能在控制信号作用下产生如上所述的时钟脉冲信号即可，本发明并不以此为限。且，图12所示示例中，仅以第三时钟脉冲CKN2与第一时钟脉冲CKN1同相，第四时钟脉冲CKP2与第二时钟脉冲CKP1同相，以及第五时钟脉冲CKN3与第一时钟脉冲CKN1同相，第六时钟脉冲CKP3与第二时钟脉冲CKP1同相为例，当第三时钟脉冲CKN2与第一时钟脉冲CKN1反相，第四时钟脉冲CKP2与第二时钟脉冲CKP1反相，或第五时钟脉冲CKN3与第一时钟脉冲CKN1反相，第六时钟脉冲CKP3与第二时钟脉冲CKP1反相时，需要将第一数据传输单元401、第二数据传输单元402中的第一时钟脉冲CKN1与第二时钟脉冲CKP1进行调换，或者第一反馈单元404中的第三时钟脉冲CKN2与第四时钟脉冲CKP2，或者第二反馈单元405中的第五时钟脉冲CKN3与第六时钟脉冲CKP3进行调换，同样可以实现相同的功能，本发明并不以此为限。
综上，本发明通过在寄存器中设置状态控制单元，可以实现动态寄存器在动态和静态之间转换，当寄存器作为静态寄存器使用时，能够实现数据锁存并保持，系统可以工作在低频或者待机状态。当寄存器作为动态寄存器使用时，系统需要工作在高频状态，刷新节点处的数据，反馈单元所构成的反馈回路不工作，寄存器的动态能耗较小，能有效降低动态寄存器的动态功耗。
变形例
图13A为本发明一实施例寄存器变形例一的电路结构示意图；图13B为本发明一实施例寄存器变形例二的电路结构示意图；图13C为本发明一实施例寄存器变形例三的电路结构示意图。如图13A所示，寄存器300还包括数据保持单元305。数据保持单元305包括PMOS晶体管305P以及NMOS晶体管305N，PMOS晶体管305P以及NMOS晶体管305N分别电性连接至节点S。具体的，PMOS晶体管305P的源极端和漏极端并联连接并电性连接至节点S，PMOS晶体管305P的栅极端电性连接至电源VDD。NMOS晶体管305N的源极端和漏极端并联连接并电性连接至节点S，NMOS晶体管305N的栅极端电性连接至地VSS。
由于数据保持单元305中PMOS晶体管305P的栅极端电性连接至电源VDD，NMOS晶体管305N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管305P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管305N同样处于截止状态。此时，数据保持单元305相当于一电容，用于辅助存储被锁存在节点S处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图13B与图13A所示实施例不同之处在于数据保持单元305中PMOS晶体管305P以及NMOS晶体管305N的具体连接方式不同。如图13B所示，PMOS晶体管305P的源极端和漏极端并联连接并电性连接至电源VDD，PMOS晶体管305P的栅极端电性连接至节点S。NMOS晶体管305N的源极端和漏极端并联连接并电性连接至地VSS，NMOS晶体管305N的栅极端电性连接至节点S。
同样的，数据保持单元305中的PMOS晶体管305P以及NMOS晶体管305N作为电容使用，用于辅助存储被锁存在节点S处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图13C与图13A、图13B所示实施例不同之处在于数据保持单元305中PMOS晶体管305P以及NMOS晶体管305N的连接方式不同。如图13C所示，PMOS晶体管305P的源极端和栅极端并联连接并电性连接至电源VDD，PMOS晶体管305P的漏极端电性连接至节点S。NMOS晶体管305N的源极端和栅极端并联连接并电性连接至地VSS，NMOS晶体管305N的漏极端电性连接至节点S。
图14A-图14H为本发明一实施例寄存器变形例四的不同电路结构示意图。
如图14A所示，寄存器300还包括电压补偿单元306。在本实施例中，电压补偿单元306包括PMOS晶体管306P，且PMOS晶体管306P电性连接至节点S。具体的，PMOS晶体管306P的源极端和漏极端并联连接并电性连接至节点S，PMOS晶体管306P的栅极端电性连接至第二时钟信号CKP1。
结合图1、图5A、图5B以及图14A，在第二时钟信号CKP1由低电平上升至高电平时，数据传输单元301由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元306中PMOS晶体管306P的栅极端电性连接至第二时钟信号CKP1，此时，第二时钟信号CKP1处于上升沿，电压补偿单元306向节点S提供正补偿电压ΔV，节点S处的电压在补偿后应为Vs+ΔV。由此，电压补偿单元306向节点S处提供正补偿电压，能够延长高电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第二时钟信号CKP1由高电平下降至低电平时，数据传输单元301由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，寄存器300处于正常工作状态。
图14B与图14A所示实施例不同之处在于电压补偿单元306中PMOS晶体管306P的具体连接方式不同。如图14B所示，PMOS晶体管306P的源极端和漏极端并联连接并电性连接至节点S，PMOS晶体管306P的栅极端电性连接至第一时钟信号CKN1。
同样的，在第二时钟信号CKP1由低电平上升至高电平时，第一时钟信号CKN1由高电平下降至低电平，数据传输单元301由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元306中PMOS晶体管306P的栅极端电性连接至第一时钟信号CKN1，此时，第一时钟信号CKN1处于下降沿，电压补偿单元306向节点S提供负补偿电压ΔV，节点S处的电压在补偿后应为Vs-ΔV。由此，电压补偿单元306向节点S处提供负补偿电压，能够延长低电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第二时钟信号CKP1由高电平下降至低电平时，第一时钟信号CKN1由低电平上升至高电平，数据传输单元301由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，寄存器300处于正常工作状态。
图14C与图14A所示实施例不同之处在于电压补偿单元306包括NMOS晶体管306N，且NMOS晶体管306N电性连接至节点S。具体的，NMOS晶体管306N的源极端和漏极端并联连接并电性连接至节点S，NMOS晶体管306N的栅极端电性连接至第一时钟信号CKN1。
同样的，在第二时钟信号CKP1由低电平上升至高电平时，第一时钟信号CKN1由高电平下降至低电平，数据传输单元301由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元306中NMOS晶体管306N的栅极端电性连接至第一时钟信号CKN1，此时，第一时钟信号CKN1处于下降沿，电压补偿单元306向节点S提供负补偿电压ΔV，节点S处的电压在补偿后应为Vs-ΔV。由此，电压补偿单元306向节点S处提供负补偿电压，能够延长低电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第二时钟信号CKP1由高电平下降至低电平时，第一时钟信号CKN1由低电平上升至高电平，数据传输单元301由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，寄存器300处于正常工作状态。
图14D与图14C所示实施例不同之处在于电压补偿单元306中NMOS晶体管306N的具体连接方式不同。如图14D所示，NMOS晶体管306N的源极端和漏极端并联连接并电性连接至节点S，NMOS晶体管306N的栅极端电性连接至第二时钟信号CKP1。
同样的，在第二时钟信号CKP1由低电平上升至高电平时，第一时钟信号CKN1由高电平下降至低电平，数据传输单元301由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元306中NMOS晶体管306N的栅极端电性连接至第二时钟信号CKP1，此时，第二时钟信号CKP1处于上升沿，电压补偿单元306向节点S提供正补偿电压ΔV，节点S处的电压在补偿后应为Vs+ΔV。由此，电压补偿单元306向节点S处提供正补偿电压，能够延长高电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第二时钟信号CKP1由高电平下降至低电平时，第一时钟信号CKN1由低电平上升至高电平，数据传输单元301由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，寄存器300处于正常工作状态。
图14E、图14F所示的寄存器分别与图14A、图14B所示的寄存器相对应，区别仅仅在于电压补偿单元306中PMOS晶体管306P的具体连接方式不同。具体可参见附图，在此不再赘述。
图14G、图14H所示的寄存器分别与图14C、图14D所示的寄存器相对应，区别仅仅在于电压补偿单元306中NMOS晶体管306N的具体连接方式不同。具体可参见附图，在此不再赘述。
图15A为本发明一实施例寄存器变形例五的电路结构示意图；图15B为本发明一实施例寄存器变形例六的电路结构示意图。如图15A所示，寄存器300还包括节点电压预置电路307。在本实施例中，节点电压预置电路307包括PMOS晶体管307P，且PMOS晶体管307P电性连接至节点S。具体的，PMOS晶体管307P的源极端电性连接至电源，PMOS晶体管307P的漏极端电性连接至节点S，PMOS晶体管307P的栅极端电性连接至启动信号ST。
具体的，结合图1、图5A、图5B以及图15A，当系统处于待机状态时，启动信号ST为低电平“0”，此时，第二时钟信号CKP1持续为高电平“1”，第一时钟信号CKN1持续为低电平“0”，数据传输单元301处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路307导通，节点S受节点电压预置电路307的驱动，节点S处的电压被上拉到电源电压VDD。当系统处于正常工作状态时，启动信号ST为高电平“1”，节点电压预置电路307关闭，寄存器300执行正常的锁存功能。
图15B与图15A所示实施例不同之处在于节点电压预置电路307包括NMOS晶体管307N，且NMOS晶体管307N电性连接至节点S。具体的，NMOS晶体管307N的源极端电性连接至地，NMOS晶体管307N的漏极端电性连接至节点S，且NMOS晶体管307N的栅极端电性连接至启动信号ST。
具体的，当系统处于待机状态时，启动信号ST为高电平“1”，此时，第二时钟信号CKP1持续为高电平“1”，第一时钟信号CKN1持续为低电平“0”，数据传输单元301处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路307导通，节点S受节点电压预置电路307的驱动，节点S处的电压被下拉到地电压VSS。当系统处于正常工作状态时，启动信号ST为低电平“0”，节点电压预置电路307关闭，寄存器300执行正常的锁存功能。
图16A为本发明另一实施例寄存器变形例一的电路结构示意图；图16B为本发明另一实施例寄存器变形例二的电路结构示意图。如图16A所示，寄存器400还包括数据保持单元407，数据保持单元407电性连接在第一节点S1以及第二节点S2之间。数据保持单元407包括PMOS晶体管407P以及NMOS晶体管407N，PMOS晶体管407P以及NMOS晶体管407N并联连接在第一节点S1与第二节点S2之间。具体的，PMOS晶体管407P的源极端与NMOS晶体管407N的漏极端并联电性连接至第二节点S2，PMOS晶体管407P的漏极端与NMOS晶体管407N的源极端并联电性连接至第一节点S1，PMOS晶体管407P的栅极端电性连接至电源VDD，NMOS晶体管407N的栅极端电性连接至地VSS。
由于数据保持单元407中PMOS晶体管407P的栅极端电性连接至电源VDD，NMOS晶体管407N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管407P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管407N同样处于截止状态。此时，数据保持单元407相当于一电容，用于辅助存储被锁存在第一节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
如图16B所示，图16B所示寄存器400与图16A所示实施例不同之处在于数据保持单元407的结构。如图16B所示，在本实施例中，数据保持单元407包括PMOS晶体管407P以及NMOS晶体管407N，PMOS晶体管407P以及NMOS晶体管407N并联连接在一起，PMOS晶体管407P的源极端电性连接至NMOS晶体管407N的源极端，并电性连接至第一节点S1，PMOS晶体管407P的漏极端电性连接至NMOS晶体管407N的漏极端，并电性连接至第一节点S1，PMOS晶体管407P的栅极端以及NMOS晶体管407N的栅极端连接在一起，并电性连接至第二节点S2。
同样的，数据保持单元407中的PMOS晶体管407P以及NMOS晶体管407N作为电容使用，用于辅助存储被锁存在第一节点S1处以及传输至第二节点S2处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
当然，数据保持单元407也可以采用如图13A、13B、13C所示的电路结构，并仅仅电性连接至第一节点S1。
以上实施例中，均以PMOS晶体管、NMOS晶体管的一种连接方式作为说明，其中，PMOS晶体管、NMOS晶体管中的源极和漏极可以互换，本发明并不以此为限。
拓展例
当然，上述变形例中，均是以本发明可以在动态和静态工作状态之间切换的寄存器300、400为例，当寄存器300、400作为动态寄存器使用时，其反馈单元处于截止状态，不对寄存器的数据传输起到作用，因此，上述变形例中的“数据保持单元”、“电压补偿单元”以及“节点电压预置电路”完全可以应用至普通的动态寄存器中，以实现其所能实现的功能。以下进行详细描述。
图17A-17E为本发明一实施例动态D触发器的电路结构示意图。如图17A所示，动态D触发器100包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、第一锁存单元101、第二锁存单元102、输出驱动单元103以及数据保持单元104。第一锁存单元101、第二锁存单元102以及输出驱动单元103依次串联连接在输入端D和输出端Q之间，第一锁存单元101和第二锁存单元102之间形成第一节点S0，第二锁存单元102和输出驱动单元103之间形成第二节点S1。数据保持单元104电性连接在第一节点SO以及第二节点S1之间。其中，动态D触发器100的输入端D用于从外部向动态D触发器100输入所需要的传输的数据，输出端Q用于从动态D触发器100向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态D触发器100提供时钟控制信号，时钟控制信号包括时钟信号CKP以及时钟信号CKN，以控制第一锁存单元101及第二锁存单元102的导通与关闭。其中，时钟信号CKN与时钟信号CKP为反相时钟信号，且第一锁存单元101及第二锁存单元102不会同时导通或关闭。
具体的，如图17A所示，动态D触发器100的第一锁存单元101为传输门结构，第一锁存单元101包括并联连接的PMOS晶体管以及NMOS晶体管。其中，第一锁存单元101的一端电性连接至输入端D，第一锁存单元101的另一端电性连接至第一节点S0。第一锁存单元101的NMOS晶体管的栅极端电性连接至时钟信号CKN，PMOS晶体管的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，第一锁存单元101的PMOS晶体管与NMOS晶体管均为导通状态，输入端D将所要传输的数据通过第一锁存单元101传送至第一节点S0。当CKP为高电平时，CKN为低电平，第一锁存单元101的PMOS晶体管与NMOS晶体管均为不导通状态，输入端D的数据不能通过第一锁存单元101向第一节点S0进行传送，第一锁存单元101将上一时间周期所传送至第一节点S0的数据进行锁存。在本实施例中，第一锁存单元101以传输门结构进行举例，当然，也可以是其他形式的模拟开关单元，只要能够在时钟信号的控制下实现开关功能即可，本发明并不以此为限。
继续参照图17A所示，动态D触发器100的第二锁存单元102为三态反相器结构，第二锁存单元102包括串联连接在电源VDD以及地VSS之间的第一PMOS晶体管102P1、第二PMOS晶体管102P2、第一NMOS晶体管102N1以及第二NMOS晶体管102N2。其中第一PMOS晶体管102P1和第二NMOS晶体管102N2的栅极端连接在一起，作为第二锁存单元102的输入端，并电性连接至第一节点S0。第二PMOS晶体管102P2和第一NMOS晶体管102N1的漏极端连接在一起，形成第二锁存单元102的输出端，并电性连接至第二节点S1。第一PMOS晶体管102P1的源极端连接到电源VDD，第二NMOS晶体管102N2的源极端连接到地VSS。
在本实施例中，第二PMOS晶体管102P2的栅极端受时钟信号CKN的控制，第一NMOS晶体管102N1的栅极端受时钟信号CKP的控制，作为第二锁存单元102的时钟控制端。当然，也可以是第一PMOS晶体管102P1的栅极端受时钟信号CKN的控制，第二NMOS晶体管102N2的栅极端受时钟信号CKP的控制，第二PMOS晶体管102P2与第一NMOS晶体管102N1的栅极端连接在一起作为第二锁存单元102的输入端。本发明并不以此为限。
具体的，如图17A所示，当CKP为低电平时，CKN为高电平，第二PMOS晶体管102P2与第一NMOS晶体管102N1均为不导通状态，第二锁存单元102呈高阻状态，第一节点S0处的数据不能通过第二锁存单元102向第二节点S1处传输，第一节点S0处的数据被锁存，保持原来的状态，起到数据寄存的作用。
当CKP为高电平时，CKN为低电平，第二PMOS晶体管102P2与第一NMOS晶体管102N1均为导通状态，第二锁存单元102将第一节点S0处所数据的数据反相后向第二节点S1传输，并将数据输出到输出驱动单元103，输出驱动单元103再将数据传输至输出端Q，以改写输出端Q的数据。
如图17A所示，动态D触发器100的输出驱动单元103为反相器结构，将从第二锁存单元102接收的数据再次反相，以形成与输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。
动态D触发器100还包括数据保持单元104。在本实施例中，数据保持单元104包括PMOS晶体管104P以及NMOS晶体管104N，PMOS晶体管104P以及NMOS晶体管104N并联连接在第一节点S0与第二节点S1之间。具体的，PMOS晶体管104P的源极端与NMOS晶体管104N的漏极端并联电性连接至第二节点S1，PMOS晶体管104P的漏极端与NMOS晶体管104N的源极端并联电性连接至第一节点S0，PMOS晶体管104P的栅极端电性连接至电源VDD，NMOS晶体管104N的栅极端电性连接至地VSS。
由于数据保持单元104中PMOS晶体管104P的栅极端电性连接至电源VDD，NMOS晶体管104N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管104P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管104N同样处于截止状态。此时，数据保持单元104相当于一电容，用于辅助存储被锁存在第一节点SO处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图17B所示动态D触发器100与图17A所示实施例不同之处在于数据保持单元104的结构。如图17B所示，在本实施例中，数据保持单元104包括PMOS晶体管104P以及NMOS晶体管104N，PMOS晶体管104P以及NMOS晶体管104N并联连接在一起，PMOS晶体管104P的源极端电性连接至NMOS晶体管104N的源极端，并电性连接至第一节点S0，PMOS晶体管104P的漏极端电性连接至NMOS晶体管104N的漏极端，并电性连接至第一节点S0，PMOS晶体管104P的栅极端以及NMOS晶体管104N的栅极端连接在一起，并电性连接至第二节点S1。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N作为电容使用，用于辅助存储被锁存在第一节点S0处以及传输至第二节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图17C与图17A所示实施例不同之处在于，在本实施例中，数据保持单元104仅仅电性连接至第一节点S0。
如图17C所示，在本实施例中，PMOS晶体管104P的源极端和漏极端并联连接并电性连接至第一节点S0，PMOS晶体管104P的栅极端电性连接至电源VDD。NMOS晶体管104N的源极端和漏极端并联连接并电性连接至第一节点S0，NMOS晶体管104N的栅极端电性连接至地VSS。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N分别作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图17D与图17C所示实施例不同之处在于数据保持单元104的连接方式不同。如图17D所示，在本实施例中，PMOS晶体管104P的源极端和漏极端并联连接并电性连接至电源VDD，PMOS晶体管104P的栅极端电性连接至第一节点S0。NMOS晶体管104N的源极端和漏极端并联连接并电性连接至地VSS，NMOS晶体管104N的栅极端电性连接至第一节点S0。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图17E与图17C、图17D所示实施例不同之处在于数据保持单元104的连接方式不同。如图17E所示，在本实施例中，PMOS晶体管104P的源极端和栅极端并联连接并电性连接至电源VDD，PMOS晶体管104P的漏极端电性连接至第一节点S0。NMOS晶体管104N的源极端和栅极端并联连接并电性连接至地VSS，NMOS晶体管104N的漏极端电性连接至第一节点S0。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图18A-18E为本发明又一实施例动态D触发器的电路结构示意图。如图18A所示，本发明的动态D触发器100包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、第一锁存单元101、第二锁存单元102。第一锁存单元101、第二锁存单元102依次串联连接在输入端D和输出端Q之间。
其中，第一锁存单元101的数据传输单元和数据输出单元之间形成第一节点S0，第二锁存单元102的数据传输单元和数据输出单元之间形成第二节点S1。动态D触发器100的输入端D用于从外部向动态D触发器100输入所需要的传输的数据，输出端Q用于从动态D触发器100向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态D触发器100提供时钟控制信号，时钟控制信号包括时钟信号CKN以及时钟信号CKP，以控制第一锁存单元101及第二锁存单元102的导通与关闭。其中，时钟信号CKN与时钟信号CKP为反相时钟信号，且第一锁存单元101及第二锁存单元102不会同时导通或关闭。
动态D触发器100还包括数据保持单元104。在本实施例中，数据保持单元104包括PMOS晶体管104P以及NMOS晶体管104N，PMOS晶体管104P以及NMOS晶体管104N并联并电性连接在第一节点S0与第二节点S1之间。具体的，PMOS晶体管104P的源极端与NMOS晶体管104N的漏极端并联电性连接至第二节点S1，PMOS晶体管104P的漏极端与NMOS晶体管104N的源极端并联电性连接至第一节点S0，PMOS晶体管104P的栅极端电性连接至电源VDD，NMOS晶体管104N的栅极端电性连接至地VSS。
由于数据保持单元104中PMOS晶体管104P的栅极端电性连接至电源VDD，NMOS晶体管104N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管104P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管104N同样处于截止状态。此时，数据保持单元104相当于一电容，用于辅助存储被锁存在第一节点S0以及传输至第二节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图18B所示动态D触发器100与图18A所示实施例不同之处在于数据保持单元104的结构。如图18B所示，在本实施例中，数据保持单元104包括PMOS晶体管104P以及NMOS晶体管104N，PMOS晶体管104P以及NMOS晶体管104N并联连接在一起，PMOS晶体管104P的源极端电性连接至NMOS晶体管104N的源极端，并电性连接至第一节点S0，PMOS晶体管104P的漏极端电性连接至NMOS晶体管104N的漏极端，并电性连接至第一节点S0，PMOS晶体管104P的栅极端以及NMOS晶体管104N的栅极端连接在一起，并电性连接至第二节点S1。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N作为电容使用，用于辅助存储被锁存在第一节点S0处以及传输至第二节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图18C-图18E与图18A、图18B所示实施例不同之处在于，在本实施例中，数据保持单元104仅仅电性连接至第一节点S0。
同样的，数据保持单元104中的PMOS晶体管104P以及NMOS晶体管104N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图19A-图19C为本发明一拓展例动态锁存器的电路结构示意图。如图19A所示，本发明的200动态锁存器包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、数据传输单元201、数据输出单元202。数据传输单元201、数据输出单元202依次串联连接在输入端D和输出端Q之间，数据传输单元201和数据输出单元202之间形成第一节点S0。其中，动态锁存器200的输入端D用于从外部向动态锁存器200输入所需要的传输的数据，输出端Q用于从动态锁存器200向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态锁存器200提供时钟控制信号，时钟控制信号包括时钟信号CKN以及时钟信号CKP，以控制数据传输单元201的导通与关闭。其中，时钟信号CKN与时钟信号CKP为反相时钟信号，且输出端Q所输出的数据与输入端所输入的数据为反相数据信号。
具体的，如图19A所示，动态锁存器200的数据传输单元201为传输门结构，数据传输单元201包括并联连接的PMOS晶体管以及NMOS晶体管。其中，数据传输单元201的一端电性连接至输入端D，数据传输单元201的另一端电性连接至第一节点S0。数据传输单元201的NMOS晶体管的栅极端电性连接至时钟信号CKN，PMOS晶体管的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为导通状态，输入端D将所要传输的数据通过数据传输单元201传送至第一节点S0。当CKP为高电平时，CKN为低电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为不导通状态，输入端D的数据不能通过数据传输单元201向第一节点S0进行传送，数据传输单元201将上一时间周期所传送至第一节点S0的数据进行锁存。在本实施例中，数据传输单元201以传输门结构进行举例，当然，也可以是其他形式的模拟开关单元，只要能够在时钟信号的控制下实现开关功能即可，本发明并不以此为限。
为了提高传输速度，本发明中的数据传输单元201还可以包括多个PMOS晶体管及多个NMOS晶体管，且多个PMOS晶体管与多个NMOS晶体管分别并联连接。
如图19A所示，本发明中动态锁存器200的数据输出单元202为反相器结构，将从数据传输单元201接收的数据反相并寄存，以形成与输入端D的数据相反相位的数据，并将数据通过输出端Q将数据输出。同时，数据输出单元202还能够提高数据的驱动能力。
动态锁存器200还包括数据保持单元203。在本实施例中，数据保持单元203包括PMOS晶体管203P以及NMOS晶体管203N，PMOS晶体管203P以及NMOS晶体管203N分别电性连接至第一节点S0。具体的，PMOS晶体管203P的源极端和漏极端并联连接并电性连接至第一节点S0，PMOS晶体管203P的栅极端电性连接至电源VDD。NMOS晶体管203N的源极端和漏极端并联连接并电性连接至第一节点S0，NMOS晶体管203N的栅极端电性连接至地VSS。
由于数据保持单元203中PMOS晶体管203P的栅极端电性连接至电源VDD，NMOS晶体管203N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管203P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管203N同样处于截止状态。此时，数据保持单元203相当于一电容，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图19B与图19A所示实施例不同之处在于数据保持单元203中PMOS晶体管203P以及NMOS晶体管203N的具体连接方式不同。如图19B所示，在本实施例中，PMOS晶体管203P的源极端和漏极端并联连接并电性连接至电源VDD，PMOS晶体管203P的栅极端电性连接至第一节点S0。NMOS晶体管203N的源极端和漏极端并联连接并电性连接至地VSS，NMOS晶体管203N的栅极端电性连接至第一节点S0。
同样的，数据保持单元203中的PMOS晶体管203P以及NMOS晶体管203N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图19C与图19A、图19B所示实施例不同之处在于数据保持单元203中PMOS晶体管203P以及NMOS晶体管203N的连接方式不同。如图19C所示，在本实施例中，PMOS晶体管203P的源极端和栅极端并联连接并电性连接至电源VDD，PMOS晶体管203P的漏极端电性连接至第一节点S0。NMOS晶体管203N的源极端和栅极端并联连接并电性连接至地VSS，NMOS晶体管203N的漏极端电性连接至第一节点S0。
同样的，数据保持单元203中的PMOS晶体管203P以及NMOS晶体管203N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图20A一20H为本发明又一实施例动态锁存器的电路结构示意图。如图20A所示，本发明的200动态锁存器包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、数据传输单元201、数据输出单元202。数据传输单元201、数据输出单元202依次串联连接在输入端D和输出端Q之间，数据传输单元201和数据输出单元202之间形成节点S。其中，动态锁存器200的输入端D用于从外部向动态锁存器200输入所需要的传输的第一数据，输出端Q用于从动态锁存器200向外部输出所需要传输的第二数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态锁存器200提供时钟控制信号，时钟控制信号包括第一时钟信号CKP与第二时钟信号CKN，以控制数据传输单元201的导通与关闭。其中，第一时钟信号CKP与第二时钟信号CKN为反相时钟信号，且输出端Q所输出的第二数据与输入端所输入的第一数据为反相数据信号。
一个PMOS管和一个NMOS管并联时可构成一个传输门，其中两管源极相接作为输入端，两管漏极相连作为输出端，两管的栅极作为控制端。具体的，如图20A所示，动态锁存器200的数据传输单元201为传输门结构，数据传输单元201包括并联连接的PMOS晶体管以及NMOS晶体管。其中，数据传输单元201的一端电性连接至输入端D，数据传输单元201的另一端电性连接至节点S。数据传输单元201的NMOS晶体管的栅极端电性连接至第二时钟信号CKN，PMOS晶体管的栅极端电性连接至用于接入第一时钟信号CKP。当第一时钟信号CKP为低电平时，第二时钟信号CKN为高电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为导通状态，输入端D将所要传输的数据通过数据传输单元201传送至节点S。当第一时钟信号CKP为高电平时，第二时钟信号CKN为低电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为不导通状态，输入端D的数据不能通过数据传输单元201向节点S进行传送，数据传输单元201将上一时间周期所传送至节点S的数据进行锁存。在本实施例中，数据传输单元201以传输门结构进行举例，当然，也可以是其他形式的模拟开关单元，例如三态反相器、串联连接的传输门和反相器等，只要能够在时钟信号的控制下实现开关功能即可，本发明并不以此为限。
为了提高传输速度，本发明中的数据传输单元201还可以包括多个PMOS晶体管及多个NMOS晶体管，且多个PMOS晶体管与多个NMOS晶体管分别并联连接。
如图20A所示，本发明中动态锁存器200的数据输出单元202为反相器结构，将从数据传输单元201接收的数据反相并输出，以形成与输入端D的数据相反相位的数据，并将数据通过输出端Q将数据输出。同时，数据输出单元202还能够提高数据的驱动能力。
动态锁存器200还包括电压补偿单元204。在本实施例中，电压补偿单元204包括PMOS晶体管204P，且PMOS晶体管204P电性连接至节点S。具体的，PMOS晶体管204P的源极端和漏极端并联连接并电性连接至节点S，PMOS晶体管204P的栅极端电性连接至第一时钟信号CKP。
在第一时钟信号CKP由低电平上升至高电平时，数据传输单元201由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元204中PMOS晶体管204P的栅极端电性连接至第一时钟信号CKP，此时，第一时钟信号CKP处于上升沿，电压补偿单元204向节点S提供正补偿电压ΔV，节点S处的电压在补偿后应为Vs+ΔV。由此，电压补偿单元204向节点S处提供正补偿电压，能够延长高电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第一时钟信号CKP由高电平下降至低电平时，数据传输单元201由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，动态锁存器200处于正常工作状态。
图20B与图20A所示实施例不同之处在于电压补偿单元204中PMOS晶体管204P的具体连接方式不同。如图20B所示，在本实施例中，PMOS晶体管204P的源极端和漏极端并联连接并电性连接至节点S，PMOS晶体管204P的栅极端电性连接至第二时钟信号CKN。
同样的，在第一时钟信号CKP由低电平上升至高电平时，第二时钟信号CKN由高电平下降至低电平，数据传输单元201由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元204中PMOS晶体管204P的栅极端电性连接至第二时钟信号CKN，此时，第二时钟信号CKN处于下降沿，电压补偿单元204向节点S提供负补偿电压ΔV，节点S处的电压在补偿后应为Vs-ΔV。由此，电压补偿单元204向节点S处提供负补偿电压，能够延长低电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第一时钟信号CKP由高电平下降至低电平时，第二时钟信号CKN由低电平上升至高电平，数据传输单元201由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，动态锁存器200处于正常工作状态。
图20C与图20A所示实施例不同之处在于电压补偿单元204包括NMOS晶体管204N，且NMOS晶体管204N电性连接至节点S。具体的，NMOS晶体管204N的源极端和漏极端并联连接并电性连接至节点S，NMOS晶体管204N的栅极端电性连接至第二时钟信号CKN。
同样的，在第一时钟信号CKP由低电平上升至高电平时，第二时钟信号CKN由高电平下降至低电平，数据传输单元201由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元204中NMOS晶体管204N的栅极端电性连接至第二时钟信号CKN，此时，第二时钟信号CKN处于下降沿，电压补偿单元204向节点S提供负补偿电压ΔV，节点S处的电压在补偿后应为Vs-ΔV。由此，电压补偿单元204向节点S处提供负补偿电压，能够延长低电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第一时钟信号CKP由高电平下降至低电平时，第二时钟信号CKN由低电平上升至高电平，数据传输单元201由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，动态锁存器200处于正常工作状态。
图20D与图20C所示实施例不同之处在于电压补偿单元204中NMOS晶体管204N的具体连接方式不同。如图20D所示，在本实施例中，NMOS晶体管204N的源极端和漏极端并联连接并电性连接至节点S，NMOS晶体管204N的栅极端电性连接至第一时钟信号CKP。
同样的，在第一时钟信号CKP由低电平上升至高电平时，第二时钟信号CKN由高电平下降至低电平，数据传输单元201由导通状态变为关闭状态，从输入端D传输的数据锁存在节点S，此时节点S处的电压为Vs，当锁存的数据为“1”时，Vs与电源电压Vdd相同，当锁存的数据为“0”时，Vs与地电压Vss相同。由于电压补偿单元204中NMOS晶体管204N的栅极端电性连接至第一时钟信号CKP，此时，第一时钟信号CKP处于上升沿，电压补偿单元204向节点S提供正补偿电压ΔV，节点S处的电压在补偿后应为Vs+ΔV。由此，电压补偿单元204向节点S处提供正补偿电压，能够延长高电平数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
在第一时钟信号CKP由高电平下降至低电平时，第二时钟信号CKN由低电平上升至高电平，数据传输单元201由关闭状态变为导通状态，锁存在节点S处的数据将被从输入端D传输的数据所改写，动态锁存器200处于正常工作状态。
图20E、图20F所示的动态锁存器分别与图20A、图20B所示的动态锁存器相对应，区别仅仅在于电压补偿单元204中PMOS晶体管204P的具体连接方式不同。具体可参见附图，在此不再赘述。
图20G、图20H所示的动态锁存器分别与图20C、图20D所示的动态锁存器相对应，区别仅仅在于电压补偿单元204中NMOS晶体管204N的具体连接方式不同。具体可参见附图，在此不再赘述。
图21A-21D为本发明再一实施例动态锁存器的电路结构示意图。如图21A所示，本发明的动态锁存器200包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、数据传输单元201、数据输出单元202。数据传输单元201、数据输出单元202依次串联连接在输入端D和输出端Q之间，数据传输单元201和数据输出单元202之间形成节点S。其中，动态锁存器200的输入端D用于从外部向动态锁存器200输入所需要的传输的数据，输出端Q用于从动态锁存器200向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态锁存器200提供时钟控制信号，时钟控制信号包括第一时钟信号CKP以及第二时钟信号CKN，以控制数据传输单元201的导通与关闭。其中，第一时钟信号CKP与第二时钟信号CKN为反相时钟信号，且输出端Q所输出的数据与输入端所输入的数据为反相数据信号。
具体的，如图21A所示，动态锁存器200的数据传输单元201为传输门结构，数据传输单元201包括并联连接的PMOS晶体管以及NMOS晶体管。其中，数据传输单元201的一端电性连接至输入端D，数据传输单元201的另一端电性连接至节点S。数据传输单元201的NMOS晶体管的栅极端电性连接至第二时钟信号CKN，PMOS晶体管的栅极端电性连接至第一时钟信号CKP。当第一时钟信号CKP为低电平时，第二时钟信号CKN为高电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为导通状态，输入端D将所要传输的数据通过数据传输单元201传送至节点S。当第一时钟信号CKP为高电平时，第二时钟信号CKN为低电平，数据传输单元201的PMOS晶体管与NMOS晶体管均为关闭状态，输入端D的数据不能通过数据传输单元201向节点S进行传送，数据传输单元201关闭，以将上一时间周期所传送至节点S的数据进行锁存。
为了提高传输速度，本发明中的数据传输单元201还可以包括多个PMOS晶体管及多个NMOS晶体管，且多个PMOS晶体管与多个NMOS晶体管分别并联连接。
如图21A所示，本发明中动态锁存器200的数据输出单元202为反相器结构，将从数据传输单元201接收的数据反相并寄存，以形成与输入端D的数据相反相位的数据，并将数据通过输出端Q将数据输出。同时，数据输出单元202还能够提高数据的驱动能力。
动态锁存器200还包括节点电压预置电路205。在本实施例中，节点电压预置电路205包括PMOS晶体管205P，且PMOS晶体管205P电性连接至节点S。具体的，PMOS晶体管205P的源极端电性连接至电源，PMOS晶体管205P的漏极端电性连接至节点S，PMOS晶体管205P的栅极端电性连接至控制信号CTL。
具体的，当系统处于待机状态时，控制信号CTL为低电平“0”，此时，第一时钟信号CKP持续为高电平“1”，第二时钟信号CKN持续为低电平“0”，数据传输单元201处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路205导通，节点S受节点电压预置电路205的驱动，节点S处的电压被上拉到电源电压VDD。当系统处于正常工作状态时，控制信号CTL为高电平“1”，节点电压预置电路205关闭，动态锁存器200执行正常的锁存功能。
图21B与图21A所示实施例不同之处在于节点电压预置电路205包括NMOS晶体管205N，且NMOS晶体管205N电性连接至节点S。具体的，NMOS晶体管205N的源极端电性连接至地，NMOS晶体管205N的漏极端电性连接至节点S，且NMOS晶体管205N的栅极端电性连接至控制信号CTL。
具体的，当系统处于待机状态时，控制信号CTL为高电平“1”，此时，第一时钟信号CKP持续为高电平“1”，第二时钟信号CKN持续为低电平“0”，数据传输单元201处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路205导通，节点S受节点电压预置电路205的驱动，节点S处的电压被下拉到地电压VSS。当系统处于正常工作状态时，控制信号CTL为低电平“0”，节点电压预置电路205关闭，动态锁存器200执行正常的锁存功能。
如图21C所示，本发明的动态锁存器200包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、数据传输单元201、数据输出单元202。数据传输单元201、数据输出单元202依次串联连接在输入端D和输出端Q之间，数据传输单元201和数据输出单元202之间形成节点S。
具体的，如图21C所示，动态锁存器200的数据传输单元201为三态反相器结构，数据传输单元201的时钟控制端分别电性连接至第一时钟信号CKP和第二时钟信号CKN。当第一时钟信号CKP为低电平时，第二时钟信号CKN为高电平，数据传输单元201处于导通状态，输入端D将所要传输的数据通过数据传输单元201传送至节点S。当第一时钟信号CKP为高电平时，第二时钟信号CKN为低电平，数据传输单元201处于关闭状态，输入端D的数据不能通过数据传输单元201向节点S进行传送，数据传输单元201关闭，以将上一时间周期所传送至节点S的数据进行锁存。
动态锁存器200还包括节点电压预置电路205。在本实施例中，节点电压预置电路205包括PMOS晶体管205P，且PMOS晶体管205P电性连接至节点S。具体的，PMOS晶体管205P的源极端电性连接至电源，PMOS晶体管205P的漏极端电性连接至节点S，PMOS晶体管205P的栅极端电性连接至控制信号CTL。
具体的，当系统处于待机状态时，控制信号CTL为低电平“0”，此时，第一时钟信号CKP持续为高电平“1”，第二时钟信号CKN持续为低电平“0”，数据传输单元201处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路205导通，节点S受节点电压预置电路205的驱动，节点S处的电压被上拉到电源电压VDD。当系统处于正常工作状态时，控制信号CTL为高电平“1”，节点电压预置电路205关闭，动态锁存器200执行正常的锁存功能。
与图21C所示实施例不同，图21D所示实施例中，节点电压预置电路205包括NMOS晶体管205N，且NMOS晶体管205N电性连接至节点S。具体的，NMOS晶体管205N的源极端电性连接至地，NMOS晶体管205N的漏极端电性连接至节点S，且NMOS晶体管205N的栅极端电性连接至控制信号CTL。
具体的，当系统处于待机状态时，控制信号CTL为高电平“1”，此时，第一时钟信号CKP持续为高电平“1”，第二时钟信号CKN持续为低电平“0”，数据传输单元201处于关闭状态，节点S处的数据不会随着输入端D的变化而发生变化，另一方面，节点电压预置电路205导通，节点S受节点电压预置电路205的驱动，节点S处的电压被下拉到地电压VSS。当系统处于正常工作状态时，控制信号CTL为低电平“0”，节点电压预置电路205关闭，动态锁存器200执行正常的锁存功能。
本发明还提供一种数据运算单元，图22为本发明数据运算单元的结构示意图。如图22所示，数据运算单元800包括控制电路801、运算电路802以及多个寄存器300或寄存器400，多个寄存器300或多个寄存器400之间串联或并联连接。控制电路801对寄存器300或寄存器400中的数据进行刷新并从寄存器300或寄存器400中读取数据，运算电路802对读取的数据进行运算，再由控制电路801将运算结果输出。
本发明还提供一种芯片，图23为本发明芯片的结构示意图。如图23所示，芯片900包括控制单元901，以及一个或多个数据运算单元800。控制单元901向数据运算单元800输入数据并将数据运算单元800输出的数据进行处理。
本发明还提供一种算力板，图24为本发明算力板的结构示意图。如图24所示，每一个算力板1000上包括一个或多个芯片900，对计算设备下发的工作数据进行大规模运算。
本发明还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图25为本发明计算设备的结构示意图。如图25所示，每一个计算设备1100包括连接板1101、控制板1102、散热器1103、电源板1104，以及一个或多个算力板1000。控制板1102通过连接板1101与算力板1000连接，散热器1103设置在算力板1000的周围。电源板1104用于向连接板1101、控制板1102、散热器1103以及算力板1000提供电源。
需要说明的是，在本发明的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
换言之，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (28)

1.一种寄存器，其特征在于，包括：
一输入端，用于输入一第一数据；
一输出端，用于输出一第二数据；
一时钟信号输入端，用于输入一时钟信号；
一控制信号输入端，用于输入一控制信号；
一数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；
一反馈单元，电性连接在所述输出端与所述节点之间；
一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述数据传输单元及所述反馈单元；
其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。
2.如权利要求1所述的寄存器，其特征在于，所述控制信号致能时，所述状态控制单元打开所述反馈单元，所述寄存器处于所述静态工作状态；所述控制信号禁能时，所述状态控制单元关闭所述反馈单元，所述寄存器处于所述动态工作状态。
3.如权利要求1所述的寄存器，其特征在于，所述状态控制单元包括：
一第一时钟脉冲产生单元，用于根据所述时钟信号产生一第一时钟脉冲以及一第二时钟脉冲，且所述第一时钟脉冲与所述第二时钟脉冲之间反相。
4.如权利要求3所述的寄存器，其特征在于，所述状态控制单元包括：
一第二时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第三时钟脉冲以及一第四时钟脉冲，且所述第三时钟脉冲与所述第四时钟脉冲之间反相。
5.如权利要求3所述的寄存器，其特征在于，所述第一时钟脉冲产生单元包括一缓冲器。
6.如权利要求3所述的寄存器，其特征在于，所述第一时钟脉冲产生单元包括一反相器。
7.如权利要求4所述的寄存器，其特征在于，所述第二时钟脉冲产生单元进一步包括：
一或非门，具有一第一输入端、一第二输入端及一输出端，所述或非门的第一输入端电性连接至所述时钟信号，所述或非门的第二输入端电性连接至所述控制信号；
一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述或非门的输出端；
其中，所述或非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。
8.如权利要求4所述的寄存器，其特征在于，所述第二时钟脉冲产生单元进一步包括：
一与非门，具有一第一输入端、一第二输入端及一输出端，所述与非门的第一输入端电性连接至所述时钟信号，所述与非门的第二输入端电性连接至所述控制信号；
一反相器，具有一输入端及一输出端，所述反相器的输入端电性连接至所述与非门的输出端；
其中，所述与非门的输出端用于输出所述第三时钟脉冲，所述反相器的输出端用于输出所述第四时钟脉冲。
9.如权利要求1所述的寄存器，其特征在于，所述数据传输单元包括一传输门。
10.如权利要求1所述的寄存器，其特征在于，所述数据传输单元包括一三态反相器。
11.如权利要求1所述的寄存器，其特征在于，所述数据输出单元包括一反相器。
12.如权利要求1所述的寄存器，其特征在于，所述反馈单元包括一三态反相器。
13.如权利要求1所述的寄存器，其特征在于，所述反馈单元包括串联连接的一反相器以及一传输门。
14.如权利要求1所述的寄存器，其特征在于，所述寄存器还包括一数据保持单元，所述数据保持单元电性连接至所述节点。
15.如权利要求1所述的寄存器，其特征在于，所述寄存器还包括一电压补偿单元，用于向所述节点提供一补偿电压，且所述电压补偿单元包括一第一端及一第二端，所述第一端电性连接至所述节点，所述第二端电性连接至所述状态控制单元。
16.如权利要求1所述的寄存器，其特征在于，所述寄存器还包括一节点电压预置电路，所述节点电压预置电路包括一第一端、一第二端以及一控制端，所述第一端电性连接至所述节点，所述控制端电性连接至一启动信号，所述第二端电性连接至一预置电压。
17.一种寄存器，其特征在于，包括：
一输入端，用于输入一第一数据；
一输出端，用于输出一第二数据；
一时钟信号输入端，用于输入一时钟信号；
一控制信号输入端，用于输入一控制信号；
一第一数据传输单元、一第二数据传输单元及一数据输出单元串联连接在所述输入端和所述输出端之间，所述第一数据传输单元与所述第二数据传输单元之间具有一第一节点；所述第二数据传输单元与所述数据输出单元之间具有一第二节点；
一第一反馈单元，电性连接在所述输出端与所述第二节点之间；
一第二反馈单元，电性连接至所述第一反馈单元并电性连接在所述第一节点与所述第二节点之间；
一状态控制单元，电性连接至所述时钟信号输入端、所述控制信号输入端、所述第一数据传输单元、所述第二数据传输单元、所述第一反馈单元及所述第二反馈单元；
其中，所述控制信号用于控制所述寄存器处于静态工作状态或动态工作状态。
18.如权利要求17所述的寄存器，其特征在于，所述控制信号致能时，所述状态控制单元打开所述第一反馈单元以及所述第二反馈单元，所述寄存器处于所述静态工作状态；所述控制信号禁能时，所述状态控制单元关闭所述所述第一反馈单元以及所述第二反馈单元，所述寄存器处于所述动态工作状态。
19.如权利要求18所述的寄存器，其特征在于，所述状态控制单元包括：
一第一时钟脉冲产生单元，用于根据所述时钟信号产生一第一时钟脉冲以及一第二时钟脉冲，且所述第一时钟脉冲与所述第二时钟脉冲之间反相。
20.如权利要求19所述的寄存器，其特征在于，所述状态控制单元包括：
一第二时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第三时钟脉冲以及一第四时钟脉冲，且所述第三时钟脉冲与所述第四时钟脉冲之间反相。
21.如权利要求20所述的寄存器，其特征在于，所述状态控制单元包括：
一第三时钟脉冲产生单元，用于根据所述时钟信号及所述控制信号产生一第五时钟脉冲以及一第六时钟脉冲，且所述第五时钟脉冲与所述第六时钟脉冲之间反相。
22.如权利要求21所述的寄存器，其特征在于，所述第三时钟脉冲产生单元包括：
一第一反相器，具有一输入端及一输出端，所述第一反相器的输入端电性连接至所述控制信号；
一与非门，具有一第一输入端、一第二输入端及一输出端，所述与非门的第一输入端电性连接至所述第一反相器的输出端，所述与非门的第二输入端电性连接至所述时钟信号；
一第二反相器，具有一输入端及一输出端，所述第二反相器的输入端电性连接至所述与非门的输出端；
其中，所述与非门的输出端用于输出所述第五时钟脉冲，所述第二反相器的输出端用于输出所述第六时钟脉冲。
23.如权利要求17所述的寄存器，其特征在于，所述第一反馈单元和/或所述第二反馈单元包括一三态反相器。
24.如权利要求17所述的寄存器，其特征在于，所述第一反馈单元和/或所述第二反馈单元包括串联连接的一反相器以及一传输门。
25.如权利要求17所述的寄存器，其特征在于，所述寄存器还包括一数据保持单元，所述数据保持单元具有一第一端以及一第二端，所述数据保持单元的第一端电性连接至所述第一节点，所述数据保持单元的第二端电性连接至所述第二节点。
26.一种数据运算单元，包括互联连接的控制电路、运算电路、多个寄存器，所述多个寄存器为串联和/或并联连接；其特征在于，所述多个寄存器为权利要求1-25中任意一种所述的寄存器。
27.一种芯片，其特征在于，包括至少一个如权利要求26所述的数据运算单元。
28.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于，所述算力板包括至少一个如权利要求27所述的芯片。
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