CN218071463U - 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 - Google Patents
动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 Download PDFInfo
- Publication number
- CN218071463U CN218071463U CN202221817872.3U CN202221817872U CN218071463U CN 218071463 U CN218071463 U CN 218071463U CN 202221817872 U CN202221817872 U CN 202221817872U CN 218071463 U CN218071463 U CN 218071463U
- Authority
- CN
- China
- Prior art keywords
- data
- electrically connected
- dynamic
- node
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004364 calculation method Methods 0.000 title description 3
- 230000005540 biological transmission Effects 0.000 claims abstract description 50
- 238000013500 data storage Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 abstract description 10
- 230000002035 prolonged effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
Abstract
本实用新型提供一种动态锁存器，包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号端，用于提供时钟信号；一数据传输单元，在所述时钟信号控制下传输所述第一数据；一数据输出单元，用于将所述第一数据转换为所述第二数据；所述数据传输单元、所述数据输出单元依次串接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；其中，还包括一数据保持单元，所述数据保持单元电性连接至所述节点。可以有效增加数据的保持时间，提高数据的安全性和正确率。
Description
技术领域
本实用新型涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态锁存器、动态D触发器、数据运算单元、芯片、算力板及计算设备。
背景技术
动态锁存器及动态触发器应用非常广泛，可用做数字信号的寄存。现有动态锁存器及动态触发器中，所传输的数据通常暂存在构成锁存单元的晶体管所产生的寄生电容中。但是，由于运算频率逐渐提高，暂存的数据容易产生动态漏电，导致数据维持时间不够，进而导致数据丢失并降低运算正确率。
因此，如何有效提高动态锁存器或动态触发器中数据的维持时间实为需要解决的问题。
实用新型内容
本实用新型所要解决的技术问题是提供一种动态锁存器及动态D触发器，可以有效增加数据的保持时间，提高数据的安全性和正确率。
为了实现上述目的，本实用新型提供一种动态锁存器，包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号端，用于提供时钟信号；一数据传输单元，在所述时钟信号控制下传输所述第一数据；一数据输出单元，用于将所述第一数据转换为所述第二数据；所述数据传输单元、所述数据输出单元依次串接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；其中，还包括一数据保持单元，所述数据保持单元电性连接至所述节点。
上述的动态锁存器，其中，所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至一电源，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至一地。
上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至一电源，所述PMOS晶体管的栅极端电性连接至所述节点，所述NMOS晶体管的源极端及漏极端电性连接至一地，所述NMOS晶体管的栅极端电性连接至所述节点。
上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及栅极端电性连接至一电源，所述PMOS晶体管的漏极端电性连接至所述节点，所述NMOS晶体管的源极端及栅极端电性连接至一地，所述NMOS晶体管的漏极端电性连接至所述节点。
上述的动态锁存器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
上述的动态锁存器，其中，所述数据传输单元为传输门。
上述的动态锁存器，其中，所述传输门包括多个PMOS晶体管及多个NMOS晶体管，且所述多个PMOS晶体管与所述多个NMOS晶体管分别并联连接。
上述的动态锁存器，其中，所述数据输出单元为反相器。
为了实现上述目的，本实用新型提供一种动态D触发器，包括一输入端，用于输入一第一数据；一输出端，用于输出一第二数据；一时钟信号端，用于提供时钟信号；一第一锁存器，在所述时钟信号控制下锁存所述第一数据；一第二锁存器，接收所述第一锁存器传输的数据并锁存；所述第一锁存器、所述第二锁存器依次串接在所述输入端和所述输出端之间，所述第一锁存器具有一第一数据传输单元及一第一数据输出单元，所述第二锁存器具有一第二数据传输单元及一第二数据输出单元，所述第一数据传输单元与所述第一数据输出单元之间具有一第一节点，所述第二数据传输单元与所述第二数据输出单元之间具有一第二节点；其中，还包括一数据保持单元，所述数据保持单元电性连接至所述第一节点。
上述的动态D触发器，其中，所述数据保持单元具有一第一端以及一第二端，所述数据保持单元的第一端电性连接至所述第一节点，所述数据保持单元的第二端电性连接至所述第二节点。
上述的动态D触发器，其中，所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端电性连接至所述第一节点，所述PMOS晶体管的漏极端电性连接至所述第二节点，所述PMOS晶体管的栅极端电性连接至一电源；所述NMOS晶体管的源极端电性连接至所述第一节点，所述NMOS晶体管的漏极端电性连接至所述第二节点，所述NMOS晶体管的栅极端电性连接至一地。
上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述PMOS晶体管的栅极端电性连接至所述第二节点；所述NMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述NMOS晶体管的栅极端电性连接至所述第二节点。
上述的动态D触发器，其中，所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至一电源，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至一地。
上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至一电源，所述PMOS晶体管的栅极端电性连接至所述节点，所述NMOS晶体管的源极端及漏极端电性连接至一地，所述NMOS晶体管的栅极端电性连接至所述节点。
上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及栅极端电性连接至一电源，所述PMOS晶体管的漏极端电性连接至所述节点，所述NMOS晶体管的源极端及栅极端电性连接至一地，所述NMOS晶体管的漏极端电性连接至所述节点。
上述的动态D触发器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
上述的动态D触发器，其中，所述数据传输单元为传输门。
上述的动态D触发器，其中，所述数据输出单元为反相器。
为了更好地实现上述目的，本实用新型还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态锁存器，所述多个动态锁存器为串联和/或并联连接；其中，所述多个动态锁存器为上述的动态锁存器。
为了更好地实现上述目的，本实用新型还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态D触发器，所述多个动态D触发器为串联和/或并联连接；其中，所述多个动态D触发器为上述的动态D触发器。
为了更好地实现上述目的，本实用新型还提供了一种芯片，其中，包括至少一个如上所述的数据运算单元。
为了更好地实现上述目的，本实用新型还提供了一种用于计算设备的算力板，其中，包括至少一个如上所述的芯片。
为了更好地实现上述目的，本实用新型还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为如上所述的算力板。
本实用新型的有益功效在于：可以有效增加数据的保持时间，提高数据的安全性和正确率。
以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。
附图说明
图1为本实用新型一实施例动态锁存器的电路结构示意图；
图2为本实用新型又一实施例动态锁存器的电路结构示意图；
图3为本实用新型另一实施例动态锁存器的电路结构示意图；
图4为本实用新型一实施例动态D触发器的电路结构示意图；
图5为本实用新型又一拓展实施例动态D触发器的电路结构示意图；
图6为本实用新型另一实施例动态D触发器的电路结构示意图；
图7为本实用新型再一实施例动态D触发器的电路结构示意图；
图8为本实用新型一拓展实施例动态D触发器的电路结构示意图；
图9为本实用新型数据运算单元的结构示意图；
图10为本实用新型芯片的结构示意图；
图11为本实用新型算力板的结构示意图；
图12为本实用新型计算设备的结构示意图。
其中，附图标记：
100：动态锁存器
101：数据传输单元
102：数据输出单元
103：数据保持单元
103P：PMOS晶体管
103N：NMOS晶体管
200：动态触发器
201：第一锁存器
202：第二锁存器
203：数据保持单元
203P：PMOS晶体管
203N：NMOS晶体管
800：数据运算单元
801：控制电路
802：运算电路
900：芯片
901：控制单元
1000：算力板
1100：计算设备
1101：连接板
1102：控制板
1103：散热器
1104：电源板
D：输入端
Q：输出端
CLK1：第一时钟信号端
CLK2：第二时钟信号端
CKP、CKN：时钟信号
S0：第一节点
S1：第二节点
具体实施方式
下面结合附图对本实用新型的结构原理和工作原理作具体的描述：
在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
实施例一：
图1为本实用新型一实施例动态锁存器的电路结构示意图。如图1所示，本实用新型的100动态锁存器包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、数据传输单元101、数据输出单元102。数据传输单元101、数据输出单元102依次串联连接在输入端D和输出端Q之间，数据传输单元101和数据输出单元102之间形成第一节点S0。其中，动态锁存器100的输入端D用于从外部向动态锁存器100输入所需要的传输的数据，输出端Q用于从动态锁存器100向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态锁存器100提供时钟控制信号，时钟控制信号包括时钟信号CKN以及时钟信号CKP，以控制数据传输单元101的导通与关闭。其中，时钟信号CKN与时钟信号CKP为反相时钟信号，且输出端Q所输出的数据与输入端所输入的数据为反相数据信号。
具体的，如图1所示，动态锁存器100的数据传输单元101为传输门结构，数据传输单元101包括并联连接的PMOS晶体管以及NMOS晶体管。其中，数据传输单元101的一端电性连接至输入端D，数据传输单元101的另一端电性连接至第一节点S0。数据传输单元101的NMOS晶体管的栅极端电性连接至时钟信号CKN，PMOS晶体管的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，数据传输单元101的PMOS晶体管与NMOS晶体管均为导通状态，输入端D将所要传输的数据通过数据传输单元101传送至第一节点S0。当CKP为高电平时，CKN为低电平，数据传输单元101的PMOS晶体管与NMOS晶体管均为不导通状态，输入端D的数据不能通过数据传输单元101向第一节点S0进行传送，数据传输单元101将上一时间周期所传送至第一节点S0的数据进行锁存。在本实施例中，数据传输单元101以传输门结构进行举例，当然，也可以是其他形式的模拟开关单元，只要能够在时钟信号的控制下实现开关功能即可，本实用新型并不以此为限。
为了提高传输速度，本实用新型中的数据传输单元101还可以包括多个PMOS晶体管及多个NMOS晶体管，且多个PMOS晶体管与多个NMOS晶体管分别并联连接。
如图1所示，本实用新型中动态锁存器100的数据输出单元102为反相器结构，将从数据传输单元101接收的数据反相并寄存，以形成与输入端D的数据相反相位的数据，并将数据通过输出端Q将数据输出。同时，数据输出单元102还能够提高数据的驱动能力。
动态锁存器100还包括数据保持单元103。在本实施例中，数据保持单元103包括PMOS晶体管103P以及NMOS晶体管103N，PMOS晶体管103P以及NMOS晶体管103N分别电性连接至第一节点S0。具体的，PMOS晶体管103P的源极端和漏极端并联连接并电性连接至第一节点S0，PMOS晶体管103P的栅极端电性连接至电源VDD。NMOS晶体管103N的源极端和漏极端并联连接并电性连接至第一节点S0，NMOS晶体管103N的栅极端电性连接至地VSS。
由于数据保持单元103中PMOS晶体管103P的栅极端电性连接至电源VDD，NMOS晶体管103N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管103P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管103N同样处于截止状态。此时，数据保持单元103相当于一电容，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图2为本实用新型又一实施例动态锁存器的电路结构示意图。与图1所示实施例不同之处在于数据保持单元103中PMOS晶体管103P以及NMOS晶体管103N的具体连接方式不同。如图2所示，在本实施例中，PMOS晶体管103P的源极端和漏极端并联连接并电性连接至电源VDD，PMOS晶体管103P的栅极端电性连接至第一节点S0。NMOS晶体管103N的源极端和漏极端并联连接并电性连接至地VSS，NMOS晶体管103N的栅极端电性连接至第一节点S0。
同样的，数据保持单元103中的PMOS晶体管103P以及NMOS晶体管103N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图3为本实用新型另一实施例动态锁存器的电路结构示意图。与图1、图2所示实施例不同之处在于数据保持单元103中PMOS晶体管103P以及NMOS晶体管103N的连接方式不同。如图3所示，在本实施例中，PMOS晶体管103P的源极端和栅极端并联连接并电性连接至电源VDD，PMOS晶体管103P的漏极端电性连接至第一节点S0。NMOS晶体管103N的源极端和栅极端并联连接并电性连接至地VSS，NMOS晶体管103N的漏极端电性连接至第一节点S0。
同样的，数据保持单元103中的PMOS晶体管103P以及NMOS晶体管103N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
以上实施例中，均以PMOS晶体管、NMOS晶体管的一种连接方式作为说明，其中，PMOS晶体管、NMOS晶体管中的源极和漏极可以互换，本实用新型并不以此为限。
实施例二
图4为本实用新型一实施例动态D触发器的电路结构示意图。如图4所示，本实用新型的动态D触发器200包括输入端D、输出端Q、第一时钟信号端CLK1、第二时钟信号端CLK2、第一锁存器201、第二锁存器202。第一锁存器201、第二锁存器202依次串联连接在输入端D和输出端Q之间。其中，本实施例中第一锁存器201、第二锁存器202的每一个均采用实施例一中的动态锁存器结构，只是，本实施例中的第一锁存器201、第二锁存器202不包括数据保持单元，为基本的动态锁存器结构。
其中，第一锁存器201的数据传输单元和数据输出单元之间形成第一节点S0，第二锁存器202的数据传输单元和数据输出单元之间形成第二节点S1。动态D触发器200的输入端D用于从外部向动态D触发器200输入所需要的传输的数据，输出端Q用于从动态D触发器200向外部输出所需要传输的数据，第一时钟信号端CLK1以及第二时钟信号端CLK2用于向动态D触发器200提供时钟控制信号，时钟控制信号包括时钟信号CKN以及时钟信号CKP，以控制第一锁存器201及第二锁存器202的导通与关闭。其中，时钟信号CKN与时钟信号CKP为反相时钟信号，且第一锁存器201及第二锁存器202不会同时导通或关闭。
动态D触发器200还包括数据保持单元203。在本实施例中，数据保持单元203包括PMOS晶体管203P以及NMOS晶体管203N，PMOS晶体管203P以及NMOS晶体管203N并联并电性连接在第一节点S0与第二节点S1之间。具体的，PMOS晶体管203P的源极端与NMOS晶体管203N的漏极端并联电性连接至第二节点S1，PMOS晶体管203P的漏极端与NMOS晶体管203N的源极端并联电性连接至第一节点S0，PMOS晶体管203P的栅极端电性连接至电源VDD，NMOS晶体管203N的栅极端电性连接至地VSS。
由于数据保持单元203中PMOS晶体管203P的栅极端电性连接至电源VDD，NMOS晶体管203N的栅极端电性连接至地VSS，在电源VDD的高电平信号驱动下，PMOS晶体管203P处于截止状态，在地VSS的低电平信号驱动下，NMOS晶体管203N同样处于截止状态。此时，数据保持单元203相当于一电容，用于辅助存储被锁存在第一节点S0以及传输至第二节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图5为本实用新型又一实施例动态D触发器的电路结构示意图。图5所示动态D触发器200与图4所示实施例不同之处在于数据保持单元203的结构。如图5所示，在本实施例中，数据保持单元203包括PMOS晶体管203P以及NMOS晶体管203N，PMOS晶体管203P以及NMOS晶体管203N并联连接在一起，PMOS晶体管203P的源极端电性连接至NMOS晶体管203N的源极端，并电性连接至第一节点S0，PMOS晶体管203P的漏极端电性连接至NMOS晶体管203N的漏极端，并电性连接至第一节点S0，PMOS晶体管203P的栅极端以及NMOS晶体管203N的栅极端连接在一起，并电性连接至第二节点S1。
同样的，数据保持单元203中的PMOS晶体管203P以及NMOS晶体管203N作为电容使用，用于辅助存储被锁存在第一节点S0处以及传输至第二节点S1处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
变形例：
图6为本实用新型另一实施例动态D触发器的电路结构示意图；图7为本实用新型再一实施例动态D触发器的电路结构示意图；图8为本实用新型一拓展实施例动态D触发器的电路结构示意图。与图4、图5所示实施例不同之处在于，在本实施例中，数据保持单元203仅仅电性连接至第一节点S0。
也就是说，图6所示实施例中，第一锁存器201与图1所示实施例中的动态锁存器100的结构相同；图7所示实施例中，第一锁存器201与图2所示实施例中的动态锁存器100的结构相同；图8所示实施例中，第一锁存器201与图3所示实施例中的动态锁存器100的结构相同。图6-图8所示实施例中，第二锁存器202的结构与图4-图5中第一锁存器201或第二锁存器202的结构相同，且图6-图8所示实施例中，第一锁存器201与第二锁存器202串联连接在输入端D和输出端Q之间。
同样的，数据保持单元203中的PMOS晶体管203P以及NMOS晶体管203N作为电容使用，用于辅助存储被锁存在第一节点S0处的数据，延长数据保持时间，提高数据存储的稳定性，进而增强数据的安全性和正确率。
本实用新型还提供一种数据运算单元，图9为本实用新型数据运算单元的结构示意图。如图9所示，数据运算单元800包括控制电路801、运算电路802以及多个动态D触发器200，多个动态D触发器200之间串联或并联连接。控制电路801对动态D触发器200中的数据进行刷新并从动态D触发器200中读取数据，运算电路802对读取的数据进行运算，再由控制电路801将运算结果输出。
本实用新型还提供一种芯片，图10为本实用新型芯片的结构示意图。如图10所示，芯片900包括控制单元901，以及一个或多个数据运算单元800。控制单元901向数据运算单元800输入数据并将数据运算单元800输出的数据进行处理。
本实用新型还提供一种算力板，图11为本实用新型算力板的结构示意图。如图11所示，每一个算力板1000上包括一个或多个芯片900，对计算设备下发的工作数据进行大规模运算。
本实用新型还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图12为本实用新型计算设备的结构示意图。如图12所示，每一个计算设备1100包括连接板1101、控制板1102、散热器1103、电源板1104，以及一个或多个算力板1000。控制板1102通过连接板1101与算力板1000连接，散热器1103设置在算力板1000的周围。电源板1104用于向连接板1101、控制板1102、散热器1103以及算力板1000提供电源。
需要说明的是，在本实用新型的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
换言之，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
Claims (26)
1.一种动态锁存器，其特征在于，包括：
一输入端，用于输入一第一数据；
一输出端，用于输出一第二数据；
一时钟信号端，用于提供时钟信号；
一数据传输单元，在所述时钟信号控制下传输所述第一数据；
一数据输出单元，用于将所述第一数据转换为所述第二数据；
所述数据传输单元、所述数据输出单元依次串接在所述输入端和所述输出端之间，所述数据传输单元与所述数据输出单元之间具有一节点；
其中，还包括一数据保持单元，所述数据保持单元电性连接至所述节点。
2.如权利要求1所述的动态锁存器，其特征在于：所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
3.如权利要求2所述的动态锁存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至一电源，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至一地。
4.如权利要求2所述的动态锁存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至一电源，所述PMOS晶体管的栅极端电性连接至所述节点，所述NMOS晶体管的源极端及漏极端电性连接至一地，所述NMOS晶体管的栅极端电性连接至所述节点。
5.如权利要求2所述的动态锁存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及栅极端电性连接至一电源，所述PMOS晶体管的漏极端电性连接至所述节点，所述NMOS晶体管的源极端及栅极端电性连接至一地，所述NMOS晶体管的漏极端电性连接至所述节点。
6.如权利要求1所述的动态锁存器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
7.如权利要求1所述的动态锁存器，其特征在于：所述数据传输单元为传输门。
8.如权利要求7所述的动态锁存器，其特征在于：所述传输门包括多个PMOS晶体管及多个NMOS晶体管，且所述多个PMOS晶体管与所述多个NMOS晶体管分别并联连接。
9.如权利要求1所述的动态锁存器，其特征在于：所述数据输出单元为反相器。
10.一种动态D触发器，其特征在于，包括：
一输入端，用于输入一第一数据；
一输出端，用于输出一第二数据；
一时钟信号端，用于提供时钟信号；
一第一锁存器，在所述时钟信号控制下锁存所述第一数据；
一第二锁存器，接收所述第一锁存器传输的数据并锁存；
所述第一锁存器、所述第二锁存器依次串接在所述输入端和所述输出端之间，所述第一锁存器具有一第一数据传输单元及一第一数据输出单元，所述第二锁存器具有一第二数据传输单元及一第二数据输出单元，所述第一数据传输单元与所述第一数据输出单元之间具有一第一节点，所述第二数据传输单元与所述第二数据输出单元之间具有一第二节点；
其中，还包括一数据保持单元，所述数据保持单元电性连接至所述第一节点。
11.如权利要求10所述的动态D触发器，其特征在于：所述数据保持单元具有一第一端以及一第二端，所述数据保持单元的第一端电性连接至所述第一节点，所述数据保持单元的第二端电性连接至所述第二节点。
12.如权利要求11所述的动态D触发器，其特征在于：所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
13.如权利要求12所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端电性连接至所述第一节点，所述PMOS晶体管的漏极端电性连接至所述第二节点，所述PMOS晶体管的栅极端电性连接至一电源；所述NMOS晶体管的源极端电性连接至所述第一节点，所述NMOS晶体管的漏极端电性连接至所述第二节点，所述NMOS晶体管的栅极端电性连接至一地。
14.如权利要求12所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述PMOS晶体管的栅极端电性连接至所述第二节点；所述NMOS晶体管的源极端及漏极端电性连接至所述第一节点，所述NMOS晶体管的栅极端电性连接至所述第二节点。
15.如权利要求10所述的动态D触发器，其特征在于：所述数据保持单元包括一PMOS晶体管及一NMOS晶体管。
16.如权利要求15所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至所述节点，所述PMOS晶体管的栅极端电性连接至一电源，所述NMOS晶体管的源极端及漏极端电性连接至所述节点，所述NMOS晶体管的栅极端电性连接至一地。
17.如权利要求15所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及漏极端电性连接至一电源，所述PMOS晶体管的栅极端电性连接至所述节点，所述NMOS晶体管的源极端及漏极端电性连接至一地，所述NMOS晶体管的栅极端电性连接至所述节点。
18.如权利要求15所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的源极端及栅极端电性连接至一电源，所述PMOS晶体管的漏极端电性连接至所述节点，所述NMOS晶体管的源极端及栅极端电性连接至一地，所述NMOS晶体管的漏极端电性连接至所述节点。
19.如权利要求10所述的动态D触发器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
20.如权利要求10所述的动态D触发器，其特征在于：所述数据传输单元为传输门。
21.如权利要求10所述的动态D触发器，其特征在于：所述数据输出单元为反相器。
22.一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态锁存器，所述多个动态锁存器为串联和/或并联连接；其特征在于：所述多个动态锁存器为权利要求1-9中任意一种所述的动态锁存器。
23.一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态D触发器，所述多个动态D触发器为串联和/或并联连接；其特征在于：所述多个动态D触发器为权利要求10-21中任意一种所述的动态D触发器。
24.一种芯片，其特征在于，包括至少一个如权利要求22或权利要求23所述的数据运算单元。
25.一种用于计算设备的算力板，其特征在于，包括至少一个如权利要求24所述的芯片。
26.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为如权利要求25所述的算力板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202221817872.3U CN218071463U (zh) | 2022-07-14 | 2022-07-14 | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202221817872.3U CN218071463U (zh) | 2022-07-14 | 2022-07-14 | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218071463U true CN218071463U (zh) | 2022-12-16 |
Family
ID=84399994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202221817872.3U Active CN218071463U (zh) | 2022-07-14 | 2022-07-14 | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN218071463U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024012031A1 (zh) * | 2022-07-14 | 2024-01-18 | 上海嘉楠捷思信息技术有限公司 | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 |
-
2022
- 2022-07-14 CN CN202221817872.3U patent/CN218071463U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024012031A1 (zh) * | 2022-07-14 | 2024-01-18 | 上海嘉楠捷思信息技术有限公司 | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN211209690U (zh) | 动态锁存器、数据运算单元、芯片、算力板及计算设备 | |
| CN115118253A (zh) | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN110675909A (zh) | 动态寄存器、数据运算单元、芯片、算力板及计算设备 | |
| WO2024012032A1 (zh) | 动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN218071463U (zh) | 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| US20150074319A1 (en) | Universal spi (serial peripheral interface) | |
| CN110677141A (zh) | 动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN110635783A (zh) | 正反馈动态d触发器 | |
| CN102291120B (zh) | 一种三值绝热d触发器及四位三值绝热同步可逆计数器 | |
| CN104836568A (zh) | 半导体电路及其操作方法 | |
| CN110706731A (zh) | 漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备 | |
| CN210899130U (zh) | 动态锁存器、数据运算单元、芯片、算力板及计算设备 | |
| EP0033346A1 (en) | INCREMENT / DECREMENT CIRCUIT. | |
| CN210865632U (zh) | 动态寄存器、数据运算单元、芯片、算力板及计算设备 | |
| CN210899105U (zh) | 漏电反馈动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN210867618U (zh) | 动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN210865633U (zh) | 漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备 | |
| CN115001456A (zh) | 动态锁存器、数据运算单元、芯片、算力板及计算设备 | |
| CN218183324U (zh) | 动态d触发器、数据运算单元、芯片、算力板及计算设备 | |
| CN110635784A (zh) | 免保持动态d触发器 | |
| CN110928356A (zh) | 全摆幅电压转换电路及应用其的运算单元、芯片、算力板和计算设备 | |
| US6917218B2 (en) | Serial finite field multiplier | |
| CN218071462U (zh) | 动态锁存器、数据运算单元、芯片、算力板及计算设备 | |
| CN110690887A (zh) | 动态锁存器、数据运算单元、芯片、算力板及计算设备 | |
| US20230084175A1 (en) | Flip-flop, master-slave flip-flop, and operating method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |