CN210867618U - 动态d触发器、数据运算单元、芯片、算力板及计算设备 - Google Patents

Abstract

本实用新型提供一种动态D触发器、数据运算单元、芯片、算力板及计算设备。动态D触发器，包括一输入端，一输出端，一时钟信号端；一第一数据传输单元；一第一锁存单元；一第二数据传输单元；一第二锁存单元；所述第一数据传输单元、所述第一锁存单元、所述第二数据传输单元、所述第二锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一锁存单元之间具有一第一节点，所述第二数据传输单元、所述第二锁存单元之间具有一第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。可以增加节点的等效电容，补偿节点的动态漏电流，提高数据的安全性和正确率。

Description

动态D触发器、数据运算单元、芯片、算力板及计算设备

技术领域

本实用新型涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态D触发器、数据运算单元、芯片、算力板及计算设备。

背景技术

动态D触发器应用非常广泛，可用做数字信号的寄存。图1为现有动态D触发器的电路结构图。如图1所示，动态D触发器包括串联连接在输入端D及输出端Q之间的传输门101、反相器102、传输门103以及反相器104。传输门101与反相器102之间形成节点S0，传输门103与反相器104之间形成节点S1，数据通过反相器102以及反相器104中晶体管的寄生电容暂存在节点S0和/或节点S1。但是，节点S0和节点S1容易产生动态漏电，导致所暂存的数据丢失。

因此，如何有效减少动态D触发器的动态漏电实为需要解决的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种动态D触发器，可以有效增加节点的等效电容，补偿节点的动态漏电流，提高数据的安全性和正确率。

为了实现上述目的，本实用新型提供一种动态D触发器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一第一数据传输单元，在所述时钟信号控制下传输所述数据；一第一锁存单元，用于锁存所述第一数据传输单元传输的数据；一第二数据传输单元，在所述时钟信号控制下传输所述第一锁存单元锁存的数据；一第二锁存单元，用于锁存所述第二数据传输单元传输的数据；所述第一数据传输单元、所述第一锁存单元、所述第二数据传输单元、所述第二锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一锁存单元之间具有一第一节点，所述第二数据传输单元、所述第二锁存单元之间具有一第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。

上述的动态D触发器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述第一节点，所述控制端电性连接至所述第二节点。

上述的动态D触发器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述第一节点之间。

上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。

上述的动态D触发器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。

上述的动态D触发器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。

上述的动态D触发器，其中，所述第一数据传输单元和/或所述第二数据传输单元为传输门。

上述的动态D触发器，其中，所述第一锁存单元和/或第二锁存单元为反相器。

使用本实用新型的动态D触发器，可以有效增加节点的等效电容，且能够从输出端反馈漏电电流到节点，补偿节点的动态漏电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。

为了更好地实现上述目的，本实用新型还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态D触发器，所述多个动态D触发器为串联和/或并联连接；其中，所述多个动态D触发器为上述的任意一种动态D触发器。

为了更好地实现上述目的，本实用新型还提供了一种芯片，其中，包括至少一个上述的数据运算单元。

为了更好地实现上述目的，本实用新型还提供了一种用于计算设备的算力板，其中，包括至少一个上述的芯片。

为了更好地实现上述目的，本实用新型还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的算力板。

本实用新型的有益功效在于：可以有效增加节点的等效电容，补偿节点的动态漏电流，提高数据的安全性和正确率。

以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。

附图说明

图1为现有动态D触发器的电路结构示意图；

图2为本实用新型一实施例动态D触发器的电路结构示意图；

图3为本实用新型又一实施例动态D触发器的电路结构示意图；

图4为本实用新型数据运算单元的结构示意图；

图5为本实用新型芯片的结构示意图；

图6为本实用新型算力板的结构示意图；

图7为本实用新型计算设备的结构示意图。

其中，附图标记：

100、200：动态D触发器

101、103：传输门

102、104：反相器

201：第一数据传输单元

202：第一锁存单元

203：第二数据传输单元

204：第二锁存单元

205：漏电补偿单元

201P、203P、205P：PMOS晶体管

201N、203N、205N：NMOS晶体管

400：数据运算单元

401：控制电路

402：运算电路

500：芯片

501：控制单元

600：算力板

700：计算设备

701：连接板

702：控制板

703：散热器

704：电源板

D：输入端

Q：输出端

CKP、CKN：时钟信号

S0、SI：节点

具体实施方式

下面结合附图对本实用新型的结构原理和工作原理作具体的描述：

在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。

实施例一：

图2为本实用新型一实施例动态D触发器的电路结构示意图。如图2所示，动态D触发器200包括输入端D、输出端Q、时钟信号端CKN、时钟信号端CKP、第一数据传输单元201、第一锁存单元202、第二数据传输单元203、第二锁存单元204以及漏电补偿单元205。第一数据传输单元201、第一锁存单元202、第二数据传输单元203、第二锁存单元204依次串联连接在输入端D和输出端Q之间，第一数据传输单元201和第一锁存单元202之间形成第一节点S0，第二数据传输单元203和第二锁存单元204之间形成第二节点S1。漏电补偿单元205电性连接在第一节点S0、第二节点S1以及输出端Q之间。其中，输入端D用于输入数据，输出端用于输出数据，时钟信号端CKN以及时钟信号端CKP用于提供时钟信号CKN以及时钟信号CKP，时钟信号CKN与时钟信号CKP为反相时钟信号。

具体的，如图2所示，动态D触发器200的第一数据传输单元201为传输门结构，数据传输单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。其中，PMOS晶体管201P的源极端与NMOS晶体管201N的源极端并联连接，并电性连接至动态D触发器200的输入端D，PMOS晶体管201P的漏极端与NMOS晶体管201N的漏极端并联连接，并电性连接至第一节点S0。NMOS晶体管201N的栅极端电性连接至时钟信号CKN，PMOS晶体管201P的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，PMOS晶体管201P与NMOS晶体管201N均为导通状态，动态D触发器200输入端D的数据通过第一数据传输单元201传送至第一节点S0。当CKP为高电平时，CKN为低电平，PMOS晶体管201P与NMOS晶体管201N均为不导通状态，动态D触发器200输入端D的数据不能通过第一数据传输单元201向第一节点S0进行传送。在本实施例中，第一数据传输单元201以传输门结构进行举例，当然，也可以是其他形式的数据传输单元，只要能够在时钟信号的控制下实现开关功能即可，本实用新型并不以此为限。

继续参照图2所示，动态D触发器200的第一锁存单元202为反相器结构，第一锁存单元202既可以利用其寄生电容暂存从第一数据传输单元201传输过来的数据，即第一节点S0处的数据，还可以将第一节点S0处的数据反相，并传送至第二数据传输单元203。

如图2所示，动态D触发器200的第二数据传输单元202为传输门结构，第二数据传输单元203包括并联连接的PMOS晶体管203P以及NMOS晶体管203N。其中，PMOS晶体管203P的源极端与NMOS晶体管203N的源极端并联连接，并电性连接至第一锁存单元202，PMOS晶体管203P的漏极端与NMOS晶体管203N的漏极端并联连接，并电性连接至第二节点S1。NMOS晶体管203N的栅极端电性连接至时钟信号CKP，PMOS晶体管203P的栅极端电性连接至时钟信号CKN。当CKN为低电平时，CKP为高电平，PMOS晶体管203P与NMOS晶体管203N均为导通状态，第一锁存单元202输出的数据通过第二数据传输单元203传送至第二节点S1。当CKN为高电平时，CKP为低电平，PMOS晶体管203P与NMOS晶体管203N均为不导通状态，动态D触发器200输入端D的数据不能通过第二数据传输单元203向第二节点S1进行传送。在本实施例中，第二数据传输单元203以传输门结构进行举例，当然，也可以是其他形式的数据传输单元，只要能够在时钟信号的控制下实现开关功能即可，本实用新型并不以此为限。

继续参照图2所示，动态D触发器200的第二锁存单元204为反相器结构，第二锁存单元204与第一锁存单元202一样，既可以利用其寄生电容暂存从第二数据传输单元203传输过来的数据，即第二节点S1处的数据，还可以将第二节点S1处的数据反相，并传送至动态D触发器200的输出端Q。

由此可见，第一数据传输单元201以及第二数据传输单元203受到反相时钟信号的控制，即第一数据传输单元201以及第二数据传输单元203不会同时导通和/或截止，动态D触发器200中的第一锁存单元202和第二锁存单元204根据时钟信号起到数据寄存的作用。且，动态D触发器200输入端D的数据经过第一锁存单元202和第二锁存单元204的反相，使得输出端Q的数据与输入端D的数据同相。同时，第一锁存单元202和第二锁存单元204还可以起到提高数据驱动能力的作用。

如图2所示，动态D触发器200还包括漏电补偿单元205。在本实施例中，漏电补偿单元205包括PMOS晶体管205P以及NMOS晶体管205N，PMOS晶体管205P以及NMOS晶体管205N串联连接在输出端Q以及第一节点S0之间。PMOS晶体管205P的源极端电性连接至输出端Q，PMOS晶体管205P的漏极端电性连接至NMOS晶体管205N的漏极端，NMOS晶体管205N的源极端电性连接至第一节点S0，PMOS晶体管205P以及NMOS晶体管205N的栅极端并联连接在一起，并电性连接至第二节点S1。

由于PMOS晶体管205P以及NMOS晶体管205N的栅极端同样都电性连接至第二节点S1，在相同电平的信号驱动下，PMOS晶体管205P以及NMOS晶体管205N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当第二节点S1处的电位为高电平时，PMOS晶体管205P处于截止状态，而NMOS晶体管205N处于导通状态；当第二节点S1处的电位为低电平时，PMOS晶体管205P处于导通状态，而NMOS晶体管205N处于截止状态。因此，漏电补偿单元205可以将输出端Q的漏电电流反馈至第一节点S0处的同时，增加第二节点S1处的寄生电容，既可以补偿第一节点S0处的漏电电流，又可以增加第二节点S1处的寄生电容，从而提高第一节点S0及第二节点S1处数据存储的稳定性，增强数据的正确性和安全性。

实施例二：

图3为本实用新型又一实施例动态D触发器的电路结构示意图。图3为本实用新型一实施例动态D触发器的电路结构示意图。如图3所示，动态D触发器200包括输入端D、输出端Q、时钟信号端CKN、时钟信号端CKP、第一数据传输单元201、第一锁存单元202、第二数据传输单元203、第二锁存单元204以及漏电补偿单元205。第一数据传输单元201、第一锁存单元202、第二数据传输单元203、第二锁存单元204依次串联连接在输入端D和输出端Q之间，第一数据传输单元201和第一锁存单元202之间形成第一节点S0，第二数据传输单元203和第二锁存单元204之间形成第二节点S1。漏电补偿单元205电性连接在第一节点S0、第二节点S1以及输出端Q之间。其中，输入端D用于输入数据，输出端用于输出数据，时钟信号端CKN以及时钟信号端CKP用于提供时钟信号CKN以及时钟信号CKP，时钟信号CKN与时钟信号CKP为反相时钟信号。

具体的，如图3所示，动态D触发器200的第一数据传输单元201为传输门结构，数据传输单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。其中，PMOS晶体管201P的源极端与NMOS晶体管201N的源极端并联连接，并电性连接至动态D触发器200的输入端D，PMOS晶体管201P的漏极端与NMOS晶体管201N的漏极端并联连接，并电性连接至第一节点S0。NMOS晶体管201N的栅极端电性连接至时钟信号CKN，PMOS晶体管201P的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，PMOS晶体管201P与NMOS晶体管201N均为导通状态，动态D触发器200输入端D的数据通过第一数据传输单元201传送至第一节点S0。当CKP为高电平时，CKN为低电平，PMOS晶体管201P与NMOS晶体管201N均为不导通状态，动态D触发器200输入端D的数据不能通过第一数据传输单元201向第一节点S0进行传送。在本实施例中，第一数据传输单元201以传输门结构进行举例，当然，也可以是其他形式的数据传输单元，只要能够在时钟信号的控制下实现开关功能即可，本实用新型并不以此为限。

继续参照图3所示，动态D触发器200的第一锁存单元202为反相器结构，第一锁存单元202既可以利用其寄生电容暂存从第一数据传输单元201传输过来的数据，即第一节点S0处的数据，还可以将第一节点S0处的数据反相，并传送至第二数据传输单元203。

如图3所示，动态D触发器200的第二数据传输单元202为传输门结构，第二数据传输单元203包括并联连接的PMOS晶体管203P以及NMOS晶体管203N。其中，PMOS晶体管203P的源极端与NMOS晶体管203N的源极端并联连接，并电性连接至第一锁存单元202，PMOS晶体管203P的漏极端与NMOS晶体管203N的漏极端并联连接，并电性连接至第二节点S1。NMOS晶体管203N的栅极端电性连接至时钟信号CKP，PMOS晶体管203P的栅极端电性连接至时钟信号CKN。当CKN为低电平时，CKP为高电平，PMOS晶体管203P与NMOS晶体管203N均为导通状态，第一锁存单元202输出的数据通过第二数据传输单元203传送至第二节点S1。当CKN为高电平时，CKP为低电平，PMOS晶体管203P与NMOS晶体管203N均为不导通状态，动态D触发器200输入端D的数据不能通过第二数据传输单元203向第二节点S1进行传送。在本实施例中，第二数据传输单元203以传输门结构进行举例，当然，也可以是其他形式的数据传输单元，只要能够在时钟信号的控制下实现开关功能即可，本实用新型并不以此为限。

继续参照图3所示，动态D触发器200的第二锁存单元204为反相器结构，第二锁存单元204与第一锁存单元202一样，既可以利用其寄生电容暂存从第二数据传输单元203传输过来的数据，即第二节点S1处的数据，还可以将第二节点S1处的数据反相，并传送至动态D触发器200的输出端Q。

由此可见，第一数据传输单元201以及第二数据传输单元203受到反相时钟信号的控制，即第一数据传输单元201以及第二数据传输单元203不会同时导通和/或截止，动态D触发器200中的第一锁存单元202和第二锁存单元204根据时钟信号起到数据寄存的作用。且，动态D触发器200输入端D的数据经过第一锁存单元202和第二锁存单元204的反相，使得输出端Q的数据与输入端D的数据同相。同时，第一锁存单元202和第二锁存单元204还可以起到提高数据驱动能力的作用。

如图3所示，动态D触发器200还包括漏电补偿单元205。与图3所示实施例不同之处在于，在本实施例中，漏电补偿单元205包括PMOS晶体管205P以及NMOS晶体管205N，PMOS晶体管205P以及NMOS晶体管205N串联连接在输出端Q以及第一节点S0之间。PMOS晶体管205P的源极端电性连接至第一节点S0，PMOS晶体管205P的漏极端电性连接至NMOS晶体管205N的漏极端，NMOS晶体管205N的源极端电性连接至输出端Q，PMOS晶体管205P以及NMOS晶体管205N的栅极端并联连接在一起，并电性连接至第二节点S1。

由于PMOS晶体管205P以及NMOS晶体管205N的栅极端同样都电性连接至第二节点S1，在相同电平的信号驱动下，PMOS晶体管205P以及NMOS晶体管205N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当第二节点S1处的电位为高电平时，PMOS晶体管205P处于截止状态，而NMOS晶体管205N处于导通状态；当第二节点S1处的电位为低电平时，PMOS晶体管205P处于导通状态，而NMOS晶体管205N处于截止状态。因此，漏电补偿单元205可以将输出端Q的漏电电流反馈至第一节点S0处的同时，增加第二节点S1处的寄生电容，既可以补偿第一节点S0处的漏电电流，又可以增加第二节点S1处的寄生电容，从而提高第一节点S0及第二节点S1处数据存储的稳定性，增强数据的正确性和安全性。

本实用新型还提供一种数据运算单元，图4为本实用新型数据运算单元的结构示意图。如图4所示，数据运算单元400包括控制电路401、运算电路402以及多个动态寄存200。控制电路401对动态寄存200中的数据进行刷新并从动态寄存200中读取数据，运算电路402对读取的数据进行运算，再由控制电路401将运算结果输出。

本实用新型还提供一种芯片，图5为本实用新型芯片的结构示意图。如图5所示，芯片500包括控制单元501，以及一个或多个数据运算单元400。控制单元501向数据运算单元400输入数据并将数据运算单元400输出的数据进行处理。

本实用新型还提供一种算力板，图6为本实用新型算力板的结构示意图。如图6所示，每一个算力板600上包括一个或多个芯片500，对计算设备下发的工作数据进行大规模运算。

本实用新型还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图7为本实用新型计算设备的结构示意图。如图7所示，每一个计算设备700包括连接板701、控制板702、散热器703、电源板704，以及一个或多个算力板600。控制板702通过连接板701与算力板600连接，散热器703设置在算力板600的周围。电源板704用于向所述连接板701、控制板702、散热器703以及算力板600提供电源。

需要说明的是，在本实用新型的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

换言之，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。

Claims (12)

1.一种动态D触发器，其特征在于，包括：

一输入端，用于输入一数据；

一输出端，用于输出所述数据；

一时钟信号端，用于提供时钟信号；

一第一数据传输单元，在所述时钟信号控制下传输所述数据；

一第一锁存单元，用于锁存所述第一数据传输单元传输的数据；

一第二数据传输单元，在所述时钟信号控制下传输所述第一锁存单元锁存的数据；

一第二锁存单元，用于锁存所述第二数据传输单元传输的数据；

所述第一数据传输单元、所述第一锁存单元、所述第二数据传输单元、所述第二锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一锁存单元之间具有一第一节点，所述第二数据传输单元、所述第二锁存单元之间具有一第二节点；

其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。

2.如权利要求1所述的动态D触发器，其特征在于：所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述第一节点，所述控制端电性连接至所述第二节点。

3.如权利要求2所述的动态D触发器，其特征在于：所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述第一节点之间。

4.如权利要求3所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。

5.如权利要求3所述的动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。

6.如权利要求1所述的动态D触发器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。

7.如权利要求1所述的动态D触发器，其特征在于：所述第一数据传输单元和/或所述第二数据传输单元为传输门。

8.如权利要求1所述的动态D触发器，其特征在于：所述第一锁存单元和/或第二锁存单元为反相器。

9.一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态D触发器，所述多个动态D触发器为串联和/或并联连接；其特征在于：所述多个动态D触发器为权利要求1-8中任意一种所述的动态D触发器。

10.一种芯片，其特征在于，包括至少一个如权利要求9所述的数据运算单元。

11.一种用于计算设备的算力板，其特征在于，包括至少一个如权利要求10所述的芯片。

12.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为如权利要求11所述的算力板。

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