TWI765134B - 半導體裝置 - Google Patents

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TWI765134B TW108100156A TW108100156A TWI765134B TW I765134 B TWI765134 B TW I765134B TW 108100156 A TW108100156 A TW 108100156A TW 108100156 A TW108100156 A TW 108100156A TW I765134 B TWI765134 B TW I765134B
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辛英洙
鄭晋旭
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南韓商三星電子股份有限公司
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Abstract

本發明是關於一種半導體裝置，所述半導體裝置可包含：時鐘驅動器，包含各自在第一方向上延伸的第一閘極線、第二閘極線、第三閘極線以及第四閘極線，第一閘極線及第二閘極線各自經設置以接收時鐘信號，且第三閘極線及第四閘極線各自經設置以接收反相時鐘信號；主鎖存器電路，與第一閘極線及第三閘極線重疊，以使得主鎖存器電路自第一閘極線接收時鐘信號，且自第三閘極線接收反相時鐘信號；以及從鎖存器電路，與第二閘極線及第四閘極線重疊，以使得從鎖存器電路自第二閘極線接收時鐘信號，且自第四閘極線接收反相時鐘信號。

Description

半導體裝置
示例實施例是關於一種半導體裝置。
半導體裝置可根據電子產業的需求而小型化及多功能化，且可減少重量以降低製造成本。半導體裝置可分為用於儲存邏輯資料的半導體記憶裝置、用於執行邏輯資料的操作程序的半導體邏輯裝置、包含記憶體元件及邏輯元件的混合型半導體裝置以及其類似者。
半導體記憶裝置可包含正反器電路及鎖存器。為了設計半導體晶片，對半導體記憶裝置比如正反器的操作特性的需求日益增加，且特定言之，對可配置於高度積體電路中的低區域正反器及鎖存器電路。
本揭露的示例實施例提供一種包含低區域正反器的半導體裝置。
本揭露的示例實施例不限於上文所提及的彼等示例實施例，且所屬領域中具通常知識者可自以下描述清楚地瞭解未提及的其他示例實施例。
根據本揭露的示例實施例，一種半導體裝置包含：時鐘驅動器，經設置以輸出時鐘信號及反相時鐘信號，所述時鐘驅動器包含各自在第一方向上延伸的第一閘極線、第二閘極線、第三閘極線以及第四閘極線，第一閘極線及第二閘極線各自經設置以接收時鐘信號，且第三閘極線及第四閘極線各自經設置以接收反相時鐘信號；主鎖存器電路，與第一閘極線及第三閘極線重疊，以使得所述主鎖存器電路經設置以自第一閘極線接收時鐘信號，且自第三閘極線接收反相時鐘信號；以及從鎖存器電路，與第二閘極線及第四閘極線重疊，以使得所述從鎖存器電路經設置以自第二閘極線接收時鐘信號，且自第四閘極線接收反相時鐘信號。
根據本揭露的另一示例實施例，一種半導體裝置包含：時鐘驅動器，經設置以輸出時鐘信號及反相時鐘信號，所述時鐘驅動器包含各自在第一方向上延伸的第一閘極線及第二閘極線，第一閘極線經設置以接收時鐘信號，且第二閘極線經設置以接收反相時鐘信號；第一正反器，在第一方向上與時鐘驅動器依序配置，所述第一正反器經設置以自第一閘極線接收時鐘信號且自第二閘極線接收反相時鐘信號；以及第二正反器，在第一方向上與時鐘驅動器依序配置，所述第二正反器經設置以自第一閘極線接收時鐘信號且自第二閘極線接收反相時鐘信號。
根據本揭露的另一示例實施例，一種半導體裝置包含：時鐘驅動器，經設置以輸出時鐘信號及反相時鐘信號；第一主鎖存器電路，在第一方向上鄰接於時鐘驅動器；第一從鎖存器電路，在第一方向上鄰接於時鐘驅動器；第一閘極線，在第一方向上跨越時鐘驅動器及第一主鎖存器電路；以及第二閘極線，在第一方向上跨越時鐘驅動器及第一從鎖存器電路。
根據本揭露的另一示例實施例，一種半導體裝置包含：時鐘驅動器，經設置以輸出時鐘信號及反相時鐘信號；第一正反器，位於時鐘驅動器的第一側面上，以使得第一正反器在第一方向上鄰接於時鐘驅動器；第二正反器，位於時鐘驅動器的第二側面上，以使得第二正反器在第一方向上鄰接於時鐘驅動器；第一閘極線，在第一方向上跨越時鐘驅動器及第一正反器；以及第二閘極線，在第一方向上跨越時鐘驅動器及第二正反器。
圖1為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例方塊圖。
參看圖1，根據本揭露的一些示例實施例的半導體裝置可包含由輸入時鐘信號暫時儲存輸入資料（D）且輸出呈輸出資料（Q）形式的經儲存資料的D正反器10。
在圖1中所示出的正反器10中，輸入資料（D）可包含1位元資料。同樣，自正反器10輸出的輸出資料（Q）可包含1位元資料。
圖1中所示出的正反器10的形式是示例，且正反器10可進一步自外部接收例如掃描致能信號、重置信號、設置信號以及其類似者。
圖2為用於解釋圖1的正反器的示例方塊圖。
參看圖2，正反器10可包含時鐘驅動器電路100、主鎖存器電路200以及從鎖存器電路300。
時鐘驅動器電路100自外部接收時鐘信號（CLK），且可將時鐘信號提供至主鎖存器電路200及從鎖存器電路300。具體而言，時鐘驅動器電路100可輸出藉由使所提供輸入時鐘信號（CLK）反相而獲得的輸出信號（CLK_N）及藉由使時鐘信號（CLK_N）反相而獲得的時鐘信號（CLK_P）。
信號（CLK_P）可具有與自外部提供的輸入時鐘信號（CLK）相同的相位。因此，在下文中，信號（CLK_P）將被稱作時鐘信號，且信號（CLK_N）將被稱作反相時鐘信號。
稍後將更詳細地描述包含於時鐘驅動器電路100中的特定組件。
主鎖存器電路200及從鎖存器電路300可自外部接收資料信號（D）的輸入，且可提供呈輸出資料（Q）形式的資料信號。主鎖存器電路200及從鎖存器電路300暫時儲存所提供的資料信號（D），且由時鐘信號（CLK）將呈輸出資料（Q）形式的資料信號提供至外部。因此，輸出資料（Q）及資料信號（D）的內容相同。
將在下文更詳細地解釋包含於主鎖存器電路200及從鎖存器電路300中的具體組成元件。
圖3為用於解釋圖2的時鐘驅動器電路的示例電路圖。
參看圖3，時鐘驅動器電路（圖2的100）可包含第一反相器110及第二反相器120。
第一反相器110可接收輸入時鐘信號（CLK）且可使輸入時鐘信號反相以產生反相時鐘信號（CLK_N）。同樣地，第二反相器120可接收反相時鐘信號（CLK_N）且可使反相時鐘信號反相以產生時鐘信號（CLK_P）。
然而，示例實施例不限於圖3中所示出的時鐘驅動器電路。舉例而言，在本揭露的一些其他示例實施例中，時鐘驅動器電路100可包含一個反相器。在此情況下，時鐘驅動器電路100可將輸入時鐘信號（CLK）傳送至時鐘信號（CLK_P）。
圖4為用於解釋圖2的時鐘驅動器電路的電路圖。
參看圖4，第一反相器110可包含第一NMOS電晶體MN1及第一PMOS電晶體MP1，且第二反相器120可包含第二NMOS電晶體MN2及第二PMOS電晶體MP2。
第一反相器110可經由節點N1連接至第二反相器120。如圖4中所示，第一反相器110可將反相時鐘信號（CLK_N）提供至節點N1。
第二反相器120可將時鐘信號（CLK_P）提供至節點N2。
圖5A為用於解釋圖4的時鐘驅動器電路的示例佈局圖。
參看圖5A，時鐘驅動器電路100可包含第一反相器110及第二反相器（第二反相器120_1、第二反相器120_2），所述第一反相器及第二反相器安置於第一電源軌151與第二電源軌152之間。
第一電源軌151及第二電源軌152可在第一方向上長遠延伸。在本說明書中，第一方向將描述為意謂圖5A的左右方向。
舉例而言，第一電源軌151可為電源電壓（VDD）軌，且第二電源軌152可為接地電壓（VSS）軌，但不限於此。在下文中，假定第一電源軌151提供電源電壓（VDD）且第二電源軌152提供接地電壓（VSS）。
主動區（主動區171至主動區176）可界定於基底上。第一主動區至第三主動區（第一主動區171至第三主動區173）可在第一方向上延伸，且可經安置以在第一方向上彼此間隔開。在一些示例實施例中，第一主動區至第三主動區（第一主動區171至第三主動區173）可為包含N型雜質的區域。因此，NMOS電晶體可形成於第一主動區至第三主動區（第一主動區171至第三主動區173）上。
第四主動區至第六主動區（第四主動區174至第六主動區176）可在第一方向上延伸且可經安置以在第一方向上彼此間隔開。在一些示例實施例中，第四主動區至第六主動區（第四主動區174至第六主動區176）可為包含P型雜質的區域。因此，PMOS電晶體可形成於第四主動區至第六主動區（第四主動區174至第六主動區176）上。
第一主動區171及第四主動區174可在第二方向上彼此間隔開。在描述中，第二方向將描述為圖5A的豎直方向。因此，第二方向可正交於第一方向。
如圖5A中所示，第二主動區172及第五主動區175可在第二方向上彼此間隔開，且第三主動區173及第六主動區176可在第二方向上彼此間隔開。
第一反相器110可包含閘極線（閘極線161至閘極線164）。在所述閘極線中，不與主動區（主動區172、主動區175）重疊的閘極線（閘極線161、閘極線164）可為虛擬閘極線。閘極線（閘極線161至閘極線164）可在第二方向上長遠延伸且可經安置以在第一方向上彼此間隔開。閘極線（閘極線161至閘極線164）可形成為不與電源軌（電源軌151、電源軌152）重疊。
如圖5A中所示，閘極線（閘極線162、閘極線163）與第二主動區172重疊以形成第一NMOS電晶體MN1。閘極線（閘極線162、閘極線163）與第五主動區175重疊以形成第一PMOS電晶體MP1。第一NMOS電晶體MN1與第一PMOS電晶體MP1可在第二方向上對準。
第一反相器110可經由閘極線（閘極線162、閘極線163）接收輸入時鐘信號（CLK），且將輸入時鐘信號輸出至節點N1。
可與第一反相器110並排包含第二反相器（第二反相器120_1、第二反相器120_2）。第二反相器可包含第一子反相器120_1及第二子反相器120_2。如上文所描述，第二反相器120接收反相時鐘信號（CLK_N）且使反相時鐘信號反相以形成時鐘信號（CLK_P）。第一子反相器120_1與第二子反相器120_2的電路操作相同。在一些示例實施例中，第一子反相器120_1及第二子反相器120_2可對稱地形成於第一反相器110周圍。
第一子反相器120_1可包含閘極線（閘極線131至閘極線133）。閘極線（閘極線131至閘極線133）可在第二方向上長遠延伸且可經安置以在第一方向上彼此間隔開。
閘極線131可與第四主動區174重疊以形成第二PMOS電晶體MP2_1。閘極線131可與第一主動區171重疊以形成第二NMOS電晶體MN2_1。此外，閘極線141可與第六主動區176重疊以形成另一個第二PMOS電晶體MP2_2。閘極線141可與第三主動區173重疊以形成另一第二NMOS電晶體MN2_2。
可將由第一反相器110產生的反相時鐘信號（CLK_N）施加至閘極線131。閘極線131可與電源軌（電源軌151、電源軌152）重疊。更精確而言，閘極線131可跨電源軌（電源軌151、電源軌152）在第二方向上連續延伸。
閘極線（閘極線132、閘極線133）可安置於閘極線131兩側上。可將由第二反相器120_1形成的時鐘信號（CLK_P）施加至閘極線（閘極線132、閘極線133）。閘極線（閘極線132、閘極線133）可與電源軌（電源軌151、電源軌152）重疊。更精確而言，閘極線（閘極線132、閘極線133）可跨電源軌（電源軌151、電源軌152）在第二方向上連續延伸。
亦即，閘極線（閘極線131至閘極線133）可延伸至時鐘驅動器電路100外部。根據本揭露的一些示例實施例的半導體裝置包含經由閘極線（閘極線131至閘極線133）傳輸信號的時鐘驅動器100。
具體而言，時鐘驅動器100可經由閘極線131將反相時鐘信號（CLK_N）提供至外部。此外，時鐘驅動器100可經由閘極線（閘極線132、閘極線133）將時鐘信號（CLK_P）提供至外部。因此，時鐘驅動器100經由閘極線（閘極線131至閘極線133）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至在第二方向上並排配置的電路。
類似地，與子反相器120_1一致的子反相器120_2亦可經由閘極線（閘極線141至閘極線143）傳輸信號。
時鐘驅動器100可經由閘極線141將反相時鐘信號（CLK_N）提供至外部。另外，時鐘驅動器100可經由閘極線（閘極線142、閘極線143）將時鐘信號（CLK_P）提供至外部。因此，時鐘驅動器100經由閘極線（閘極線141至閘極線143）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至在第二方向上並排配置的電路。
在圖5A中，示出了經由總共六根閘極線（閘極線131至閘極線133及閘極線141至閘極線143）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）輸出至外部的時鐘驅動器100。然而，示例實施例不限於此。時鐘驅動器100可經由僅一根閘極線輸出時鐘信號（CLK_P）及反相時鐘信號（CLK_N）。自時鐘驅動器100延伸的閘極線的數目可視下文將描述的主鎖存器200及從鎖存器300的設置而變化。
在圖5A中，時鐘驅動器電路100還包含金屬115以及金屬116。
圖5B為沿圖5A的線A-A'截取的截面圖。
參看圖5B，根據本揭露的一些示例實施例的半導體裝置可包含基底1000、汲極區121、源極區122、閘極線141以及其類似者。
基底1000可為例如矽基底、砷化鎵基底、鍺化矽基底、陶瓷基底、石英基底、顯示器玻璃基底或其類似者，且可為絕緣體上矽（Silicon on Insulator；SOI）基底。在根據本揭露的示例實施例的半導體元件中，作為示例，基底1000描述為矽基底。
主動區173界定於基底1000中，且汲極區121及源極區122可形成於主動區173中。汲極區121及源極區122可形成於閘極線141兩側上。
在圖式中，僅示出其中汲極區121或源極區122形成於基底1000中的設置，但本揭露內容不限於此。在本揭露的一些示例實施例中，汲極區121及源極區122的上部表面可高於基底1000的上部表面例如經由磊晶生長（epitaxial growth）製程形成。
閘極線141可包含閘極絕緣薄膜145、閘極電極146以及硬遮蔽薄膜（hard mask film）147。在本揭露的一些示例實施例中，閘極線141可經由如圖式中所示出的先閘極製程（gate first process）形成，但不限於此。然而，示例實施例不限於此。舉例而言，閘極線141亦可經由替代製程或後閘極製程（gate last process）形成。
可形成閘極電極146以填充由閘極隔片148及閘極絕緣薄膜145所界定的溝渠。閘極電極146可包含例如具有高導電率的物質。在本揭露的一些示例實施例中，閘極電極146可包含但不限於多晶矽（polycrystalline silicon；poly Si）、非晶矽（amorphous silicon；a-Si）、鈦（Ti）、氮化鈦（titanium nitride；TiN）以及氮化鎢（tungsten nitride；WN）中的至少一者。
閘極絕緣薄膜145可形成於閘極電極146與基底1000之間。閘極絕緣薄膜145可包含與例如氧化矽、氮氧化矽、氮化矽以及氧化矽相比介電常數更高的介電材料。
閘極隔片148可形成於閘極電極146及閘極絕緣薄膜145的側壁上。閘極隔片148可包含但不限於例如氮化矽、氮氧化矽、氧化矽或其類似者。
硬遮蔽薄膜147可形成於閘極電極146上。硬遮蔽薄膜147可包含但不限於例如氮化矽、氮氧化矽、氧化矽以及其類似者。
觸點124可形成於汲極區121上。觸點124可與金屬117及汲極區121電性連接。觸點124可形成於層間絕緣薄膜123中。觸點124可包含例如導電物質。在本揭露的一些示例實施例中，此類導電物質可包含多晶矽、金屬矽化物化合物、導電金屬氮化物以及金屬中的至少一者，但本揭露不限於此。
金屬117可形成於層間絕緣薄膜123上。如圖5B中所示，金屬117可配置於M1層上，但示例實施例不限於此。金屬117可包含例如導電物質。此等導電物質的示例包含摻雜多晶矽、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、鈦（Ti）、鉭（Ta）、鎢（W）以及其類似者。然而，示例實施例不限於此。
如圖5A中所示，金屬117可經由通孔電性連接至閘極線143。可將反相器120_2的輸出節點N2的電壓施加至金屬117。
圖5C為用於解釋圖4的時鐘驅動器電路的佈局圖。
參看圖5C，根據本揭露的一些示例實施例的半導體裝置可包含具有與圖5A中所示出的佈局不同的佈局的正反器電路。
具體而言，不同於圖5A中所示的佈局，時鐘驅動器100可不包含第三主動區173及第六主動區176。閘極線141電性連接至閘極線131，且可將反相時鐘信號（CLK_N）施加至閘極線131。閘極線（閘極線142、閘極線143）分別電性連接至閘極線（閘極線132、閘極線133），且可將時鐘信號（CLK_P）施加至閘極線132、閘極線133。
圖6為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖。
參看圖6，正反器可包含主鎖存器電路200及從鎖存器電路300。
主鎖存器200可包含第一傳輸閘220、第一反相器230、第一主鎖存器三態反相器240。
主鎖存器200可儲存經由節點N3輸入的資料信號（D），且可將資料信號（D）輸出至節點N5。具體而言，主鎖存器200可基於時鐘信號（CLK_P）及反相時鐘信號（CLK_N）輸出所輸入資料信號（D）。
具體而言，第一傳輸閘220自節點N3接收由反相器210反相的資料信號（D）。當時鐘信號（CLK_P）為邏輯低（L）且反相時鐘信號（CLK_N）為邏輯高（H）時，第一傳輸閘220可使輸入反相且可將所述輸入輸出至節點N4。
第一傳輸閘220可與第一主鎖存器三態反相器240共用輸出終端。第一主鎖存器三態反相器240可使由第一反相器230提供的輸出信號反相，且可將所述輸出信號輸出至節點N4。
具體而言，當時鐘信號（CLK_P）為邏輯高（H）且反相時鐘信號（CLK_N）為邏輯低（L）時，第一主鎖存器三態反相器240可藉由第一反相器230使輸出至節點N5的信號反相，且可將經反相信號輸出至節點N4。相反，當時鐘信號（CLK_P）為邏輯低（L）且反相時鐘信號（CLK_N）為邏輯高（H）時，第一主鎖存器三態反相器240不將信號輸出至節點N4。
從鎖存器300可包含第二傳輸閘250、第二反相器260以及第一從鎖存器三態反相器270。從鎖存器300可與上文所描述的主鎖存器電路200類似地操作。
具體而言，從鎖存器300可儲存經由節點N5輸入的資料信號（D），且可將資料信號（D）輸出至節點N7。具體而言，從鎖存器300可基於時鐘信號（CLK_P）及反相時鐘信號（CLK_N）將經輸入資料信號（D）輸出至節點N6。輸出至節點N6的資料信號藉由第二反相器260反相且輸出至節點N7。
具體而言，第二傳輸閘250自節點N5接收資料信號（D）。當時鐘信號（CLK_P）為邏輯高（H）且反相時鐘信號（CLK_N）為邏輯低（L）時，第二傳輸閘250可將所述輸入輸出至節點N6。
第二傳輸閘250可與第一從鎖存器三態反相器270共用輸出終端。第一從鎖存器三態反相器270可使由第二反相器260提供的輸出信號反相且可將所述反相信號輸出至節點N6。
具體而言，當時鐘信號（CLK_P）為邏輯低（L）且反相時鐘信號（CLK_N）為邏輯高（H）時，第一從鎖存器三態反相器270可藉由第二反相器260使輸出至節點N7的信號反相，且可將經反相信號輸出至節點N6。相反，當時鐘信號（CLK_P）為邏輯高（H）且反相時鐘信號（CLK_N）為邏輯低（L）時，第一從鎖存器三態反相器270可自節點N6阻斷第二反相器260。
圖7A及圖7B為包含於圖6的正反器電路中的三態反相器的電路圖。
首先參看圖7A，第一主鎖存器三態反相器240可包含第三NMOS電晶體至第四NMOS電晶體（第三NMOS電晶體MN3、第四NMOS電晶體MN4）及第三PMOS電晶體至第四PMOS電晶體（第三PMOS電晶體MP3、第四PMOS電晶體MP4）。前述電晶體可串聯配置於電源電壓（VDD）與接地電壓（VSS）之間。
由於上文已描述第一主鎖存器三態反相器240的具體操作，因此將不提供其描述。亦即，輸入至節點N5的資料信號（D）的輸出至節點N4可受第三PMOS電晶體MP3及第三NMOS電晶體MN3控制，所述MP3及MN3經由時鐘信號（CLK_P）或反相時鐘信號（CLK_N）閘控。
參看圖7B，第一從鎖存器三態反相器270可包含第五NMOS電晶體至第六NMOS電晶體（第五NMOS電晶體MN5、第六NMOS電晶體MN6）及第五PMOS電晶體至第六PMOS電晶體（第五PMOS電晶體MP5、第六PMOS電晶體MP6）。電晶體可串聯配置於電源電壓（VDD）與接地電壓（VSS）之間。
第一從鎖存器三態反相器270的設置與上文所描述的設置相同。亦即，輸入至節點N7的資料信號（D）的輸出至節點N6可受第五NMOS電晶體MN5及第五PMOS電晶體MP5控制，所述MN5及MP5分別經由時鐘信號（CLK_P）或反相時鐘信號（CLK_N）閘控。
圖8A及圖8B為用於解釋圖6的正反器電路的佈局圖。
首先參看圖8A，示出了反相器210及主鎖存器電路200的佈局。具體而言，示出了反相器210、第一傳輸閘220、反相器230以及第一主鎖存器三態反相器240的佈局。
如上文所描述，將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）施加至閘極線（閘極線131至閘極線133）。亦即，藉由在第二方向上延伸的閘極線（閘極線131至閘極線133）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）自時鐘驅動器100提供至主鎖存器200。
正反器可包含主動區（主動區181至主動區187）。圖8A中所示出的閘極線可與各別主動區（主動區181至主動區187）重疊以形成電晶體。
舉例而言，閘極線131可與主動區182重疊以形成第三PMOS電晶體MP3，且可與主動區186重疊以形成第三NMOS電晶體MN3。第三PMOS電晶體MP3及第三NMOS電晶體MN3可經由節點N4電性連接至反相器230的閘極線231。
可經由第一電源軌151將電源電壓（VDD）提供至第三PMOS電晶體MP3。可經由第三電源軌153將接地電壓（VSS）提供至第三NMOS電晶體MN3。
閘極線241可與主動區183重疊以形成第四PMOS電晶體MP4，且可與主動區186重疊以形成第四NMOS電晶體MN4。
不與主動區重疊的閘極線（閘極線211、閘極線213以及閘極線242）可為虛擬閘極。
在圖8A中，正反器電路還包含閘極線212、金屬214以及金屬221。
參看圖8B，示出了從鎖存器電路300的佈局。具體而言，示出了第二傳輸閘250、反相器260、第一從鎖存器三態反相器270以及反相器280的佈局。
從鎖存器電路300可在第一方向上與主鎖存器電路200依序配置。亦即，從鎖存器電路300可在與主鎖存器電路200共用第一電源軌151及第三電源軌153時在第一方向上依序配置。
正反器可包含主動區（主動區188至主動區195）。圖8B中所示出的閘極線可與各別主動區（主動區188至主動區195）重疊以形成電晶體。
舉例而言，閘極線141可與主動區188重疊以形成第五PMOS電晶體MP5。將反相時鐘信號（CLK_N）施加至如上文所描述的閘極線141。將時鐘信號（CLK_P）施加至配置於閘極線141兩側上的閘極線（閘極線142、閘極線143）。
閘極線271可與主動區188重疊以形成第六PMOS電晶體MP6。
因此，藉由在第二方向上長遠延伸的閘極線（閘極線131至閘極線133及閘極線141至閘極線143）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）自時鐘驅動器100提供至主鎖存器電路200及從鎖存器電路300。
在根據本揭露的一些示例實施例的半導體裝置中，由於時鐘信號（CLK_P）及反相時鐘信號（CLK_N）經由閘極線（閘極線131至閘極線133及閘極線141至閘極線143）傳輸至主鎖存器電路200及從鎖存器電路300，因此主鎖存器電路200及從鎖存器電路300可不使用另一金屬接收時鐘信號（CLK_P）及反相時鐘信號（CLK_N）。
舉例而言，可經由M1層或位於M1層上方且經由通孔連接至M1層的M2層將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）傳輸至主鎖存器電路200及從鎖存器電路300。然而，由於主鎖存器電路200及從鎖存器電路300兩者自例如單元內的佈線接收時鐘信號（CLK_P）及反相時鐘信號（CLK_N），因此佈局中的金屬連接複雜度可能會增加。因此，可能出現諸如製造難度增大或電路區域增加的問題。
因此，在一或多個示例實施例中，藉由在第二方向上延伸的閘極線（閘極線131至閘極線133及閘極線141至閘極線143）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）自時鐘驅動器100提供至包含於半導體裝置中的主鎖存器電路200及從鎖存器電路300。因此，由於例如單元內的佈線使得時鐘驅動器100與主鎖存器及從鎖存器處於不同列，有可能減少M1層或M2層的連接數及減少（或替代地，防止）諸如製造難度增大或電路區域增加的問題。
在圖8B中，正反器電路還包含閘極線232、閘極線272、閘極線261、閘極線262、閘極線281、閘極線282以及金屬251。
圖9為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例佈局圖。
參看圖9，根據本揭露的一些示例實施例的半導體裝置可包含在第二方向（亦即，圖9的豎直方向）上配置的時鐘驅動器電路100、主鎖存器電路200以及從鎖存器電路300。
在圖9中，從鎖存器電路300、時鐘驅動器電路100以及主鎖存器電路200示出為在第二方向上自頂部依序配置，但本揭露內容不限於此。舉例而言，時鐘驅動器電路100、主鎖存器電路200以及從鎖存器電路300可以此次序在第二方向上依序配置。亦即，當三個電路均在第二方向上配置時，其配置次序不受限制。
閘極線（閘極線131至閘極線133及閘極線141至閘極線143）可經配置以在第二方向上穿越時鐘驅動器電路100、主鎖存器電路200以及從鎖存器電路300。
如在上述示例實施例中，可經由閘極線（閘極線131至閘極線133及閘極線141至閘極線143）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至電路。舉例而言，可將反相時鐘信號（CLK_N）施加至閘極線131，且可將時鐘信號（CLK_P）施加至閘極線（閘極線132、閘極線133）。另外，可將反相時鐘信號（CLK_N）施加至閘極線141，且可將時鐘信號（CLK_P）施加至閘極線（閘極線142、閘極線143）。
圖10為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例方塊圖。
參看圖10，根據本揭露的一些示例實施例的半導體裝置可包含多位元正反器。
具體而言，圖10的半導體裝置20可包含接收2位元輸入（輸入D0、輸入D1）以提供2位元輸出（輸出Q0、輸出Q1）的D正反器。
圖11為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖。
參看圖11，示出了具有2位元輸入（輸入D0、輸入D1）且提供2位元輸出（輸出Q0、輸出Q1）的正反器。圖11中所示出的各別電路組件類似於圖6中所示出的電路組件。換言之，類似附圖標號可指示類似標記。
在圖11中，正反器包含如同反相器210和反相器280的反相器310、反相器410、反相器380、反相器480、如同第一反相器230的第一反相器330、第一反相器430、如同第二反相器260的第二反相器360、第二反相器460以及節點N8、節點N9、節點N10、節點N11、節點N12。
圖12A及圖12B為用於解釋圖11的正反器電路的佈局圖。
參看圖12A及圖12B，正反器的一部分示出為配置於中心時鐘驅動器周圍的兩側上。作為參考，圖12A及圖12B中所示出的佈局為示例，且本揭露的半導體裝置不受圖12A及圖12B中所示出的佈局設置限制。
電源電壓（VDD）可經由第一電源軌151提供給PMOS電晶體。接地電壓（VSS）可經由第三電源軌153提供給NMOS電晶體。
電源電壓（VDD）可經由第四電源軌154提供給PMOS電晶體。接地電壓（VSS）可經由第二電源軌152提供給NMOS電晶體。
在圖12A所示出的佈局中，時鐘驅動器將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至閘極線（閘極線131至閘極線133）。傳輸閘（傳輸閘320、傳輸閘420）以及第一主鎖存器三態反相器及第二主鎖存器三態反相器（第一主鎖存器三態反相器340、第二主鎖存器三態反相器440）自閘極線131接收時鐘信號（CLK_P），且自閘極線（閘極線132、閘極線133）接收反相時鐘信號（CLK_N）。因此，如在上述示例實施例中，各電路組件自閘極線（閘極線131至閘極線133）而非金屬接收時鐘信號（CLK_P）及反相時鐘信號（CLK_N）。
圖12A的佈局還包含金屬314、金屬321、金屬414、金屬421、閘極線311、閘極線312、閘極線313、閘極線341、閘極線342、閘極線331、閘極線411、閘極線412、閘極線441、閘極線442、閘極線431、主動區381、主動區382、主動區383、主動區384以及主動區385。
在圖12B所示出的佈局中，時鐘驅動器將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至閘極線（閘極線141至閘極線143）。傳輸閘（傳輸閘350、傳輸閘450）以及第一從鎖存器三態反相器及第二從鎖存器三態反相器（第一從鎖存器三態反相器370、第二從鎖存器三態反相器470）自閘極線141接收時鐘信號（CLK_P），且自閘極線（閘極線142、閘極線143）接收反相時鐘信號（CLK_N）。因此，如在上述示例實施例中，各電路組件自閘極線（閘極線141至閘極線143）而非金屬接收時鐘信號（CLK_P）及反相時鐘信號（CLK_N）。
圖12B的佈局還包含金屬351、閘極線361、閘極線362、閘極線371、閘極線372、閘極線381以及閘極線382。
圖13為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖，且圖14為用於解釋圖13的正反器電路的佈局圖。
參看圖13，根據本揭露的一些示例實施例的半導體裝置可包含n位元（n為2或大於2的自然數）多位元正反器。圖13的半導體裝置10可包含具有n位元輸入（D）且提供n位元輸出（Q）的D正反器。
參看圖14，示出了n位元多位元正反器10的示例佈局。
n位元多位元正反器10可包含時鐘驅動器500及多個正反器（正反器500_1至正反器500_n+1）。多個正反器（正反器500_1至正反器500_n+1）可包含分別在第一方向上依序配置的主鎖存器電路及從鎖存器電路。
可經由在第二方向上長遠延伸的閘極線（閘極線131至閘極線133）將時鐘信號（CLK_P）及反相時鐘信號（CLK_N）提供至主鎖存器電路。
從鎖存器電路可經由在第二方向上長遠延伸的閘極線（閘極線141至閘極線143）接收時鐘信號（CLK_P）及反相時鐘信號（CLK_N）。
在圖14中，多個正反器（正反器500_1至正反器500_n+1）示出為配置於時鐘驅動器500兩側上，但本揭露的示例實施例不限於此。多個正反器（正反器500_1至正反器500_n+1）可配置於時鐘驅動器500僅一側上。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本揭露的示例實施例的情況下，可對示例實施例進行許多變化及修改。因此，所揭露示例實施例僅用於通用及描述性含義而非出於限制的目的。
10‧‧‧正反器20‧‧‧半導體裝置100‧‧‧時鐘驅動器電路/時鐘驅動器110、120、120_1、120_2、210、230、260、280、310、330、360、380、410、430、460、480‧‧‧反相器115、116、117、214、221、251、314、321、351、414、421‧‧‧金屬121‧‧‧汲極區122‧‧‧源極區123‧‧‧層間絕緣薄膜124‧‧‧觸點131、132、133、141、142、143、161、162、163、164、211、212、213、231、232、241、242、261、262、271、272、281、282、311、312、313、331、341、342、361、362、371、372、411、412、431、441、442‧‧‧閘極線145‧‧‧閘極絕緣薄膜146‧‧‧閘極電極147‧‧‧硬遮蔽薄膜148‧‧‧閘極隔片151‧‧‧第一電源軌/電源軌152‧‧‧第二電源軌/電源軌153‧‧‧第三電源軌154‧‧‧第四電源軌171‧‧‧第一主動區/主動區172‧‧‧第二主動區/主動區173‧‧‧第三主動區/主動區174‧‧‧第四主動區175‧‧‧第五主動區/主動區176‧‧‧第六主動區/主動區181、182、183、184、185、186、187、188、189、191、192、193、194、195、383、384、385‧‧‧主動區200‧‧‧主鎖存器電路/主鎖存器220‧‧‧第一傳輸閘240、340‧‧‧第一主鎖存器三態反相器250‧‧‧第二傳輸閘270、370‧‧‧第一從鎖存器三態反相器300‧‧‧從鎖存器電路/從鎖存器320、350、420、450‧‧‧傳輸閘381、382‧‧‧閘極線/主動區440‧‧‧第二主鎖存器三態反相器470‧‧‧第二從鎖存器三態反相器500‧‧‧時鐘驅動器500_1、500_2、500_3、500_4、…500_n、500_n+1‧‧‧正反器1000‧‧‧基底D0、D1‧‧‧輸入MN1‧‧‧第一NMOS電晶體MN2、MN2_1、MN2_2‧‧‧第二NMOS電晶體MN3‧‧‧第三NMOS電晶體MN4‧‧‧第四NMOS電晶體MN5‧‧‧第五NMOS電晶體MN6‧‧‧第六NMOS電晶體MP1‧‧‧第一PMOS電晶體MP2、MP2_1、MP2_2‧‧‧第二PMOS電晶體MP3‧‧‧第三PMOS電晶體MP4‧‧‧第四PMOS電晶體MP5‧‧‧第五PMOS電晶體MP6‧‧‧第六PMOS電晶體N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12‧‧‧節點Q0、Q1‧‧‧輸出D‧‧‧輸入資料/資料信號/輸入Q‧‧‧輸出資料/輸出CLK、CLK_P、CLK_N‧‧‧信號VDD‧‧‧電源電壓VSS‧‧‧接地電壓A-A'‧‧‧線
本揭露的上述及其他態樣及特徵藉由參考附圖而詳細描述其一些示例實施例將變得更顯而易見，其中： 圖1為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例方塊圖。 圖2為用於解釋圖1的正反器的方塊圖。 圖3為用於解釋圖2的時鐘驅動器電路的電路圖。 圖4為用於解釋圖2的時鐘驅動器電路的電路圖。 圖5A為用於解釋圖4的時鐘驅動器電路的佈局圖。 圖5B為沿圖5A的線A-A'截取的截面圖。 圖5C為用於解釋圖4的時鐘驅動器電路的佈局圖。 圖6為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖。 圖7A及圖7B為包含於圖6的正反器電路中的三態反相器的電路圖。 圖8A及圖8B為用於解釋圖6的正反器電路的佈局圖。 圖9為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例佈局圖。 圖10為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例方塊圖。 圖11為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖。 圖12A及圖12B為用於解釋圖11的正反器電路的佈局圖。 圖13為包含於根據本揭露的一些示例實施例的半導體裝置中的正反器的示例電路圖。 圖14為用於解釋圖13的正反器電路的佈局圖。
100‧‧‧時鐘驅動器電路
200‧‧‧主鎖存器電路
300‧‧‧從鎖存器電路
CLK、CLK_P、CLK_N‧‧‧信號
D‧‧‧資料信號
Q‧‧‧輸出資料

Claims (19)

  1. 一種半導體裝置，包括：時鐘驅動器，與所述半導體裝置的第一列相關聯，所述時鐘驅動器經設置以輸出時鐘信號以及反相時鐘信號，所述時鐘驅動器包含包括各自在第一方向上延伸的第一閘極線、第二閘極線、第三閘極線以及第四閘極線的多個閘極線，以使得所述多個閘極線至少延伸至所述半導體裝置的第二列，所述第一閘極線以及所述第二閘極線各自經設置以接收所述時鐘信號，且所述第三閘極線以及所述第四閘極線各自經設置以接收所述反相時鐘信號；主鎖存器電路，與所述半導體裝置的所述第二列相關聯，且與在所述第一方向上延伸的所述第一閘極線以及所述第三閘極線重疊，以使得所述主鎖存器電路經設置以自所述第一閘極線接收所述時鐘信號，以及自所述第三閘極線接收所述反相時鐘信號；以及從鎖存器電路，與所述半導體裝置的所述第二列相關聯，且與在所述第一方向上延伸的所述第二閘極線以及所述第四閘極線重疊，以使得所述從鎖存器電路經設置以自所述第二閘極線接收所述時鐘信號，以及自所述第四閘極線接收所述反相時鐘信號。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括：第一電源軌，在第二方向上延伸，所述第二方向為與所述第一方向不同的方向，以使得所述時鐘驅動器、所述主鎖存器電路以及所述從鎖存器電路各自連接至所述第一電源軌。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第一電源軌經設置以接收電源電壓。
  4. 如申請專利範圍第3項所述的半導體裝置，更包括：第二電源軌，在所述第二方向上延伸，以使得所述主鎖存器電路以及所述從鎖存器電路各自連接至所述第二電源軌，所述第二電源軌經設置以接收接地電壓。
  5. 如申請專利範圍第2項所述的半導體裝置，其中所述主鎖存器電路以及所述從鎖存器電路在所述第二方向上依序配置。
  6. 如申請專利範圍第2項所述的半導體裝置，其中所述第一方向與所述第二方向彼此正交。
  7. 如申請專利範圍第2項所述的半導體裝置，其中所述第一閘極線以及所述第二閘極線與所述第一電源軌重疊，以使得所述時鐘驅動器、所述主鎖存器電路以及所述從鎖存器電路經由所述第一閘極線以及所述第二閘極線中的一或多者連接至所述第一電源軌。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一閘極線包含，第一子閘極線，位於所述第二閘極線的第一側面上，以及第二子閘極線，位於所述第二閘極線的第二側面上。
  9. 一種半導體裝置，包括：時鐘驅動器，與所述半導體裝置的第一列相關聯，所述時鐘驅動器經設置以輸出時鐘信號及反相時鐘信號，所述時鐘驅動器包含包括各自在第一方向上延伸的第一閘極線以及第二閘極線的多個閘極線，以使得所述多個閘極線至少延伸至所述半導體裝置的第二列及第三列，所述第一閘極線經設置以接收所述時鐘信號，以及所述第二閘極線經設置以接收所述反相時鐘信號； 第一正反器，與所述半導體裝置的所述第二列相關聯，以使得所述第一正反器在所述第一方向上與所述時鐘驅動器依序配置，所述第一正反器經設置以自在所述第一方向上延伸的所述第一閘極線接收所述時鐘信號以及自在所述第一方向上延伸的所述第二閘極線接收所述反相時鐘信號；以及第二正反器，與所述半導體裝置的所述第三列相關聯，以使得所述第二正反器在所述第一方向上與所述時鐘驅動器依序配置，所述第二正反器經設置以自在所述第一方向上延伸的所述第一閘極線接收所述時鐘信號以及自在所述第一方向上延伸的所述第二閘極線接收所述反相時鐘信號。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一正反器包含，第一主鎖存器電路，與所述第一閘極線以及所述第二閘極線重疊，以使得所述第一主鎖存器電路經設置以自所述第一閘極線接收所述時鐘信號，以及自所述第二閘極線接收所述反相時鐘信號；以及第一從鎖存器電路，與所述第一閘極線以及所述第二閘極線重疊，以使得所述第一從鎖存器電路經設置以自所述第一閘極線接收所述時鐘信號，以及自所述第二閘極線接收所述反相時鐘信號，以及所述第二正反器包含，第二主鎖存器電路，與所述第一閘極線以及所述第二閘極線重疊，以使得所述第二主鎖存器電路經設置以自所述第一閘極線接收所述時鐘信號，以及自所述第二閘極線接收所述反相時鐘信 號；以及第二從鎖存器電路，與所述第一閘極線以及所述第二閘極線重疊，以使得所述第二從鎖存器電路經設置以自所述第一閘極線接收所述時鐘信號，以及自所述第二閘極線接收所述反相時鐘信號。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一主鎖存器電路以及所述第一從鎖存器電路在第二方向上依序配置，以及所述第二主鎖存器電路以及所述第二從鎖存器電路在所述第二方向上依序配置，所述第二方向正交於所述第一方向。
  12. 如申請專利範圍第10項所述的半導體裝置，更包括：第一電源軌以及第二電源軌，所述第一電源軌以及所述第二電源軌在第二方向上各自延伸，以使得所述第一電源軌以及所述第二電源軌在所述第一方向上彼此間隔開。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第一正反器以及所述時鐘驅動器各自連接至所述第一電源軌，以及所述第二正反器以及所述時鐘驅動器各自連接至所述第二電源軌。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述第一閘極線以及所述第二閘極線各自與所述第一電源軌重疊。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述第一閘極線以及所述第二閘極線各自與所述第二電源軌重疊。
  16. 如申請專利範圍第9項所述的半導體裝置，其中 所述第一正反器位於所述時鐘驅動器的第一側面上，以及所述第二正反器位於所述時鐘驅動器的第二側面上。
  17. 如申請專利範圍第9項所述的半導體裝置，更包括：第三閘極線，在所述第一方向上跨越所述時鐘驅動器、所述第一正反器以及所述第二正反器，其中所述第一正反器以及所述第二正反器各自經設置以自所述第三閘極線接收掃描信號、致能信號、重置信號以及設置信號中的至少一者。
  18. 一種半導體裝置，包括：時鐘驅動器，經設置以輸出時鐘信號以及反相時鐘信號；第一正反器，位於所述時鐘驅動器的第一側面上，以使得所述第一正反器在第一方向上鄰接於所述時鐘驅動器；第二正反器，位於所述時鐘驅動器的第二側面上，以使得所述第二正反器在所述第一方向上鄰接於所述時鐘驅動器；第一閘極線，在所述第一方向上跨越所述時鐘驅動器以及所述第一正反器；以及第二閘極線，在所述第一方向上跨越所述時鐘驅動器以及所述第二正反器，其中所述第一正反器以及所述時鐘驅動器各自連接至第一電源軌，以及所述第二正反器以及所述時鐘驅動器各自連接至第二電源軌。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第一閘極線經設置以接收所述時鐘信號，以及 所述第二閘極線經設置以接收所述反相時鐘信號。
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