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QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
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Diese Anmeldung beansprucht den Vorzug vor der
koreanischen Patentanmeldung 10-2018-0000818 , eingereicht am 3. Januar 2018 beim koreanischen Amt für geistiges Eigentum, und alle die Vorteile, die daraus nach 35 U.S.C. §119 entstehen, wobei deren Inhalte hier durch Bezugnahme in ihrer Gänze aufgenommen sind.
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HINTERGRUND
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Erfindungsgebiet
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Beispielhafte Ausführungsformen beziehen sich auf ein Halbleiterbauelement.
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Beschreibung der verwandten Technik
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Halbleiterbauelemente können gemäß dem Bedarf der Elektronikindustrie verkleinert und mit mehreren Funktionen ausgestattet werden, und sie können im Gewicht verringert werden, um die Kosten der Herstellung zu reduzieren. Die Halbleiterbauelemente können in ein Halbleiterspeicherbauelement zum Speichern von logischen Daten, ein Halbleiterlogikbauelement zum Durchführen einer operativen Verarbeitung der logischen Daten, ein Hybrid-Halbleiterbauelement, das ein Speicherelement und ein Logikelement umfasst, und dergleichen klassifiziert werden.
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Das Halbleiterspeicherbauelement kann Flipflop-Schaltungen und ein Latch umfassen. Zum Konzipieren eines Halbleiter-Chips besteht eine zunehmende Nachfrage nach Operationseigenschaften eines Halbleiterspeicherbauelements, wie zum Beispiel nach einem Flipflop und insbesondere nach einem Flipflop mit geringer Fläche, und einer Latch-Schaltung, die in einer hochintegrierten Schaltung angeordnet werden kann.
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ZUSAMMENFASSUNG
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Beispielhafte Ausführungsformen der vorliegenden Offenbarung stellen ein Halbleiterbauelement bereit, das ein Flipflop mit geringer Fläche umfasst.
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Beispielhafte Ausführungsformen der vorliegenden Offenbarung sind nicht auf die oben erwähnten beschränkt, und andere beispielhafte Ausführungsformen, die nicht erwähnt sind, können von Fachleuten anhand der folgenden Beschreibung klar verstanden werden.
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Gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung umfasst ein Halbleiterbauelement Folgendes: einen Takttreiber, der dazu ausgelegt ist, ein Taktsignal und ein invertiertes Taktsignal auszugeben, wobei der Takttreiber eine erste Gate-Leitung, eine zweite Gate-Leitung, eine dritte Gate-Leitung und eine vierte Gate-Leitung umfasst, die jeweils in einer ersten Richtung verlaufen, wobei die erste Gate-Leitung und die zweite Gate-Leitung jeweils dazu ausgelegt sind, das Taktsignal zu empfangen, und die dritte Gate-Leitung und die vierte Gate-Leitung jeweils dazu ausgelegt sind, das invertierte Taktsignal zu empfangen; eine Master-Latch-Schaltung, welche die erste Gate-Leitung und die dritte Gate-Leitung so überlappt, dass die Master-Latch-Schaltung dazu ausgelegt ist, das Taktsignal aus der ersten Gate-Leitung zu empfangen und das invertierte Taktsignal aus der dritten Gate-Leitung zu empfangen; und eine Slave-Latch-Schaltung, welche die zweite Gate-Leitung und die vierte Gate-Leitung so überlappt, dass die Slave-Latch-Schaltung dazu ausgelegt ist, das Taktsignal aus der zweiten Gate-Leitung zu empfangen und das invertierte Taktsignal aus der vierten Gate-Leitung zu empfangen.
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Gemäß anderen beispielhaften Ausführungsformen der vorliegenden Offenbarung umfasst ein Halbleiterbauelement Folgendes: einen Takttreiber, der dazu ausgelegt ist, ein Taktsignal und ein invertiertes Taktsignal auszugeben, wobei der Takttreiber eine erste Gate-Leitung und eine zweite Gate-Leitung umfasst, die jeweils in einer ersten Richtung verlaufen, wobei die erste Gate-Leitung dazu ausgelegt ist, das Taktsignal zu empfangen, und die zweite Gate-Leitung dazu ausgelegt ist, das invertierte Taktsignal zu empfangen; ein erstes Flipflop, das sequentiell mit dem Takttreiber in der ersten Richtung angeordnet ist, wobei das erste Flipflop dazu ausgelegt ist, das Taktsignal aus der ersten Gate-Leitung zu empfangen und das invertierte Taktsignal aus der zweiten Gate-Leitung zu empfangen; und ein zweites Flipflop, das sequentiell mit dem Takttreiber in der ersten Richtung angeordnet ist, wobei das zweite Flipflop dazu ausgelegt ist, das Taktsignal aus der ersten Gate-Leitung zu empfangen und das invertierte Taktsignal aus der zweiten Gate-Leitung zu empfangen.
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Gemäß anderen beispielhaften Ausführungsformen der vorliegenden Offenbarung umfasst ein Halbleiterbauelement Folgendes: einen Takttreiber, der dazu ausgelegt ist, ein Taktsignal und ein invertiertes Taktsignal auszugeben; eine erste Master-Latch-Schaltung, die in einer ersten Richtung angrenzend an den Takttreiber ist; eine erste Slave-Latch-Schaltung, die in der ersten Richtung angrenzend an den Takttreiber ist; eine erste Gate-Leitung, die den Takttreiber und die erste Master-Latch-Schaltung in der ersten Richtung kreuzt; und eine zweite Gate-Leitung, die den Takttreiber und die erste Slave-Latch-Schaltung in der ersten Richtung kreuzt.
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Gemäß anderen beispielhaften Ausführungsformen der vorliegenden Offenbarung umfasst ein Halbleiterbauelement Folgendes: einen Takttreiber, der dazu ausgelegt ist, ein Taktsignal und ein invertiertes Taktsignal auszugeben; ein erstes Flipflop auf einer ersten Seite des Takttreibers, so dass das erste Flipflop in einer ersten Richtung angrenzend an den Takttreiber ist; ein zweites Flipflop auf einer zweiten Seite des Takttreibers, so dass das zweite Flipflop in der ersten Richtung angrenzend an den Takttreiber ist; eine erste Gate-Leitung, die den Takttreiber und das erste Flipflop in der ersten Richtung kreuzt, und eine zweite Gate-Leitung, die den Takttreiber und das zweite Flipflop in der ersten Richtung kreuzt.
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Figurenliste
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Die oben genannten und andere Aspekte und Merkmale der vorliegenden Offenbarung werden besser verstanden werden, indem einige beispielhafte Ausführungsformen davon ausführlich unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden:
- 1 ist ein beispielhaftes Blockdiagramm eines Flipflops, das in einem Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung;
- 2 ist ein Blockdiagramm, um das Flipflop der 1 zu erklären;
- 3 ist ein Schaltplan, um eine Takttreiberschaltung der 2 zu erklären;
- 4 ist ein Schaltplan, um die Takttreiberschaltung der 2 zu erklären;
- 5a ist ein Layout-Diagramm, um die Takttreiberschaltung der 4 zu erklären;
- 5b ist eine Querschnittsansicht entlang der Linie A-A' in 5a;
- 5c ist ein Layout-Diagramm, um die Takttreiberschaltung der 4 zu erklären;
- 6 ist ein beispielhafter Schaltplan eines Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung;
- 7a und 7b sind Schaltpläne von Tristate-Invertern, die in der Flipflopschaltung der 6 enthalten sind;
- 8a und 8b sind Layout-Diagramme, um die Flipflopschaltung der 6 zu erklären;
- 9 ist ein beispielhaftes Layout-Diagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung;
- 10 ist ein beispielhaftes Blockdiagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung;
- 11 ist ein beispielhafter Schaltplan des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung;
- 12a und 12b sind Layout-Diagramme, um die Flipflopschaltung der 11 zu erklären;
- 13 ist ein beispielhaftes Blockdiagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung; und
- 14 ist ein Layout-Diagramm, um die Flipflop-Schaltung der 13 zu erklären.
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AUSFÜHRLICHE BESCHREIBUNG
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Die 1 ist ein beispielhaftes Blockdiagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung.
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Mit Bezug auf die 1 kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung ein D-Flipflop 10 umfassen, das durch ein Eingangstaktsignal Eingangsdaten (D) temporär speichert und die gespeicherten Daten in der Form von Ausgangsdaten (Q) ausgibt.
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In dem in der 1 veranschaulichten Flipflop 10 können die Eingangsdaten (D) 1 Bit an Daten umfassen. Ausgangsdaten (Q), die vom Flipflop 10 ausgegeben werden, können ebenfalls 1 Bit an Daten umfassen.
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Die in der 1 veranschaulichte Form des Flipflops 10 ist ein Beispiel, und das Flipflop 10 kann des Weiteren zum Beispiel ein Scan-Enable-Signal, ein Rücksetzsignal, ein Setzsignal und dergleichen von außen empfangen.
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Die 2 ist ein beispielhaftes Blockdiagramm, um das Flipflop der 1 zu erklären.
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Mit Bezug auf die 2 kann das Flipflop 10 eine Takttreiberschaltung 100, eine Master-Latch-Schaltung 200 und eine Slave-Latch-Schaltung 300 umfassen.
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Die Takttreiberschaltung 100 empfängt ein Taktsignal (CLK) von außerhalb und kann der Master-Latch-Schaltung 200 und der Slave-Latch-Schaltung 300 das Taktsignal bereitstellen. Insbesondere kann die Takttreiberschaltung 100 ein Ausgangssignal (CLK_N), das durch Invertieren des bereitgestellten Eingangstaktsignals (CLK) gewonnen wird, und ein Taktsignal (CLK_P), das durch Invertieren des Taktsignals (CLK_N) gewonnen wird, ausgeben.
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Das Signal (CLK_P) kann die gleiche Phase wie das Eingangstaktsignal (CLK) aufweisen, das von außerhalb bereitgestellt wird. Daher wird hier nachstehend das Signal (CLK_P) als ein Taktsignal bezeichnet, und das Signal (CLK_N) wird als ein invertiertes Taktsignal bezeichnet.
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Die spezifischen Komponenten, die in der Takttreiberschaltung 100 enthalten sind, werden später ausführlicher beschrieben.
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Die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 können die Eingänge des Datensignals (D) von außerhalb empfangen und können das Datensignal in der Form der Ausgangsdaten (Q) bereitstellen. Die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 speichern durch das Taktsignal (CLK) temporär das bereitgestellte Datensignal (D) und stellen das Datensignal nach außen in der Form von Ausgangsdaten (Q) bereit. Daher sind die Inhalte der Ausgangsdaten (Q) und des Datensignals (D) die gleichen.
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Die spezifischen Bestandteile, die in der Master-Latch-Schaltung 200 und der Slave-Latch-Schaltung 300 enthalten sind, werden nachstehend ausführlicher erklärt.
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Die 3 ist ein beispielhafter Schaltplan, um die Takttreiberschaltung der 2 zu erklären.
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Mit Bezug auf die 3 kann die Takttreiberschaltung (100 der 2) einen ersten Inverter 110 und einen zweiten Inverter 120 umfassen.
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Der erste Inverter 110 kann das Eingangstaktsignal (CLK) empfangen und kann das Eingangstaktsignal invertieren, um ein invertiertes Taktsignal (CLK_N) zu generieren. Gleichermaßen kann der zweite Inverter 120 das invertierte Taktsignal (CLK_N) empfangen und kann das invertierte Taktsignal invertieren, um das Taktsignal (CLK_P) zu generieren.
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Allerdings sind beispielhafte Ausführungsformen nicht auf die in der 3 veranschaulichte Takttreiberschaltung beschränkt. Zum Beispiel kann die Takttreiberschaltung 100 in einigen anderen beispielhaften Ausführungsformen einen Inverter umfassen. In diesem Fall kann die Takttreiberschaltung 100 das Eingangstaktsignal (CLK) an das Taktsignal (CLK_P) weiterleiten.
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Die 4 ist ein Schaltplan, um die Takttreiberschaltung der 2 zu erklären.
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Mit Bezug auf die 4 kann der erste Inverter 110 einen ersten NMOS-Transistor MN1 und einen ersten PMOS-Transistor MP1 umfassen, und kann der zweite Inverter 120 einen zweiten NMOS-Transistor MN2 und einen zweiten PMOS-Transistor MP2 umfassen.
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Der erste Inverter 110 kann über den Knoten N1 mit dem zweiten Inverter 120 verbunden sein. Wie in der 4 veranschaulicht ist, kann der erste Inverter 110 dem Knoten N1 das invertierte Taktsignal (CLK_N) bereitstellen.
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Der zweite Inverter 120 kann dem Knoten N2 das Taktsignal (CLK_P) bereitstellen.
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Die 5a ist ein beispielhaftes Layout-Diagramm, um die Takttreiberschaltung der 4 zu erklären.
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Mit Bezug auf die 5a kann die Takttreiberschaltung 100 einen ersten Inverter 110 und zweite Inverter (120_1, 120_2) umfassen, die zwischen einer ersten Versorgungsleiterbahn 151 und einer zweiten Versorgungsleiterbahn 152 angeordnet sind.
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Die erste Versorgungsleiterbahn 151 und die zweite Versorgungsleiterbahn 152 können längs einer ersten Richtung verlaufen. In dieser Spezifikation wird die erste Richtung so beschrieben, dass sie eine Links-Rechts-Richtung der 5a bedeutet.
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Zum Beispiel kann die erste Versorgungsleiterbahn 151 eine Versorgungsspannungs- (VDD-) Leiterbahn sein, und die zweite Versorgungsleiterbahn 152 kann eine Massespannungs- (VSS-) Leiterbahn sein, sie sind aber nicht darauf beschränkt. Hier wird nachstehend angenommen, dass die erste Versorgungsleiterbahn 151 die Versorgungsspannung (VDD) bereitstellt und die zweite Versorgungsleiterbahn 152 die Massespannung (VSS) bereitstellt.
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Auf dem Substrat können aktive Gebiete (171 bis 176) definiert sein. Das erste bis dritte aktive Gebiet (171 bis 173) können in der ersten Richtung verlaufen und so angeordnet sein, dass sie voneinander in der ersten Richtung beabstandet sind. In einigen beispielhaften Ausführungsformen können das erste bis dritte aktive Gebiet (171 bis 173) Gebiete sein, die N-Typ-Störstellen umfassen. Daher kann ein NMOS-Transistor auf dem ersten bis dritten aktiven Gebiet (171 bis 173) gebildet werden.
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Das vierte bis sechste aktive Gebiet (174 bis 176) können in der ersten Richtung verlaufen und so angeordnet sein, dass sie voneinander in der ersten Richtung beabstandet sind. In einigen beispielhaften Ausführungsformen können das vierte bis sechste aktive Gebiet (174 bis 176) Gebiete sein, die P-Typ-Störstellen umfassen. Daher kann ein PMOS-Transistor auf dem vierten bis sechsten aktiven Gebiet (174 bis 176) gebildet werden.
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Das erste aktive Gebiet 171 und das vierte aktive Gebiet 174 können voneinander in der zweiten Richtung beabstandet sein. In der Beschreibung wird die zweite Richtung als die vertikale Richtung der 5a beschrieben. Daher kann die zweite Richtung rechtwinklig zur ersten Richtung sein.
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Wie in der 5a veranschaulicht wird, können das zweite aktive Gebiet 172 und das fünfte aktive Gebiet 175 voneinander in der zweiten Richtung beabstandet sein, und das dritte aktive Gebiet 173 und das sechste aktive Gebiet 176 können voneinander in der zweiten Richtung beabstandet sein.
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Der erste Inverter 110 kann Gate-Leitungen (161 bis 164) umfassen. Unter den Gate-Leitungen können die Gate-Leitungen (161, 164), welche die aktiven Gebiete (172, 175) nicht überlappen, Dummy-Gate-Leitungen sein. Die Gate-Leitungen (161 bis 164) können längs der zweiten Richtung verlaufen und so angeordnet sein, dass sie voneinander in der ersten Richtung beabstandet sind. Die Gate-Leitungen (161 und 164) können so gebildet werden, dass sie die Versorgungsleiterbahnen (151, 152) nicht überlappen.
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Wie in der 5a veranschaulicht wird, überlappen die Gate-Leitungen (162, 163) das zweite aktive Gebiet 172, um einen ersten NMOS-Transistor MN1 zu bilden. Die Gate-Leitungen (162, 163) überlappen das fünfte aktive Gebiet 175, um einen ersten PMOS-Transistor MP1 zu bilden. Der erste NMOS-Transistor MN1 und der erste PMOS-Transistor MP1 können in der zweiten Richtung ausgerichtet sein.
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Der erste Inverter 110 kann das Eingangstaktsignal (CLK) über die Gate-Leitungen (162, 163) empfangen und das Eingangstaktsignal an den Knoten N1 ausgeben.
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Der zweite Inverter (120_1, 120_2) kann neben dem ersten Inverter 110 enthalten sein. Der zweite Inverter kann einen ersten Sub-Inverter 120_1 und einen zweiten Sub-Inverter 120_2 umfassen. Wie oben beschrieben wird, empfängt der zweite Inverter 120 das invertierte Taktsignal (CLK_N) und invertiert das invertierte Taktsignal, um das Taktsignal (CLK_P) zu bilden. Die Schaltungsoperationen des ersten Sub-Inverters 120_1 und des zweiten Sub-Inverters 120_2 sind die gleichen. In einigen beispielhaften Ausführungsformen können der erste Sub-Inverter 120_1 und der zweite Sub-Inverter 120 2 symmetrisch um den ersten Inverter 110 gebildet werden.
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Der erste Sub-Inverter 120_1 kann Gate-Leitungen (131 bis 133) umfassen. Die Gate-Leitungen (131 bis 133) können längs der zweiten Richtung verlaufen und so angeordnet sein, dass sie voneinander in der ersten Richtung beabstandet sind.
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Die Gate-Leitung 131 kann das vierte aktive Gebiet 174 überlappen, um einen zweiten PMOS-Transistor MP2_1 zu bilden. Die Gate-Leitung 131 kann das erste aktive Gebiet 171 überlappen, um einen zweiten NMOS-Transistor MN2_1 zu bilden.
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Ein invertiertes Taktsignal (CLK_N), das vom ersten Inverter 110 generiert wird, kann an die Gate-Leitung 131 angelegt werden. Die Gate-Leitung 131 kann die Versorgungsleiterbahnen (151, 152) überlappen. Genauer gesagt, kann die Gate-Leitung 131 kontinuierlich in der zweiten Richtung über die Versorgungsleiterbahnen (151, 152) verlaufen.
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Die Gate-Leitungen (132, 133) können auf beiden Seiten der Gate-Leitung 131 angeordnet sein. Ein Taktsignal (CLK_P), das vom zweiten Inverter 120_1 gebildet wird, kann an die Gate-Leitung (132, 133) angelegt werden. Die Gate-Leitungen (132, 133) können die Versorgungsleiterbahnen (151, 152) überlappen. Genauer gesagt, können die Gate-Leitungen (132, 133) kontinuierlich in der zweiten Richtung über die Versorgungsleiterbahnen (151, 152) verlaufen.
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Das heißt die Gate-Leitungen (131 bis 133) können zur Außenseite der Schaltung des Takttreibers 100 verlaufen. Das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung umfasst einen Takttreiber 100, der ein Signal über die Gate-Leitungen (131 bis 133) überträgt.
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Insbesondere kann der Takttreiber 100 das invertierte Taktsignal (CLK_N) über die Gate-Leitung 131 nach außen bereitstellen. Des Weiteren kann der Takttreiber 100 das Taktsignal (CLK_P) über die Gate-Leitungen (132, 133) nach außen bereitstellen. Daher stellt der Takttreiber 100 das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) für die Schaltungen über die Gate-Leitungen (131 bis 133) bereit, die in der zweiten Richtung nebeneinander angeordnet sind.
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Gleichermaßen kann auch der Sub-Inverter 120_2, der identisch mit dem Sub-Inverter 120_1 ist, das Signal über die Gate-Leitungen (141 bis 143) übertragen.
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Der Takttreiber 100 kann das invertierte Taktsignal (CLK_N) über die Gate-Leitung 141 nach außen bereitstellen. Des Weiteren kann der Takttreiber 100 das Taktsignal (CLK_P) über die Gate-Leitungen (142, 143) nach außen bereitstellen. Daher stellt der Takttreiber 100 das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) für die Schaltungen über die Gate-Leitungen (141 bis 143) bereit, die in der zweiten Richtung nebeneinander angeordnet sind.
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In der 5a ist der Takttreiber 100 so veranschaulicht, dass er das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) nach außen über insgesamt sechs Gate-Leitungen (131 bis 133 und 141 bis 143) ausgibt. Allerdings sind die beispielhaften Ausführungsformen nicht darauf beschränkt. Der Takttreiber 100 kann das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) über nur eine Gate-Leitung ausgeben. Die Anzahl von Gate-Leitungen, die vom Takttreiber 100 verlaufen, kann abhängig von den Ausgestaltungen eines Master-Latch 200 und eines Slave-Latch 300 variieren, die nachstehend beschrieben werden.
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5b ist eine Querschnittsansicht entlang der Linie A-A' in der 5a.
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Mit Bezug auf die 5b kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung kann ein Substrat 1000, ein Drain-Gebiet 121, ein Source-Gebiet 122, eine Gate-Leitung 141 und dergleichen umfassen.
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Das Substrat 1000 kann zum Beispiel ein Silicium-Substrat, ein Galliumarsenid-Substrat, ein Silicium-Germanium-Substrat, ein Keramiksubstrat, ein Quarzsubstrat, ein Display-Glas-Substrat oder dergleichen sein und sich auf einem SOI- (Silicon-on-Insulator-) Substrat befinden. In dem Halbleiterelement gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung wird das Substrat 1000 als ein Silicium-Substrat als Beispiel beschrieben.
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Ein aktives Gebiet 173 ist im Substrat 1000 definiert, und das Drain-Gebiet 121 und das Source-Gebiet 122 können im aktiven Gebiet 173 gebildet werden. Das Drain-Gebiet 121 und das Source-Gebiet 122 können auf beiden Seiten der Gate-Leitung 141 gebildet werden.
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In den Zeichnungen ist nur eine Ausgestaltung veranschaulicht, bei der das Drain-Gebiet 121 oder das Source-Gebiet 122 im Substrat 1000 gebildet ist, jedoch ist die Offenbarung nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung können die oberen Oberflächen des Drain-Gebiets 121 und des Source-Gebiets 122 so gebildet werden, dass sie höher als die obere Oberfläche des Substrats 1000 sind, zum Beispiel über einen epitaktischen Wachstumsprozess.
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Die Gate-Leitung 141 kann einen Gate-Isolierfilm 145, eine Gate-Elektrode 146 und einen Hartmaskenfilm 147 umfassen. In einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung kann die Gate-Leitung 141 über einen Gate-First-Prozess gebildet werden, wie in den Zeichnungen veranschaulicht wird, ist jedoch nicht darauf beschränkt. Allerdings sind die beispielhaften Ausführungsformen nicht darauf beschränkt. Zum Beispiel kann die Gate-Leitung 141 auch über einen Ersetzungsprozess oder einen Gate-Last-Prozess gebildet werden.
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Die Gate-Elektrode 146 kann gebildet werden, um einen Graben zu füllen, der durch das Gate-Abstandselement 148 und den Gate-Isolierfilm 145 definiert wird. Die Gate-Elektrode 146 kann zum Beispiel eine Substanz mit hoher Leitfähigkeit umfassen. In einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung kann die Gate-Elektrode 146 wenigstens eines von Folgenden umfassen, polykristallines Silicium (Poly-Si), amorphes Silicium (a-Si), Titan (Ti), Titannitrid (TiN) und Wolframnitrid (WN), ist aber nicht darauf beschränkt.
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Der Gate-Isolierfilm 145 kann zwischen der Gate-Elektrode 146 und dem Substrat 1000 gebildet werden. Der Gate-Isolierfilm 145 kann ein dielektrisches Material mit einer höheren Dielektrizitätskonstante als zum Beispiel Siliciumoxid, Siliciumoxynitrid, Siliciumnitrid und Siliciumoxid umfassen.
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Das Gate-Abstandselement 148 kann auf Seitenwandungen der Gate-Elektrode 146 und des Gate-Isolierfilms 145 gebildet werden. Das Gate-Abstandselement 148 kann zum Beispiel Siliciumnitrid, Siliciumoxynitrid, Siliciumoxid oder dergleichen umfassen, ist aber nicht darauf beschränkt.
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Der Hartmaskenfilm 147 kann auf der Gate-Elektrode 146 gebildet werden. Der Hartmaskenfilm 147 kann zum Beispiel Siliciumnitrid, Siliciumoxynitrid, Siliciumoxid oder dergleichen umfassen, ist aber nicht darauf beschränkt.
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Ein Kontakt 124 kann auf dem Drain-Gebiet 121 gebildet werden. Der Kontakt 124 kann das Metall 117 und das Drain-Gebiet 121 elektrisch verbinden. Der Kontakt 124 kann in dem Zwischenschicht-Isolierfilm 123 gebildet werden. Der Kontakt 124 kann zum Beispiel eine leitfähige Substanz umfassen. In einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung kann zu einer solchen leitfähigen Substanz wenigstens eines der Folgenden zählen, polykristallines Silicium, eine Metall-Silicid-Verbindung, ein leitfähiges Metallnitrid und ein Metall, die vorliegende Offenbarung ist aber nicht darauf beschränkt.
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Das Metall 117 kann auf dem Zwischenschicht-Isolierfilm 123 gebildet werden. Wie in der 5b veranschaulicht wird, kann das Metall 117 auf einer M1-Schicht angeordnet sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Das Metall 117 kann zum Beispiel eine leitfähige Substanz umfassen. Zu Beispielen für diese leitfähigen Substanzen zählen dotiertes Polysilicium, Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN), Titan (Ti), Tantal (Ta), Wolfram (W) und dergleichen. Allerdings sind die beispielhaften Ausführungsformen nicht darauf beschränkt.
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Wie in der 5a veranschaulicht wird, kann das Metall 117 elektrisch mit der Gate-Leitung 143 über eine Durchkontaktierung verbunden sein. Die Spannung des Ausgangsknotens N2 des Inverters 120_2 kann an das Metall 117 angelegt werden.
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Die 5c ist ein Layout-Diagramm, um die Takttreiberschaltung der 4 zu erklären.
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Mit Bezug auf die 5c kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung eine Flipflopschaltung mit einem anderen Layout als das in der 5a veranschaulichte umfassen.
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Insbesondere kann der Takttreiber 100 kein drittes aktives Gebiet 173 und kein sechstes aktives Gebiet 176 umfassen, anders als das in der 5a veranschaulichte Layout. Die Gate-Leitung 141 ist elektrisch mit der Gate-Leitung 131 verbunden, und ein invertiertes Taktsignal (CLK_N) kann daran angelegt werden. Die Gate-Leitungen (142, 143) sind elektrisch mit den Gate-Leitungen (132 bzw. 133) verbunden, und das Taktsignal (CLK_P) kann daran angelegt werden.
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Die 6 ist ein beispielhafter Schaltplan eines Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung.
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Mit Bezug auf die 6 kann das Flipflop eine Master-Latch-Schaltung 200 und eine Slave-Latch-Schaltung 300 umfassen.
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Das Master-Latch 200 kann ein erstes Transmission-Gate 220, einen ersten Inverter 230, einen ersten Master-Latch-Tristate-Inverter 240 umfassen.
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Das Master-Latch 200 kann das Datensignal (D) speichern, das über den Knoten N3 eingegeben wird, und kann das Datensignal (D) an den Knoten N5 ausgeben. Insbesondere kann das Master-Latch 200 das eingegebene Datensignal (D) auf der Basis des Taktsignals (CLK_P) und des invertierten Taktsignals (CLK_N) ausgeben.
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Insbesondere empfängt das erste Transmission-Gate 220 vom Knoten N3 das Datensignal (D), das vom Inverter 210 invertiert worden ist. Wenn das Taktsignal (CLK_P) ein logisches Low (L) und das invertierte Taktsignal (CLK_N) ein logisches High (H) ist, kann das erste Transmission-Gate 220 den Eingang invertieren und den Eingang an den Knoten N4 ausgeben.
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Das erste Transmission-Gate 220 kann den Ausgangsanschluss gemeinsam mit dem ersten Master-Latch-Tristate-Inverter 240 nutzen. Der erste Master-Latch-Tristate-Inverter 240 kann das vom ersten Inverter 230 bereitgestellte Ausgangssignal invertieren und das Ausgangssignal an den Knoten N4 ausgeben.
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Wenn das Taktsignal (CLK_P) ein logisches High (H) und das invertierte Taktsignal (CLK_N) ein logisches Low (L) ist, kann der erste Master-Latch-Tristate-Inverter 240 insbesondere das Signal invertieren, das vom ersten Inverter 230 an den Knoten N5 ausgegeben wird, und kann das invertierte Signal an den Knoten N4 ausgeben. Wenn dagegen das Taktsignal (CLK_P) ein logisches Low (L) und das invertierte Taktsignal (CLK_N) ein logisches High (H) ist, gibt der erste Master-Latch-Tristate-Inverter 240 das Signal nicht an den Knoten N4 aus.
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Das Slave-Latch 300 kann ein zweites Transmission-Gate 250, einen zweiten Inverter 260 und einen zweiten Slave-Latch-Tristate-Inverter 270 umfassen. Das Slave-Latch 300 kann auf die gleiche Weise wie die Schaltung des Master-Latch 200 arbeiten, die oben beschrieben worden ist.
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Insbesondere kann das Slave-Latch 300 kann das Datensignal (D) speichern, das über den Knoten N5 eingegeben wird, und kann das Datensignal (D) an den Knoten N7 ausgeben. Insbesondere kann das Slave-Latch 300 das eingegebene Datensignal (D) auf der Basis des Taktsignals (CLK_P) und des invertierten Taktsignals (CLK_N) an den Knoten N6 ausgeben. Das Datensignal, das zum Knoten N6 ausgegeben wird, wird vom zweiten Inverter 260 invertiert und wird an den Knoten N7 ausgegeben.
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Insbesondere empfängt das zweite Transmission-Gate 250 vom Knoten N5 das Datensignal (D). Wenn das Taktsignal (CLK_P) ein logisches High (H) und das invertierte Taktsignal (CLK_N) ein logisches Low (L) ist, kann das zweite Transmission-Gate 250 den Eingang an den Knoten N6 ausgeben.
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Der Ausgangsanschluss des zweiten Transmission-Gates 250 kann den Ausgangsanschluss gemeinsam mit dem ersten Slave-Latch-Tristate-Inverter 270 nutzen. Der erste Slave-Latch-Tristate-Inverter 270 invertiert das vom zweiten Inverter 260 bereitgestellte Ausgangssignal und kann das invertierte Signal an den Knoten N6 ausgeben.
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Wenn das Taktsignal (CLK_P) ein logisches Low (L) und das invertierte Taktsignal (CLK_N) ein logisches High (H) ist, kann der erste Slave-Latch-Tristate-Inverter 270 insbesondere das Signal invertieren, das vom zweiten Inverter 260 an den Knoten N7 ausgegeben wird, und kann das invertierte Signal an den Knoten N6 ausgeben. Wenn dagegen das Taktsignal (CLK_ P) ein logisches Low (L) und das invertierte Taktsignal (CLK_N) ein logisches High (H) ist, kann der erste Slave-Latch-Tristate-Inverter 270 den zweiten Inverter 260 gegenüber dem Knoten N6 sperren.
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Die 7a und 7b sind Schaltpläne von Tristate-Invertern, die in der Flipflopschaltung der 6 enthalten sind.
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Zunächst mit Bezug auf die 7a kann der erste Master-Latch-Tristate-Inverter 240 den dritten bis vierten NMOS-Transistor (MN3, MN4) und den dritten bis vierten PMOS-Transistor (MP3, MP4) umfassen. Die oben erwähnten Transistoren können in Reihe zwischen der Versorgungsspannung (VDD) und der Massespannung (VSS) angeordnet sein.
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Da die spezifische Operation des ersten Master-Latch-Tristate-Inverters 240 oben beschrieben worden ist, wird die Beschreibung davon nicht bereitgestellt. Das heißt, dass das Ausgeben des Datensignals (D), das in den Knoten N5 eingegeben wird, an den Knoten N4 kann vom dritten PMOS-Transistor MP3 und dem dritten NMOS-Transistor MN3 gesteuert werden, die über das Taktsignal (CLK_P) oder das invertierte Taktsignal (CLK_N) gegatet sind.
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Mit Bezug auf die 7b kann der erste Slave-Latch-Tristate-Inverter 270 den fünften bis sechsten NMOS-Transistor (MN5, MN6) und den fünften bis sechsten PMOS-Transistor (MP5, MP6) umfassen. Die Transistoren können in Reihe zwischen der Versorgungsspannung (VDD) und der Massespannung (VSS) angeordnet sein.
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Die Ausgestaltung des ersten Slave-Latch-Tristate-Inverters 270 ist die gleiche wie die oben beschriebene. Das heißt, dass das Ausgeben des Datensignals (D), das in den Knoten N7 eingegeben wird, an den Knoten N6 vom fünften NMOS-Transistor MN5 und dem fünften PMOS-Transistor MP5 gesteuert werden kann, die über das Taktsignal (CLK_P) bzw. das invertierte Taktsignal (CLK_N) gegatet sind.
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Die 8a und 8b sind Layout-Diagramme, um die Flipflopschaltung der 6 zu erklären.
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Zunächst werden mit Bezug auf 8a die Layouts des Inverters 210 und der Master-Latch-Schaltung 200 werden veranschaulicht. Insbesondere werden die Layouts des Inverters 210, des ersten Transmission-Gates 220, des Inverters 230 und des ersten Master-Latch-Tristate-Inverters 240 veranschaulicht.
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Wie oben beschrieben wird, werden das Taktsignal (CLK_ P) und das invertierte Taktsignal (CLK_N) an die Gate-Leitungen (131 bis 133) angelegt. Das heißt: das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) werden dem Master-Latch 200 aus dem Takttreiber 100 durch die Gate-Leitungen (131 bis 133), die in der zweiten Richtung verlaufen, bereitgestellt.
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Das Flipflop kann aktive Gebiete (181 bis 187) umfassen. Die in der 8a veranschaulichten Gate-Leitungen können die jeweiligen aktiven Gebiete (181 bis 187) überlappen, um Transistoren zu bilden.
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Zum Beispiel kann die Gate-Leitung 131 das aktive Gebiet 182 überlappen, um den dritten PMOS-Transistor MP3 zu bilden, und kann das aktive Gebiet 186 überlappen, um den dritten NMOS-Transistor MN3 zu bilden. Der dritte PMOS-Transistor MP3 und der dritte NMOS-Transistor MN3 können elektrisch über den Knoten N4 mit dem Gate 231 des Inverters 230 verbunden sein.
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Die Versorgungsspannung (VDD) kann dem dritten PMOS-Transistor MP3 über die erste Versorgungsleiterbahn 151 bereitgestellt werden. Die Massespannung (VSS) kann dem dritten NMOS-Transistor MN3 über die dritte Versorgungsleiterbahn 153 bereitgestellt werden.
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Die Gate-Leitung 241 kann das aktive Gebiet 183 überlappen, um einen vierten PMOS-Transistor MP4 zu bilden, und kann das aktive Gebiet 186 überlappen, um einen vierten NMOS-Transistor MN4 zu bilden.
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Die Gate-Leitungen (211, 213 und 242), die das aktive Gebiet nicht überlappen, können Dummy-Gates sein.
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Mit Bezug auf die 8b wird das Layout der Slave-Latch-Schaltung 300 veranschaulicht. Insbesondere werden die Layouts des zweiten Transmission-Gates 250, des Inverters 260, des ersten Slave-Latch-Tristate-Inverters 270 und des Inverters 280 veranschaulicht.
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Die Slave-Latch-Schaltung 300 kann sequentiell mit der Master-Latch-Schaltung 200 in der ersten Richtung angeordnet sein. Das heißt, dass die Slave-Latch-Schaltung 300 sequentiell in der ersten Richtung angeordnet sein kann, während sie die erste Versorgungsleiterbahn 151 und die dritte Versorgungsleiterbahn 153 mit der Master-Latch-Schaltung 200 gemeinsam nutzt.
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Das Flipflop kann aktive Gebiete (188 bis 195) umfassen. Die in der 8b veranschaulichten Gate-Leitungen können die jeweiligen aktiven Gebiete (188 bis 195) überlappen, um Transistoren zu bilden.
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Zum Beispiel kann die Gate-Leitung 141 das aktive Gebiet 188 überlappen, um einen fünften PMOS-Transistor MP5 zu bilden. Das invertierte Taktsignal (CLK_N) wird an die Gate-Leitung 141 angelegt, wie oben beschrieben wird. Das Taktsignal (CLK_P) wird an die Gate-Leitungen (142, 143) angelegt, die auf beiden Seiten der Gate-Leitung 141 angeordnet sind.
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Die Gate-Leitung 271 kann das aktive Gebiet 188 überlappen, um einen sechsten PMOS-Transistor MP6 zu bilden.
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Als ein Ergebnis werden das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) der Master-Latch-Schaltung 200 und der Slave-Latch-Schaltung 300 aus dem Takttreiber 100 durch die Gate-Leitungen (131 bis 133 und 141 bis 143), die längs der zweiten Richtung verlaufen, bereitgestellt.
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In dem Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung können das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) nicht von der Master-Latch-Schaltung 200 und der Slave-Latch-Schaltung 300 unter Verwendung eines anderen Metalls empfangen werden, da das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) an die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 über die Gate-Leitungen (131 bis 133 und 141 bis 143) übertragen werden.
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Zum Beispiel können das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) an die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 über eine M1-Schicht oder über eine M2-Schicht übertragen werden, die sich über der M1-Schicht befindet und mit der M1-Schicht über die Durchkontaktierung verbunden ist. Da sowohl die Master-Latch-Schaltung 200 als auch die Slave-Latch-Schaltung 300 das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) zum Beispiel aus Intra-Zell-Verdrahtung empfangen, kann allerdings die Verbindungskomplexität des Metalls im Layout zunehmen. Als ein Ergebnis können Probleme auftreten, wie zum Beispiel eine Zunahme von Schwierigkeiten bei der Herstellung oder eine Zunahme der Schaltungsfläche.
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Daher werden in einer oder mehreren beispielhaften Ausführungsformen das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) der Master-Latch-Schaltung 200 und der Slave-Latch-Schaltung 300, die im Halbleiterbauelement enthalten sind, aus dem Takttreiber 100 durch die Gate-Leitungen (131 bis 133 und 141 bis 143), die in der zweiten Richtung verlaufen, bereitgestellt. Als ein Ergebnis ist es zum Beispiel aufgrund von Zwischen-Zellen-Verdrahtung, die dazu führt, dass sich der Takttreiber 100 in einer anderen Zeile als das Master-Latch und das Slave-Latch befindet, möglich, die Anzahl von Verbindungen der M1-Schicht oder der M2-Schicht zu reduzieren und Probleme zu reduzieren (oder alternativ zu vermeiden), wie zum Beispiel eine Zunahme von Schwierigkeiten bei der Herstellung oder eine Zunahme der Schaltungsfläche.
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Die 9 ist ein beispielhaftes Layout-Diagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung.
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Mit Bezug auf die 9 kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung eine Takttreiberschaltung 100, eine Master-Latch-Schaltung 200 und eine Slave-Latch-Schaltung 300 umfassen, die in einer zweiten Richtung angeordnet sind, das heißt, einer vertikalen Richtung der 9.
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In der 9 sind die Slave-Latch-Schaltung 300, die Takttreiberschaltung 100 und die Master-Latch-Schaltung 200 so veranschaulicht, dass sie sequentiell in der zweiten Richtung von oben angeordnet sind, die Offenbarung ist aber nicht darauf beschränkt. Zum Beispiel können die Takttreiberschaltung 100, die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 sequentiell in der zweiten Richtung in dieser Reihenfolge angeordnet sein. Das heißt, wenn die drei Schaltungen in der zweiten Richtung angeordnet sind, ist die Anordnungsreihenfolge davon nicht beschränkt.
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Die Gate-Leitungen (131 bis 133 und 141 bis 143) können so angeordnet sein, dass sie die Takttreiberschaltung 100, die Master-Latch-Schaltung 200 und die Slave-Latch-Schaltung 300 in der zweiten Richtung durchlaufen.
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Wie in der oben beschriebenen beispielhaften Ausführungsform können das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) der Schaltung über die Gate-Leitungen (131 bis 133 und 141 bis 143) bereitgestellt werden. Zum Beispiel kann das invertierte Taktsignal (CLK_N) an die Gate-Leitung 131 angelegt werden, und das Taktsignal (CLK_P) kann an die Gate-Leitung (132, 133) angelegt werden. Des Weiteren kann das invertierte Taktsignal (CLK_N) an die Gate-Leitung 141 angelegt werden, und das Taktsignal (CLK_P) kann an die Gate-Leitungen (142, 143) angelegt werden.
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Die 10 ist ein beispielhaftes Blockdiagramm des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung.
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Mit Bezug auf die 10 kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung ein Mehrbit-Flipflop umfassen.
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Insbesondere kann das Halbleiterbauelement 20 der 10 ein D-Flipflop umfassen, das 2 Bits an Eingängen (D0, D1) empfängt, um 2 Bits an Ausgängen (Q0, Q1) bereitzustellen.
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Die 11 ist ein beispielhafter Schaltplan des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung.
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Mit Bezug auf die 11 wird ein Flipflop veranschaulicht, dem 2 Bits an Eingängen (D0, D1) bereitgestellt werden und das 2 Bits an Ausgängen (Q0, Q1) bereitstellt. Die in der 11 veranschaulichten jeweiligen Schaltungskomponenten gleichen den Komponenten der in der 6 veranschaulichten Schaltung. Mit anderen Worten können gleiche Bezugszeichen gleiche Zeichen angeben.
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Die 12a und 12b sind Layout-Diagramme, um die Flipflopschaltung der 11 zu erklären.
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Mit Bezug auf die 12a und 12b wird ein Teil des Flipflops so veranschaulicht, dass es auf beiden Seiten um den zentralen Takttreiber angeordnet ist.
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Die unter Bezugnahme auf die 12a und 12b veranschaulichten Layouts sind ein Beispiel, und das Halbleiterbauelement der vorliegenden Offenbarung ist nicht durch die in den 12a und 12b veranschaulichte Layout-Ausgestaltung beschränkt.
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In dem in der 12a veranschaulichten Layout stellt der Takttreiber das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) den Gate-Leitungen (131 bis 133) bereit. Die Transmission-Gates (320, 420) und der erste und zweite Master-Latch-Tristate-Inverter (340, 440) empfangen das Taktsignal (CLK_P) aus der Gate-Leitung 131 und empfangen das invertierte Taktsignal (CLK_N) aus den Gate-Leitungen (132, 133). Wie in der oben beschriebenen Ausführungsform empfängt daher jede Schaltungskomponente das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) aus den Gate-Leitungen (131 bis 133) statt dem Metall.
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In dem in der 12b veranschaulichten Layout stellt der Takttreiber das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) den Gate-Leitungen (141 bis 143) bereit. Die Transmission-Gates (350, 450) und der erste und zweite Slave-Latch-Tristate-Inverter (370, 470) empfangen das Taktsignal (CLK_P) aus der Gate-Leitung 141 und empfangen das invertierte Taktsignal (CLK_N) aus den Gate-Leitungen (142, 143). Wie in der oben beschriebenen Ausführungsform empfängt daher jede Schaltungskomponente das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) aus den Gate-Leitungen (141 bis 143) statt dem Metall.
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Die 13 ist ein beispielhafter Schaltplan des Flipflops, das im Halbleiterbauelement enthalten ist, gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung, und die 14 ist ein Layout-Diagramm, um die Flipflop-Schaltung der 13 zu erklären.
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Mit Bezug auf die 13 kann das Halbleiterbauelement gemäß einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung n-Bit-Mehrbit-Flipflops umfassen (n ist eine natürliche Zahl von 2 oder größer). Das Halbleiterbauelement 10 der 13 kann ein D-Flipflop umfassen, dem ein n-Bit-Eingang (D) bereitgestellt wird und das einen n-Bit-Ausgang (Q) bereitstellt.
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Mit Bezug auf die 14 wird ein beispielhaftes Layout des n-Bit-Mehrbit-Flipflops 10 veranschaulicht.
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Das n-Bit-Mehrbit-Flipflop 10 kann einen Takttreiber 500 und mehrere Flipflops (500_1 bis 500_n) umfassen. Die mehreren Flipflops (500_1 bis 500_n) können eine Master-Latch-Schaltung und eine Slave-Latch-Schaltung umfassen, die jeweils in der Reihenfolge der ersten Richtung angeordnet sind.
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Das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) können der Master-Latch-Schaltung über die Gate-Leitungen (131 bis 133), die längs der zweiten Richtung verlaufen, bereitgestellt werden.
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Die Slave-Latch-Schaltung kann das Taktsignal (CLK_P) und das invertierte Taktsignal (CLK_N) über die Gate-Leitungen (141 bis 143), die längs der zweiten Richtung verlaufen, empfangen.
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In der 14 sind mehrere Flipflops (500_1 bis 500_n) so veranschaulicht, dass sie auf beiden Seiten des Takttreibers 500 angeordnet sind, jedoch sind beispielhafte Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt. Die mehreren Flipflops (500_1 bis 500_n) können auf nur einer Seite des Takttreibers 500 angeordnet sein.
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Zum Abschluss der ausführlichen Beschreibung werden Fachleute verstehen, dass viele Varianten und Modifikationen an den beispielhaften Ausführungsformen vorgenommen werden können, ohne wesentlich von den beispielhaften Ausführungsformen der vorliegenden Offenbarung abzuweichen. Daher werden die offenbarten beispielhaften Ausführungsformen lediglich in einem allgemeinen und beschreibenden Sinn verwendet und nicht zum Zwecke der Beschränkung.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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