JP4892044B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、スタンダードセルとしてＣＭＯＳ回路で構成されたフリップフロップ回路は、フリップフロップ内にトランスミッションゲートとクロックドインバーターとのゲートをオン・オフさせる２個のクロック生成インバーターを備えており、これらクロック生成インバーターはまとめて配置されることが多かった。このとき、これらクロック生成インバーターの拡散領域は他の拡散領域から分離して配置されるため、フリップフロップ回路内に、素子分離領域のＳＴＩ（Shallow Trench Isolation）領域を多く形成する必要があった。

例えば、特許文献１の図１に開示されているフリップフロップでは、クロックＣＫが入力されクロックＣＫ０／ＸＣＫ０を生成する２個のインバーター（クロック生成インバーター）がソース領域を共通にしてまとめて配置されている。これらのインバーターの両側にはＳＴＩ領域が必要であった。

このように、従来はＳＴＩ領域が多く形成され、それによりフリップフロップ回路のセルサイズが大きくなってしまっていた。よって、チップのロジック領域で約４割を占めるフリップフロップ回路が大きいことで、チップサイズが大きくなってしまうという問題点があった。

また、特許文献２に開示されている様に、パルス発生回路（クロック生成インバーター）をフリップフロップの外側に配置して複数のフリップフロップで共通化することで、フリップフロップの面積を小さくすることも出来る。しかし、各フリップフロップとパルス発生回路との間の配線が長くなってしまうので、各フリップフロップに入力されるクロックに位相差が生じ、フリップフロップが誤動作する問題点があった。

特開２００１−３３２６２６号公報 特開平１１−５５０８１号公報

本発明の目的は、誤動作を抑制しつつセルサイズを小さくしたフリップフロップ回路を備える、半導体装置を提供することにある。

本願発明の一態様によれば、ＣＭＯＳ半導体集積回路内に構成されたフリップフロップ回路を備える半導体装置であって、前記フリップフロップ回路は、少なくとも、第１のクロック信号を生成する、第１のクロック生成インバーターと、前記第１のクロック信号を反転させた第２のクロック信号を生成する、第２のクロック生成インバーターと、を備え、前記第１及び第２のクロック生成インバーターは、前記フリップフロップ回路のマスターラッチ部とスレーブラッチ部とから構成されるラッチ部を挟むように配置され、前記第１のクロック生成インバーターと、前記第１のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第１の他の回路とは、ソース領域を共有し、前記第２のクロック生成インバーターと、前記第２のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第２の他の回路とは、ソース領域を共有する、ものとして構成されていることを特徴とする、半導体装置が提供される。

本発明によれば、誤動作を抑制しつつセルサイズを小さくしたフリップフロップ回路を備える、半導体装置を提供できる。

本発明の第１の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。 本発明の第１の実施形態に係るスキャンフリップフロップのレイアウトにおける各部の配置を示す概略図である。 本発明の第２の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。 本発明の第３の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。 本発明の第４の実施形態に係るフリップフロップの回路図である。 本発明の第４の実施形態に係るフリップフロップのレイアウトを示す平面図である。 本発明の第４の実施形態に係るフリップフロップのレイアウトにおける各部の配置を示す概略図である。 比較例のスキャンフリップフロップのレイアウトを示す平面図である。 比較例のスキャンフリップフロップのレイアウトを示す平面図である。 比較例のスキャンフリップフロップの回路図である。 比較例のスキャンフリップフロップのレイアウトにおける各部の配置を示す概略図である。

本発明の実施形態についての説明に先立ち、発明者が知得する比較例のフリップフロップについて説明する。

図８と図９に比較例のスキャンフリップフロップのトランジスタレイアウトを示す。図８はＣＭＯＳトランジスタのソース・ドレイン領域である拡散領域１０，１１とゲート及びゲート配線１２のみを示す。図９は、図８のレイアウトに対してコンタクト１３とメタル１配線１４（１層目の金属配線）を接続してスキャンフリップフロップを構成したものである。

図１０に、このスキャンフリップフロップの回路図（トランジスタスケマティック）を示す。図９と図１０における符号Ｐ１〜Ｐ１６と符号Ｎ１〜Ｎ１６は、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタを表す。図９と図１０では、対応しているトランジスタに同じ符号を付している。

図９と図１０に示す様に、このスキャンフリップフロップは、クロック生成インバーター３０，３１と、入力回路部４０と、マスターラッチ部４１と、スレーブラッチ部４２と、出力回路部４３と、を備える。

クロック生成インバーター３０はトランジスタＰ６／Ｎ６から構成される。クロック生成インバーター３１はトランジスタＰ７／Ｎ７から構成される。入力回路部４０は、トランジスタＰ１／Ｎ１から構成されるインバーターと、トランジスタＰ２／Ｎ２，Ｐ３／Ｎ３から構成されるクロックドインバーターと、トランジスタＰ４／Ｎ４，Ｐ５／Ｎ５から構成されるクロックドインバーターと、を備える。マスターラッチ部４１は、トランジスタＰ８／Ｎ８から構成されるトランスミッションゲートと、トランジスタＰ９／Ｎ９，Ｐ１０／Ｎ１０から構成されるクロックドインバーターと、トランジスタＰ１１／Ｎ１１から構成されるインバーターと、を備える。スレーブラッチ部４２は、トランジスタＰ１２／Ｎ１２から構成されるトランスミッションゲートと、トランジスタＰ１３／Ｎ１３，Ｐ１４／Ｎ１４から構成されるクロックドインバーターと、トランジスタＰ１５／Ｎ１５から構成されるインバーターと、を備える。出力回路部４３はトランジスタＰ１６／Ｎ１６から構成される出力インバーターを備える。

クロック生成インバーター３０は、入力されたクロック信号ＣＰを反転させ、クロック信号ＣＮ（第１のクロック信号）を生成してマスターラッチ部４１とスレーブラッチ部４２に出力する。クロック生成インバーター３１は、クロック信号ＣＮを反転させ、クロック信号Ｃ（第２のクロック信号）を生成してマスターラッチ部４１とスレーブラッチ部４２に出力する。入力回路部４０は、信号ＴＥに応じて、入力信号Ｄ又は入力信号ＴＩを選択して反転させ、マスターラッチ部４１に供給する。マスターラッチ部４１とスレーブラッチ部４２は、クロック信号Ｃ，ＣＮに基づいて、入力回路部４０から供給された信号をラッチし、ラッチした信号を出力回路部４３に出力する。出力回路部４３は、スレーブラッチ部４２からの信号を反転させ、出力信号Ｑとして外部に出力する。

図８と図９のレイアウトに示すように、２個のクロック生成インバーター３０，３１は、ＰＭＯＳトランジスタＰ６，Ｐ７のソース領域を共有化し、且つNＭＯＳトランジスタN６，N７のソース領域を共有化して、マスターラッチ部４１の左側に配置されている。これらの共有化されたソース領域は、電源配線ＶＤＤ又は電源配線ＶＳＳに接続されている。つまり、ＰＭＯＳトランジスタＰ６，Ｐ７の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタN６，N７の拡散領域１１も一体に形成されている。

電源配線ＶＤＤは、セルの上部に、横方向（セルの長辺方向）に延在して配置され、電源配線ＶＳＳは、セルの下部に、横方向に延在して配置されている。

クロック生成インバーター３０，３１の左側には、入力回路部４０が配置されている。マスターラッチ部４１の右側には、スレーブラッチ部４２が配置されている。スレーブラッチ部４２の右側には、出力回路部４３が配置されている。

入力回路部４０における、ＰＭＯＳトランジスタＰ１〜Ｐ５の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ１〜Ｎ５の拡散領域１１も一体に形成されている。マスターラッチ部４１とスレーブラッチ部４２とにおける、ＰＭＯＳトランジスタＰ８〜Ｐ１５の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ８〜Ｎ１５の拡散領域１１も一体に形成されている。

図８と図９のレイアウトにおける横方向のセルサイズは、各ゲート間のピッチを１グリッドとすると、２０グリッド（長さＬ２）である。

図９では、トランジスタＰ５／Ｎ５とトランジスタＰ６／Ｎ６との間、トランジスタＰ７／Ｎ７とトランジスタＰ８／Ｎ８との間、及びトランジスタＰ１５／Ｎ１５とトランジスタＰ１６／Ｎ１６との間の合計３箇所にＳＴＩ領域１５が構成されている。また、図９では、ゲートピッチを均一化するため、ＳＴＩ領域１５にダミーゲートを配置している。

図１１は、このスキャンフリップフロップのレイアウトにおける各部の配置を示す概略図である。上述した様に、入力回路部４０と、２個のクロック生成インバーター３０，３１と、マスターラッチ部４１と、スレーブラッチ部４２と、出力回路部４３とが、この順番に配置されている。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１と図２を参照して本発明の第１の実施形態について説明する。この実施形態は、スキャンフリップフロップ内の２個のクロック生成インバーターを、マスターラッチとスレーブラッチとを挟むように分けて配置し、これらの各クロック生成インバーターと、スキャンフリップフロップ回路内の他の回路とが、ソース領域を共有するようにしたものである。

図１は、第１の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。この図１のレイアウトは、図１０の回路図と等価であり、図９のレイアウトと同様にスキャンフリップフロップを構成している。図９，１０と同一の要素に同一の符号を付して説明を省略する。

図２は、このスキャンフリップフロップのレイアウトにおける各部の配置を示す概略図である。同図に示す様に、入力回路部４０（第２の他の回路）と、クロック生成インバーター３１（第２のクロック生成インバーター）と、マスターラッチ部４１と、スレーブラッチ部４２と、クロック生成インバーター３０（第１のクロック生成インバーター）と、出力回路部４３（第１の他の回路）とが、この順番に配置されている。

図１と図２に示す様に、この実施形態では、図９の比較例でソース領域を共通にして１ヶ所に配置していた２個のクロック生成インバーター３０（トランジスタＰ６／Ｎ６）とクロック生成インバーター３１（トランジスタＰ７／Ｎ７）とを、マスターラッチ部４１とスレーブラッチ部４２とを挟むようにして、２ヶ所に分けて配置している。

さらに、マスターラッチ部４１の左側に配置されているクロック生成インバーター３１のトランジスタＰ７／Ｎ７と、クロック生成インバーター３１の左側に隣り合う様に配置されている、入力回路部４０におけるＴＩ入力部のクロックドインバーターのトランジスタＰ５／Ｎ５とは、各ソース領域５０，５１を共有化している。ＰＭＯＳトランジスタ側の共有化されたソース領域５０は電源配線ＶＤＤに接続され、ＮＭＯＳトランジスタ側の共有化されたソース領域５１は電源配線ＶＳＳに接続されている。トランジスタＰ７／Ｎ７の各ドレイン領域は金属配線で接続され、クロック生成インバーター３１の出力となっている。トランジスタＰ７／Ｎ７の各ゲートはゲート配線で接続され、クロック生成インバーター３１の入力となっている。

また、スレーブラッチ部４２の右側に配置されているクロック生成インバーター３０のトランジスタＰ６／Ｎ６と、クロック生成インバーター３０の右側に隣り合う様に配置されている出力回路部４３における出力インバーターのトランジスタＰ１６／Ｎ１６とは、各ソース領域５２，５３を共有化している。ＰＭＯＳトランジスタ側の共有化されたソース領域５２は電源配線ＶＤＤに接続され、ＮＭＯＳトランジスタ側の共有化されたソース領域５３は電源配線ＶＳＳに接続されている。トランジスタＰ６／Ｎ６の各ドレイン領域は金属配線で接続され、クロック生成インバーター３０の出力となっている。

つまり、本実施形態では、図９の比較例のレイアウトにおいて、拡散領域１０，１１の端部で電源配線ＶＤＤ又は電源配線ＶＳＳに接続されている各ソース領域を、クロック生成インバーター３０，３１の各ソース領域と共有するようにしている。

クロック生成インバーター３１と入力回路部４０とにおける、ＰＭＯＳトランジスタＰ１〜Ｐ５，Ｐ７の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ７の拡散領域１１も一体に形成されている。クロック生成インバーター３０と出力回路部４３とにおける、ＰＭＯＳトランジスタＰ６，Ｐ１６の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ６，Ｎ１６の拡散領域１１も一体に形成されている。

また、本実施形態では、クロック生成インバーター３０（トランジスタＰ６／Ｎ６）とクロック生成インバーター３１（トランジスタＰ７／Ｎ７）との間は、金属配線１４およびゲート配線１２を用いて接続されている（クロック配線ＣＮ）。

このように構成することで、図９の比較例では素子分離領域のＳＴＩ領域１５が３つ存在していたが、図１の本実施形態ではトランジスタＰ７／Ｎ７とトランジスタＰ８／Ｎ８との間、及びトランジスタＰ１５／Ｎ１５とトランジスタＰ６／Ｎ６との間の２つに減っている。このため、図９の比較例では２０グリッドであった横方向のセルサイズが、１９グリッド（長さＬ１）で構成できる。つまり、横方向のセルサイズは、比較例における長さＬ２から、長さＬ１に削減されている。このように、セルサイズを１グリッド削減できるので、チップ内で約４割の面積で使用されるフリップフロップのレイアウトサイズを小さくでき、チップサイズも削減することができる。

以上で説明した様に、本実施形態によれば、スキャンフリップフロップ内の２個のクロック生成インバーター３０，３１を、マスターラッチ部４１とスレーブラッチ部４２とを挟むように配置し、クロック生成インバーター３０と出力回路部４３とがソース領域を共有し、クロック生成インバーター３１と入力回路部４０とがソース領域を共有するようにしたので、セル内の素子分離領域のＳＴＩ領域１５を削減することができ、セルサイズを小さくできる。

また、クロック生成インバーター３０，３１を上述の様に配置し、クロック配線Ｃ，ＣＮとして既存の配線を使用するようにしたので、それらの長さを比較例のスキャンフリップフロップと同等にでき、スキャンフリップフロップの性能も同等にできる。

なお、この実施形態ではスキャンフリップフロップを用いて説明したが、スキャンタイプではない通常のフリップフロップや、入力回路部４０としてマルチプレクサ回路が接続されたスキャンフリップフロップなどでも同様に構成できる。即ち、クロック生成インバーター３０，３１をマスターラッチ部４１とスレーブラッチ部４２の左右に配置し、クロック生成インバーター３０，３１と他の回路とがソース領域を共有化することで、同様の効果を得ることが可能である。通常のフリップフロップの一例については後述する。

また、クロック生成インバーター３０，３１（トランジスタＰ６／Ｎ６とトランジスタＰ７／Ｎ７）間は、複雑なフリップフロップ回路によっては接続が困難になるが、金属配線およびゲート配線を用いることで接続が可能である。

（第２の実施形態）
次に、図３を参照して本発明の第２の実施形態について説明する。この実施形態は、クロック生成インバーター間の接続をゲート配線のみで行っている点が、第１の実施形態と異なる。

図３は、第２の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。図３のスキャンフリップフロップは、図１のスキャンフリップフロップと同機能を有する。

この実施形態では、図３に示すように、クロック生成インバーター３０，３１間の接続をゲート配線１２のみで行っている（クロック配線ＣＮ）。つまり、クロック生成インバーター３０の出力と、クロック生成インバーター３１の入力とが、ゲート配線１２のみで接続されている。この様に、ゲート配線１２のみで接続しても図１のスキャンフリップフロップと同機能を有することが出来る。その他の構成は、図１と同一であるため、同一の要素に同一の符号を付して説明を省略する。

本実施形態によれば、クロック生成インバーター３０，３１間をゲート配線１２のみで接続するようにしたので、セル内でメタル２配線（２層目の金属配線）などの上層の金属配線を使用することがなくなるため、チップ設計時に上層の金属配線の使用率を上げることができ、チップサイズを小さくすることができる。

また、セル内におけるメタル１配線の面積を減らせるので、メタル１配線同士の間隔に余裕を持たせて配置でき、プロセスばらつきにより、それらがショートする可能性を減らせる。よって、チップの歩留まりを向上できる。

また、第１の実施形態と同様に、図９の比較例のスキャンフリップフロップよりも横方向のセルサイズが１グリッド小さい、１９グリッドでセルを構成することができる。よって、チップ内で約４割の面積で使用されるフリップフロップのサイズが小さくなることで、チップサイズも削減することができる。

（第３の実施形態）
次に、図４を参照して本発明の第３の実施形態について説明する。この実施形態は、クロック生成インバーター間の接続をメタル２配線も用いて金属配線のみで行っている点が、第１の実施形態と異なる。

図４は、第３の実施形態に係るスキャンフリップフロップのレイアウトを示す平面図である。図４のスキャンフリップフロップは、図１のスキャンフリップフロップ回路と同機能を有する。

この実施形態では、図４に示す様に、クロック生成インバーター３０，３１間の接続を、メタル２配線１７とビア１８も用いて金属配線のみで行っている。金属配線のみで接続しても図１のスキャンフリップフロップと同機能を有することが出来る。その他の回路構成は、図１と同一であるため、同一の要素に同一の符号を付して説明を省略する。

本実施形態によれば、クロック生成インバーター間を金属配線のみで接続するようにしたので、図１の第１の実施形態と図３の第２の実施形態に比べて、図４に示すようにゲート配線の形状をより均一化することが可能になる。従って、プロセスばらつきに起因するトランジスタの性能のばらつきを抑えることが出来る。

また、第１及び第２の実施形態と同様に、図９の比較例のスキャンフリップフロップよりも横方向のセルサイズが１グリッド小さい、１９グリッドでセルを構成することができる。よって、チップ内で約４割の面積で使用されるフリップフロップのサイズが小さくなることで、チップサイズも削減することができる。

なお、クロック生成インバーター３０をマスターラッチ部４１の左側に配置し、クロック生成インバーター３１をスレーブラッチ部４２の右側に配置しても良い。この様に配置しても、これらクロック生成インバーター３０，３１間をメタル２配線で接続できるので、以上の説明と同様の効果が得られる。

（第４の実施形態）
次に、図５〜図７を参照して本発明の第３の実施形態について説明する。この実施形態は、スキャンタイプではないフリップフロップに関する。

図５は、第４の実施形態に係るフリップフロップの回路図である。このフリップフロップは、図１０の回路図における入力回路部４０を、トランジスタＰ２／Ｎ２から構成されるインバーターとしたものである。その他の回路構成は図１０と同一であるため、同一の要素に同一の符号を付して説明を省略する。

図６は、第４の実施形態に係るフリップフロップのレイアウトを示す平面図である。

図７は、このフリップフロップのレイアウトにおける各部の配置を示す概略図である。同図に示す様に、クロック生成インバーター３１と、入力回路部４０と、マスターラッチ部４１と、スレーブラッチ部４２と、クロック生成インバーター３０と、出力回路部４３とが、この順番に配置されている。

図６，７に示す様に、この実施形態では、２個のクロック生成インバーター３０，３１（トランジスタＰ６／Ｎ６とトランジスタＰ７／Ｎ７）を、入力回路部４０と、マスターラッチ部４１と、スレーブラッチ部４２と、を挟むようにして２ヶ所に配置している。

さらに、入力回路部４０の左側に配置されたクロック生成インバーター３１のトランジスタＰ７／Ｎ７と、入力回路部４０のトランジスタＰ２／Ｎ２とは、ソース領域５４，５５を共有化している。ＰＭＯＳトランジスタ側の共有化されたソース領域５４は、電源配線ＶＤＤに接続されている。ＮＭＯＳトランジスタ側の共有化されたソース領域５５は電源配線ＶＳＳに接続されている。

また、第１の実施形態と同様に、スレーブラッチ部４２の右側に配置されたクロック生成インバーター３０のトランジスタＰ６／Ｎ６と、出力回路部４３における出力インバーターのトランジスタＰ１６／Ｎ１６とは、ソース領域５２，５３を共有化している。

クロック生成インバーター３１と、入力回路部４０と、マスターラッチ部４１と、スレーブラッチ部４２とにおける、ＰＭＯＳトランジスタＰ２，Ｐ７〜Ｐ１５の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ２，Ｎ７〜Ｎ１５の拡散領域１１も一体に形成されている。また、第１の実施形態と同様に、クロック生成インバーター３０と出力回路部４３とにおける、ＰＭＯＳトランジスタＰ６，Ｐ１６の拡散領域１０は一体に形成されており、同様にＮＭＯＳトランジスタＮ６，Ｎ１６の拡散領域１１も一体に形成されている。

このように構成することで、この実施形態では、素子分離領域のＳＴＩ領域１５を、トランジスタＰ１５／Ｎ１５とトランジスタＰ６／Ｎ６との間の１つにできる。このため、横方向のセルサイズは１４グリッドとなる。

なお、２個のクロック生成インバーター３０，３１を、それらのソース領域同士を共通にして１ヶ所に配置した場合には、素子分離領域のＳＴＩ領域１５が２つ存在し、横方向のセルサイズは１５グリッドである。

以上で説明した様に、本実施形態によれば、２個のクロック生成インバーター３０，３１を入力回路部４０とマスターラッチ部４１とスレーブラッチ部４２とを挟むように配置し、クロック生成インバーター３０と出力回路部４３とがソース領域を共有し、クロック生成インバーター３１と入力回路部４０とがソース領域を共有するようにしたので、第１の実施形態と同様に、セル内の素子分離領域のＳＴＩ領域１５を削減することができ、セルサイズを小さくできる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。

例えば、出力回路部４３、クロック生成インバーター３０、スレーブラッチ部４２、マスターラッチ部４１、クロック生成インバーター３１、及び、入力回路部４０の順に、上記第１の実施形態から第３の実施形態とは逆にした配置や、縦方向に入力回路部４０、クロック生成インバーター３１、マスターラッチ部４１、スレーブラッチ部４２、クロック生成インバーター３０、及び、出力回路部４３のような配置をしても良い。

また、上記第１の実施形態から第４の実施形態では、スタンダードセルのフリップフロップについて説明したが、スタンダードセル以外のフリップフロップでも良い。

また、上記第１の実施形態から第４の実施形態では、２個のクロック生成インバーター３０，３１を備える一例について説明したが、３個以上のクロック生成インバーターを備えても良い。

１０，１１ 拡散領域
１２ ゲート及びゲート配線
１３ コンタクト
１４ メタル１配線（金属配線）
１５ ＳＴＩ領域
１７ メタル２配線（金属配線）
１８ ビア
Ｐ１〜Ｐ１６ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１６ ＮＭＯＳトランジスタ
３０ クロック生成インバーター（第１のクロック生成インバーター）
３１ クロック生成インバーター（第２のクロック生成インバーター）
４０ 入力回路部（第２の他の回路）
４１ マスターラッチ部
４２ スレーブラッチ部
４３ 出力回路部（第１の他の回路）

Claims (5)

1. ＣＭＯＳ半導体集積回路内に構成されたフリップフロップ回路を備える半導体装置であって、
   前記フリップフロップ回路は、少なくとも、
   第１のクロック信号を生成する、第１のクロック生成インバーターと、
   前記第１のクロック信号を反転させた第２のクロック信号を生成する、第２のクロック生成インバーターと、
   を備え、
   前記第１及び第２のクロック生成インバーターは、前記フリップフロップ回路のマスターラッチ部とスレーブラッチ部とから構成されるラッチ部を挟むように配置され、
   前記第１のクロック生成インバーターと、前記第１のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第１の他の回路とは、ソース領域を共有し、
   前記第２のクロック生成インバーターと、前記第２のクロック生成インバーターに隣り合う前記フリップフロップ回路内の第２の他の回路とは、ソース領域を共有する、
   ものとして構成されていることを特徴とする、半導体装置。
2. 前記フリップフロップ回路は、
   入力信号に基づいて前記ラッチ部に信号を供給する、前記第２の他の回路としての入力回路部と、
   前記ラッチ部からの信号に基づいて出力信号を出力する、前記第１の他の回路としての出力回路部と、
   を更に備え、
   回路配置が、
   前記入力回路部、前記第２のクロック生成インバーター、前記マスターラッチ部、前記スレーブラッチ部、前記第１のクロック生成インバーター、及び、前記出力回路部の順であることを特徴とする、請求項１に記載の半導体装置。
3. 前記第１及び第２のクロック生成インバーター間は、金属配線とゲート配線との少なくとも何れかで接続されていることを特徴とする、請求項１又は請求項２に記載の半導体装置。
4. 前記第１のクロック生成インバーターと、前記第１の他の回路とにおける、ＰＭＯＳトランジスタの拡散領域は一体に形成され、ＮＭＯＳトランジスタの拡散領域は一体に形成されており、
   前記第２のクロック生成インバーターと、前記第２の他の回路とにおける、ＰＭＯＳトランジスタの拡散領域は一体に形成され、ＮＭＯＳトランジスタの拡散領域は一体に形成されており、
   前記ラッチ部における、ＰＭＯＳトランジスタの拡散領域は一体に形成され、ＮＭＯＳトランジスタの拡散領域は一体に形成されていることを特徴とする、請求項１から請求項３の何れかに記載の半導体装置。
5. 前記第１のクロック生成インバーターと、前記第１の他の回路とにおける、ＰＭＯＳトランジスタの拡散領域は一体に形成され、ＮＭＯＳトランジスタの拡散領域は一体に形成されており、
   前記第２のクロック生成インバーターと、前記第２の他の回路と、前記ラッチ部とにおける、ＰＭＯＳトランジスタの拡散領域は一体に形成され、ＮＭＯＳトランジスタの拡散領域は一体に形成されていることを特徴とする、請求項１に記載の半導体装置。

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