JP5724408B2

JP5724408B2 - 半導体装置

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Publication number: JP5724408B2
Application number: JP2011015244A
Authority: JP
Inventors: 大樹上村
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-01-27
Filing date: 2011-01-27
Publication date: 2015-05-27
Anticipated expiration: 2031-01-27
Also published as: CN102624364A; US20120194247A1; CN102624364B; US8513999B2; JP2012156856A

Description

本発明は、半導体装置に関する。

従来、マスタスレーブ型フリップフロップ回路を有する半導体装置が用いられている。

マスタスレーブ型フリップフロップ回路は、クロック信号に同期してデータ信号を入力して保持するマスタラッチ回路と、クロック信号に同期してマスタラッチ回路が保持するデータ信号を入力して保持するスレーブラッチ回路とを有する記憶回路である。

例えば、中央処理装置等の半導体装置では、マスタスレーブ型フリップフロップ回路を用いて、ビット情報を記憶する。そして、複数のマスタスレーブ型フリップフロップ回路が並べて配置されるフリップフロップ回路セットを用いて複数のビットを有するビットセットを形成し、１ワードの情報が記憶される。

ところで、半導体装置を形成する回路素子の集積度の向上と共に、回路素子の動作電圧が低下しており、記憶されたビット情報が、ソフトエラーによって破壊されることが問題となっている。ソフトエラーとは、α線又は中性子線等のエネルギー粒子が回路素子に衝突することにより電子・ホール対が形成され、これらのキャリアがビット情報を破壊する現象である。回路素子の動作電圧が低下すると、ソフトエラーによりビット情報が破壊されるおそれが強まる。

そこで、中央処理装置等の半導体装置では、１ワードの情報を形成するビットセットにパリティ情報を記憶する１ビットを付加することにより、ソフトエラー等によるエラーの発生を検出している。

特開２００７−８０９４５号公報特開平１−２８７９４４号公報特開２００６−１９６８４１号公報

１ワードの情報が記憶される複数のビットの内のいずれか一つのビットにエラーが生じた場合には、上述したパリティビットを用いることにより、いずれかのビットにエラーが生じたことを検出することが可能である。

しかし、１ワードの情報が記憶される複数のビットの内の２ビット又は偶数個のビットに同時にエラーが生じた場合には、１ビットのパリティ情報を用いて、１ワードの記憶情報にエラーが生じたことを検出することできない。

ソフトエラーが発生を防止するために、例えば、２つのマスタスレーブ型フリップフロップ回路の間に素子分離層を設けるが提案されているが、このような素子分離層を設けることは、素子面積を増加するという問題を生じる。

本明細書では、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることを防止する半導体装置を提供すること目的とする。

本明細書に開示する半導体装置の一形態によれば、第１クロック信号に同期して第１データ信号を受信して保持する第１マスタラッチ回路と、第２クロック信号に同期して前記第１マスタラッチ回路から前記第１データ信号を受信して保持する第１スレーブラッチ回路とを有する第１マスタスレーブ型フリップフロップ回路と、第３クロック信号に同期して第２データ信号を受信して保持する第２マスタラッチ回路と、第４クロック信号に同期して前記第２マスタラッチ回路から前記２データ信号を受信して保持する第２スレーブラッチ回路とを有し、前記第１マスタスレーブ型フリップフロップ回路と並んで配置される第２マスタスレーブ型フリップフロップ回路とを備え、前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路の隣には、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が配置され、前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路の隣には前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が配置される。

また、本明細書に開示する半導体装置の一形態によれば、第１クロック信号に同期して第１データ信号を受信して保持するマスタラッチ回路と、第２クロック信号に同期して前記マスタラッチ回路から前記第１データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される。

上述した本明細書に開示する半導体装置の一形態によれば、記憶された複数のビットの内の偶数個のビットに同時にエラーを生じることが防止される。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示する半導体装置の第１実施形態を示す図である。図１のフリップフロップ回路セットを示す図である。図１のマスタスレーブ型フリップフロップ回路の回路図である。隣接するマスタスレーブ型フリップフロップ回路のマスタラッチ回路同士及びスレーブラッチ回路同士の間の距離を示す図である。本明細書に開示する半導体装置の第１実施形態の変形例を示す図である。本明細書に開示する半導体装置の第２実施形態を示す図である。図６のマスタスレーブ型フリップフロップ回路の回路図である。本明細書に開示する半導体装置の第３実施形態を示す図である。本明細書に開示する半導体装置の第３実施形態の第１変形例を示す図である。本明細書に開示する半導体装置の第３実施形態の第２変形例を示す図である。本明細書に開示する半導体装置の第３実施形態の第３変形例を示す図である。本明細書に開示する半導体装置の第３実施形態の第４変形例を示す図である。

以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図面を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する半導体装置の第１実施形態を示す図である。図２は、図１のフリップフロップ回路セットを示す図である。

本実施形態の半導体装置１は、第１組み合わせ回路２０と、第１組み合わせ回路２０から出力されたデータ信号を記憶するフリップフロップ回路セット２と、フリップフロップ回路セット２が出力したデータ信号を入力する第２組み合わせ回路２１とを備える。また、各回路には、図示しないクロック線が接続されている。

第１組み合わせ回路２０には、８本のデータ信号線Ｇ１〜Ｇ８から８ビットのデータ信号が入力される。第１組み合わせ回路２０は、入力した８ビットのデータ信号に対して論理演算を行って、演算された８ビットのデータ信号をデータ信号線Ｇ１〜Ｇ８を介してフリップフロップ回路セット２に出力する。

フリップフロップ回路セット２には、第１組み合わせ回路２０から出力された８ビットのデータ信号が入力される。フリップフロップ回路セット２は、タイミングを調整して、記憶した８ビットのデータ信号をデータ信号線Ｇ１〜Ｇ８を介して第２組み合わせ回路２１に出力する。

第２組み合わせ回路２１には、フリップフロップ回路セット２から出力された８ビットのデータ信号が入力される。第２組み合わせ回路２０は、入力した８ビットのデータ信号に対して論理演算を行って、演算後の８ビットのデータ信号をデータ信号線Ｇ１〜Ｇ８を介して後続の回路等（図示せず）に出力する。

フリップフロップ回路セット２は、８個のマスタスレーブ型フリップフロップ回路１０ａ〜１０ｈを有している。半導体装置１では、８ビットの情報により１ワードが形成される。以下、マスタスレーブ型フリップフロップ回路を、単にＭＳ型ＦＦ回路ともいう。

半導体装置１は、１ワードの情報が記憶される複数のビットの内のいずれか一つのビットの記憶情報にエラーが生じたことを検出するために、パリティ生成回路２２と、パリティマスタスレーブ型フリップフロップ回路２３と、エラー判断回路２４とを有する。以下、パリティマスタスレーブ型フリップフロップ回路を、単にＰＭＳ型ＦＦ回路ともいう。

８個のＭＳ型ＦＦ回路１０ａ〜１０ｈそれぞれから出力されたデータ信号は、分岐してパリティ生成回路２２に入力する。パリティ生成回路２２は、入力した各ビット情報に基づいて第１パリティ信号を生成し、生成した第１パリティ信号を、パリティ信号線Ｈ１を介して、ＰＭＳ型ＦＦ回路２３に出力する。パリティ生成回路２２は、例えば、８ビットの内「１」の数の合計が偶数であれば第１パリティ信号を「１」に決定し、奇数であれば第１パリティ信号を「０」に決定する。

ＰＭＳ型ＦＦ回路２３は、入力したパリティ信号を記憶し、記憶したパリティ信号をパリティ信号線Ｈ１を介してエラー判断回路２４に出力する。

また、パリティ生成回路２２は、第１パリティ信号を決定した時点より後のタイミングにおいて、再度、８個のＭＳ型ＦＦ回路１０ａ〜１０ｈそれぞれから出力されたデータ信号を入力して、第２パリティ信号を生成する。そして、パリティ生成回路２２は、生成した第２パリティ信号を、パリティ信号線Ｈ２を介してエラー判断回路２４に出力する。

エラー判断回路２４は、入力された第１パリティ信号と第２パリティ信号との排他的論理和（ＸＯＲ）演算を行って、第１パリティ信号と第２パリティ信号とが一致しているか否かを判断する。エラー判断回路２４は、第１パリティ信号と第２パリティ信号とが一致していなければ、エラーフラグを生成して、第１組み合わせ回路２０又は第１組み合わせ回路２０よりも上流側に位置する回路等の上位回路に出力する。エラー判断回路２４は、例えば、第１パリティ信号と第２パリティ信号とが一致していればデータ信号として「０」を出力し、一致していなければエラーフラグのデータ信号として「１」を出力する。

エラー判断回路２４からエラーフラグを入力した上位回路は、データ信号を再度出力して、フリップフロップ回路セット２には、第１組み合わせ回路２０から出力された８ビットのデータ信号が再度入力されることになる。

なお、半導体装置１は、１ワードを８ビットではなく、他のビット数により形成しても良い。例えば、１ワードを、４ビット又は１６ビット又は３２ビット又は６４ビット等により形成しても良い。この場合には、フリップフロップ回路セット２は、１ワードに対応した数のＭＳ型ＦＦ回路を有することになる。

次に、フリップフロップ回路セット２について、以下に更に説明する。

図２に示すように、フリップフロップ回路セット２では、８個のＭＳ型ＦＦ回路１０ａ〜１０ｈが、データ信号線Ｇ１〜Ｇ８の方向に対して直交する向きに並べて配置される。ＭＳ型ＦＦ回路１０ａ〜１０ｈは、同一のクロック信号に同期してデータ信号を受信して保持するマスタラッチ（マスタ記憶）回路１１と、同一のクロック信号に同期してマスタラッチ回路１１からデータ信号を受信して保持するスレーブラッチ（スレーブ記憶）回路１２とを有する。また、スレーブラッチ回路１２は、保持したデータ信号を、データ信号線Ｇ１〜Ｇ８に出力する。

ＭＳ型ＦＦ回路１０ａ〜１０ｈのマスタラッチ回路１１とスレーブラッチ回路１２とは、データ信号線Ｇ１〜Ｇ８の方向に並んで配置される。

そして、一のＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１の隣には、他のＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が配置され。また、一のＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２の隣には、他のＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が配置される。この配置関係は、その他の隣合うＭＳ型ＦＦ回路同士についても、同様である。

このように、８個のＭＳ型ＦＦ回路１０ａ〜１０ｈの並ぶ方向には、一のＭＳ型ＦＦ回路のマスタラッチ回路１１と、この一のＭＳ型ＦＦ回路に隣接する他のＭＳ型ＦＦ回路のスレーブラッチ回路１２とが交互に配置される。

また、ＭＳ型ＦＦ回路１０ｈに対してＭＳ型ＦＦ回路１０ｇが位置する側とは反対側に、ＭＳ型ＦＦ回路１０ｈと並んでＰＭＳ型ＦＦ回路２３が配置される。図１では、ＭＳ型ＦＦ回路１０ｈとＰＭＳ型ＦＦ回路２３との間にデータ信号線を記載したために、２つの回路の間が離れているように記載されていた。

ＰＭＳ型ＦＦ回路２３は、パリティマスタラッチ回路１４とパリティスレーブラッチ回路１５とを有する。パリティマスタラッチ回路１４は、ＭＳ型ＦＦ回路１０ａ〜１０ｈのスレーブラッチ回路が保持するデータ信号に基づいて生成される第１パリティ信号を、クロック信号に同期して入力する。パリティスレーブラッチ回路１５は、クロック信号に同期してパリティマスタラッチ回路が保持するパリティ信号を入力して保持する。パリティスレーブラッチ回路１５は、保持する第１パリティ信号を第１パリティ信号線Ｈ１に出力する。

ＭＳ型ＦＦ回路１０ｈのマスタラッチ回路１１の隣には、ＰＭＳ型ＦＦ回路２３のパリティスレーブラッチ回路１５が配置される。ＭＳ型ＦＦ回路１０ｈのスレーブラッチ回路１２の隣にはＰＭＳ型ＦＦ回路２３のパリティマスタラッチ回路１５が配置される。即ち、ＰＭＳ型ＦＦ回路２３は、フリップフロップ回路セット２が有するＭＳ型ＦＦ回路と同様の構造を有し、且つ同様に配置される。

次に、フリップフロップ回路セット２を形成するＭＳ型ＦＦ回路１０ａの回路図及び動作について、以下に説明する。８個のＭＳ型ＦＦ回路１０ａ〜１０ｈは同じ構造を有するので、ＭＳ型ＦＦ回路１０ａに対する説明は、他のＭＳ型ＦＦ回路に対しても適宜適用される。

図３は、図１のマスタスレーブ型フリップフロップ回路の回路図である。

ＭＳ型ＦＦ回路１０ａは、データ信号線Ｇ１からデータ信号を入力する入力部Ｄｉと、記憶したデータ信号を出力する出力部Ｄｏとを有する。また、ＭＳ型ＦＦ回路１０ａは、クロック信号を入力するクロック入力部ＣＫと、クロック信号を反転した信号を入力する反転クロック入力部ＸＣＫとを有する。

ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１は、トランスファーゲートＴ１と、インバータＩＶ１と、インバータＩＶ２とを有する。トランスファーゲートＴ１は、クロック入力部ＣＫからクロック信号が入力され且つ反転クロック入力部ＸＣＫからクロック信号を反転した信号が入力されており、ハイレベルのクロック信号によってオンとなる。また、インバータＩＶ２は、クロック入力部ＣＫからクロック信号が入力され且つ反転クロック入力部ＸＣＫからクロック信号を反転した信号が入力されて、ローレベルのクロック信号によってオンとなる。

ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２は、トランスファーゲートＴ２と、インバータＩＶ３と、インバータＩＶ４とを有する。トランスファーゲートＴ２は、クロック入力部ＣＫからクロック信号が入力され且つ反転クロック入力部ＸＣＫからクロック信号を反転した信号が入力されており、ローレベルのクロック信号によってオンとなる。また、インバータＩＶ４は、クロック入力部ＣＫからクロック信号が入力され且つ反転クロック入力部ＸＣＫからクロック信号を反転した信号が入力されて、ハイレベルのクロック信号によってオンとなる。

次に、ＭＳ型ＦＦ回路１０ａの動作について以下に説明する。

まず、クロック信号がハイレベルの場合には、トランスファーゲートＴ１及びインバータＩＶ４がオンとなり、トランスファーゲートＴ２及びインバータＩＶ２がオフとなる。

入力部Ｄｉから出力されたデータ信号は、オンとなったトランスファーゲートＴ１を介してインバータＩＶ１に伝達された後インバータＩＶ１によって論理反転され、トランスファーゲートＴ２及びインバータＩＶ２に伝達される。トランスファーゲートＴ２に伝達されたデータ信号は、トランスファーゲートＴ２がオフであるため、これ以上は伝達されない。また、インバータＩＶ２に伝達されたデータ信号は、インバータＩＶ２がオフであるため、これ以上は伝達されない。

一方、オンとなっているインバータＩＶ４によって論理反転されたインバータＩＶ４の出力は、インバータＩＶ３に伝達される。即ち、インバータＩＶ３及びインバータＩＶ４によって形成されるインバータループにおいて、インバータＩＶ３が出力するデータ信号が保持される。インバータＩＶ３の出力は、出力部Ｄｏに伝達されて、データ信号として出力される。

次に、クロック信号がローレベルの場合には、トランスファーゲートＴ２及びインバータＩＶ２がオンとなり、トランスファーゲートＴ１及びインバータＩＶ４がオフとなる。

オフとなったトランスファーゲートＴ１によって、入力部Ｄｉからのデータ信号の入力が遮断される。しかし、オンとなったインバータＩＶ２によって、インバータＩＶ２の出力が、インバータＩＶ１に伝達される。即ち、インバータＩＶ１及びインバータＩＶ２によって形成されるインバータループにおいて、クロック信号がローに変化する直前のインバータＩＶ１が出力するデータ信号が保持される。インバータＩＶ１の出力は、トランスファーゲートＴ２にも伝達される。

また、オンとなったトランスファーゲートＴ２によって、インバータＩＶ１の出力したデータ信号がインバータＩＶ３に伝達された後インバータＩＶ３によって論理反転され、出力部Ｄｏ及びインバータＩＶ４に伝達される。出力部Ｄｏに伝達されたデータ信号は、データ信号線Ｇ１に伝達される。一方、インバータＩＶ４に伝達されたデータ信号は、インバータＩＶ４がオフであるため、これ以上は伝達されない。

さて、半導体装置１のフリップフロップ回路セット２では、データ信号を保持する偶数個のインバータループにおいて、ソフトエラー等によって保持するデータ信号が同時に破壊されると、１ビットのパリティ信号からエラーの発生を検知することができない。

ここで、ソフトエラーにより保持するデータ信号が同時に破壊されるインバータループは、主に隣接する２つのＭＳ型ＦＦのインバータループとなる確率が最も高い。

ソフトエラーは、α線又は中性子線等のエネルギー粒子が回路素子に衝突することにより電子・ホール対が形成され、これらのキャリアがビット情報を破壊する現象であるので、近い距離にある２つのインバータループで同時にソフトエラーが発生する場合がある。

図４は、隣接するマスタスレーブ型フリップフロップ回路のマスタラッチ回路同士及びスレーブラッチ回路同士の間の距離を示す図である。

フリップフロップ回路セット２では、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１同士の間の距離Ｌ１が、従来のマスタラッチ回路同士の間の距離Ｌ３よりも長くなっている。従来のマスタラッチ回路は、マスタラッチ回路同士が隣合って配置されていた。

従って、フリップフロップ回路セット２では、インバータループを形成している隣接する２つのＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１において、ソフトエラー等により、データ信号が同時に破壊されることが防止される。

同様に、フリップフロップ回路セット２では、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのスレーブラッチ回路１２同士の距離Ｌ２が、従来のスレーブラッチ回路同士の距離Ｌ４よりも長くなっている。従来のスレーブラッチ回路は、スレーブラッチ回路同士が隣合って配置されていた。

従って、フリップフロップ回路セット２では、インバータループを形成している隣接する２つのＭＳ型ＦＦ回路１０ａ、１０ｂのスレーブラッチ回路１２において、ソフトエラー等により、データ信号が同時に破壊されることが防止される。

このように、半導体装置１のフリップフロップ回路セット２では、隣接する２つのＭＳ型ＦＦのインバータループにおいてソフトエラー等により、データ信号が同時に破壊されることが防止される。

また、半導体装置１のフリップフロップ回路セット２では、ＭＳ型ＦＦ回路内のＭＳ型ＦＦ回路及びスレーブラッチ回路の配置される位置が、隣接するＭＳ型ＦＦ回路とは逆に配置されるだけなので、一つのＭＳ型ＦＦ回路の有する面積は従来の配置に対して増加しない。

なお、フリップフロップ回路セット２では、隣接するＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１とＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２との間の距離は、従来のマスタラッチ回路同士の距離Ｌ３と同等である。従って、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１及びスレーブラッチ回路１２において、同時にソフトエラーが発生することは、従来のフリップフロップ回路セットと同じ程度にあり得る。

しかし、データ信号を保持するインバータループが形成されているのは、クロック信号のハイレベル又はローレベルに応じて、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１又はスレーブラッチ回路１２の内のいずれか一方のみである。仮に、データ信号を保持するインバータループが形成されていないインバータの部分にソフトエラーが発生しても、そのインバータには、データ信号が伝達され続けているので、出力に単にノイズが発生するに過ぎない。従って、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１及びスレーブラッチ回路１２において、同時にソフトエラーが発生しても、記憶情報の２ビットエラーが生じることはない。

フリップフロップ回路セット２では、８個のＭＳ型ＦＦ回路１０ａ〜１０ｈは同じ構造を有するので、上述したＭＳ型ＦＦ回路１０ａ、１０ｂに対する説明は、他の隣接するＭＳ型ＦＦ回路同士に対しても適宜適用される。

また、半導体装置１では、ＰＭＳ型ＦＦ回路２３が、ＭＳ型ＦＦ回路１０ａ〜１０ｈと同じ構造を有するので、上述したＭＳ型ＦＦ回路１０ａ、１０ｂに対する説明は、ＰＭＳ型ＦＦ回路２３及びこれに隣接するＭＳ型ＦＦ回路１０ｈに対しても適宜適用される。

上述した本実施形態の半導体装置１によれば、素子面積を増加することなく、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることが防止できる。

本実施形態の半導体装置１のフリップフロップ回路セット２は、特にソフトエラーの発生の防止が望まれる機器に搭載されることが好ましい。このような機器としては、例えば、宇宙線の照射を受ける確率の高い高度を飛行する航空機又は人工衛星等に搭載されるものが挙げられる。また、このような機器としては、ソフトエラーにより事故が生じると人の生命を危険にさらす可能性が高い自動車等の輸送車両又は医療機器等が挙げられる。更に、このような機器としては、サーバ等の大量のデータ信号を処理し、ソフトエラーが発生した場合の影響が大きいものが挙げられる。

次に、上述した第１実施形態の半導体装置１の変形例を以下に説明する。

図５は、本明細書に開示する半導体装置の第１実施形態の変形例を示す図である。

図５に示す変形例は、ＰＭＳ型ＦＦ２３の隣にパリティコレクションマスタスレーブ型フリップフロップ回路２５を有する。以下、パリティコレクションマスタスレーブ型フリップフロップ回路を単にＰＣＭＳ型ＦＦ回路ともいう。

ＰＣＭＳ型ＦＦ回路２５は、エラー判断回路２４がエラーフラグを出力した場合に、ＰＭＳ型ＦＦ回路２３が記憶する第１パリティ情報と共に使用されて、ビット情報を訂正するためのパリティコレクション情報を記憶する。ＰＣＭＳ型ＦＦ回路２５には、パリティ信号線Ｈ３からパリティコレクション情報が入力される。

ＰＣＭＳ型ＦＦ回路２５は、ＭＳ型ＦＦ回路１０ａ〜１０ｈ及びＰＭＳ型ＦＦ回路２３と同様に、マスタラッチ回路１６及びスレーブラッチ回路１７を有する。ＰＣＭＳ型ＦＦ回路２５は、ＰＭＳ型ＦＦ回路２３に対してＭＳ型ＦＦ回路１０ｈが位置する側とは反対側に、ＰＭＳ型ＦＦ回路２３と隣接して配置される。ＰＣＭＳ型ＦＦ回路２５のマスタラッチ回路１６は、ＰＭＳ型ＦＦ回路２３のスレーブラッチ回路１５の隣に配置される。ＰＣＭＳ型ＦＦ回路２５のスレーブラッチ回路１７は、ＰＭＳ型ＦＦ回路２３のマスタラッチ回路１４の隣に配置される。

次に、上述した半導体装置の他の実施形態を、図６〜図１２を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図６は、本明細書に開示する半導体装置の第２実施形態を示す図である。

本実施形態の半導体装置のフリップフロップ回路セット２では、ＭＳ型ＦＦ回路１０ａ〜１０ｈが、一方の極性であるｎ型ウェルＮ１、Ｎ２及び他方の極性であるｐ型ウェルＰ１内に配置される。

ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１は帯状に延びて形成されており、ｎ型ウェルＮ１とｎ型ウェルＮ２との間にｐ型ウェルＰ１が配置される。ＭＳ型ＦＦ回路１０ａ〜１０ｈのマスタラッチ回路１１及びスレーブラッチ回路１２それぞれは、ｎ型ウェルとｐ型ウェルとを跨ぐように配置される。

図６に示すように、ＭＳ型ＦＦ回路１０ａ〜１０ｈのマスタラッチ回路１１とスレーブラッチ回路１２とが並ぶ方向と、ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１が延びる方向とは交差している。具体的には、本実施形態では、マスタラッチ回路１１とスレーブラッチ回路１２とが並ぶ方向と、ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１が延びる方向とは直交している。

図７は、図６のマスタスレーブ型フリップフロップ回路の回路図である。

図７では、フリップフロップ回路セット２の内、ＭＳ型ＦＦ回路１０ａ〜１０ｃの部分を示している。また、図７では、一部の配線等の記載が省略されている。

ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１では、図３に示すトランスファーゲートＴ１は、ｐ型ＭＯＳトランジスタＡ１及びｎ型ＭＯＳトランジスタＢ１により形成される。図３に示すインバータＩＶ１は、ｐ型ＭＯＳトランジスタＡ４及びｎ型ＭＯＳトランジスタＢ４により形成される。図３に示すインバータＩＶ２は、ｐ型ＭＯＳトランジスタＡ２，Ａ３及びｎ型ＭＯＳトランジスタＢ２，Ｂ３により形成される。

また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２では、図３に示すトランスファーゲートＴ２は、ｐ型ＭＯＳトランジスタＡ５及びｎ型ＭＯＳトランジスタＢ５により形成される。図３に示すインバータＩＶ３は、ｐ型ＭＯＳトランジスタＡ８及びｎ型ＭＯＳトランジスタＢ８により形成される。図３に示すインバータＩＶ４は、ｐ型ＭＯＳトランジスタＡ６，Ａ７及びｎ型ＭＯＳトランジスタＢ６，Ｂ７により形成される。

ＭＳ型ＦＦ回路１０ａ〜１０ｈは、同じ構造を有するので、上述したＭＳ型ＦＦ回路１０ａに対する説明は、他のＭＳ型ＦＦ回路１０ｂ〜１０ｈに対しても適宜適用される。

フリップフロップ回路セット２では、図７に示すように、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有する一方の極性であるｐ型ＭＯＳトランジスタＡ１〜Ａ４は、ｎ型ウェルＮ１内に配置される。ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＣ１〜Ｃ４は、他のｎ型ウェルＮ２内に配置される。従って、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４と、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＣ１〜Ｃ４とは、異なるｎ型ウェル内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

このように、本実施形態のフリップフロップ回路セット２では、２つの隣接するＭＳ型ＦＦ回路のマスタラッチ回路では、それぞれのｐ型ＭＯＳトランジスタが、異なるｎ型ウェル内に配置される。

また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８は、ｎ型ウェルＮ２内に配置される。ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＣ５〜Ｃ８は、他のｎ型ウェルＮ１内に配置される。従って、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＣ５〜Ｃ８とは、異なるｎ型ウェル内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

本実施形態では、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４と、ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＣ１〜Ｃ４とが、異なるｎ型ウェル内に配置されているので、寄生バイポーラ効果によりソフトエラーが発生することが防止される。寄生バイポーラ効果は、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４においてソフトエラーが発生して電子・ホール対が生成された場合に、これらのキャリアが同じウェル内に配置される他のトランジスタ等の素子に影響を与える現象である。例えば、寄生バイポーラ効果によりオフ状態のトランジスタをオン状態になる場合がある。

このように、本実施形態のフリップフロップ回路セット２では、２つの隣接するＭＳ型ＦＦ回路のマスタラッチ回路では、それぞれのｐ型ＭＯＳトランジスタが、異なるｎ型ウェル内に配置されるので、寄生バイポーラ効果によりソフトエラーが発生することが防止される。

同様に、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＣ５〜Ｃ８とが、異なるｎ型ウェル内に配置されているので、寄生バイポーラ効果により、同時にソフトエラーが発生することが防止される。

このように、本実施形態のフリップフロップ回路セット２では、２つの隣接するＭＳ型ＦＦ回路のスレーブラッチ回路では、それぞれのｐ型ＭＯＳトランジスタが、異なるｎ型ウェル内に配置されるので、寄生バイポーラ効果により、同時にソフトエラーが発生することが防止される。

一方、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＣ５〜Ｃ８とは、一つのｎ型ウェルＮ１内に配置される。

また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８と、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＣ１〜Ｃ４とは、一つのｎ型ウェルＮ２内に配置される。

また、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４と、ＭＳ型ＦＦ回路１０ｃのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＥ１〜Ｅ４とは、一つのｎ型ウェルＮ１内に配置される。ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８と、ＭＳ型ＦＦ回路１０ｃのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＥ５〜Ｅ８とは、一つｎ型ウェルＮ２内に配置される。

ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＢ１〜Ｂ４と、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＤ１〜Ｄ４と、ＭＳ型ＦＦ回路１０ｃのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＦ１〜Ｆ４とは、一つのｐ型ウェルＰ１内に配置される。また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＢ５〜Ｂ８と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＤ５〜Ｄ８と、ＭＳ型ＦＦ回路１０ｃのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＦ５〜Ｆ８とは、１つのｐ型ウェルＰ１内に配置される。即ち、本実施形態では、全てのｎ型ＭＯＳトランジスタは、一つのｐ型ウェルＰ１内に配置される。

上述したように、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｐ型ＭＯＳトランジスタＡ１〜Ａ４と、ＭＳ型ＦＦ回路１０ｃのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＥ１〜Ｅ４とは、一つのｎ型ウェルＮ１内に配置されている。しかし、ＭＳ型ＦＦ回路１０ａとＭＳ型ＦＦ回路１０ｃとは、距離が離れているので、同時にソフトエラーが発生することが防止される。

同様に、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＡ５〜Ａ８と、ＭＳ型ＦＦ回路１０ｃのスレーブラッチ回路１２が有するｐ型ＭＯＳトランジスタＥ５〜Ｅ８とは、１つのｎ型ウェルＮ２内に配置されている。しかし、ＭＳ型ＦＦ回路１０ａとＭＳ型ＦＦ回路１０ｃとは、距離が離れているので、同時にソフトエラーが発生することが防止される。

本実施形態の半導体装置は、フリップフロップ回路セット２以外の構造については、上述した第１実施形態と同様である。

上述した本実施形態の半導体装置によれば、寄生バイポーラ効果により、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることも防止できる。また、上述した第１実施形態と同様の効果が得られる。

図８は、本明細書に開示する半導体装置の第３実施形態を示す図である。図８では、フリップフロップ回路セット２の内、ＭＳ型ＦＦ回路１０ａ〜１０ｃの部分を示している。ＭＳ型ＦＦ回路１０ａ〜１０ｃの構造は、ＭＳ型ＦＦ回路１０ｄ〜１０ｈと同様であるので、ＭＳ型ＦＦ回路１０ａ〜１０ｃに対する説明は、ＭＳ型ＦＦ回路１０ｄ〜１０ｈに対しても適宜適用される。

本実施形態の半導体装置のフリップフロップ回路セット２は、ＭＳ型ＦＦ回路１０ａ〜１０ｃのマスタラッチ回路１１とスレーブラッチ回路１２との間に、バッファ回路１３が配置されている。

ＭＳ型ＦＦ回路１０ａ〜１０ｈは、ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１、Ｐ２内に配置される。ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１、Ｐ２は帯状に延びて形成されており、ｎ型ウェルＮ１とｎ型ウェルＮ２との間にｐ型ウェルＰ１が配置される。また、ｐ型ウェルＰ１とｐ型ウェルＰ２との間にｎ型ウェルＮ２が配置される。

ＭＳ型ＦＦ回路１０ａ〜１０ｈのマスタラッチ回路１１及びスレーブラッチ回路１２それぞれは、ｎ型ウェルとｐ型ウェルとを跨ぐように配置される。

バッファ回路１３は、ｐ型ウェルＰ１とｎ型ウェルＮ２とを跨ぐように配置される。

バッファ回路１３ａには、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１及びスレーブラッチ回路１２のインバータループを形成しないトランジスタが配置される。即ち、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１のトランスファーゲートＴ１を形成するｐ型ＭＯＳトランジスタＡ１及びｎ型ＭＯＳトランジスタＢ１が、バッファ回路１３ａ内に配置される。また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２のトランスファーゲートＴ２を形成するｐ型ＭＯＳトランジスタＡ５及びｎ型ＭＯＳトランジスタＢ５が、バッファ回路１３ａ内に配置される。

同様に、バッファ回路１３ｂには、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１及びスレーブラッチ回路１２のインバータループを形成しないトランジスタが配置される。また、バッファ回路１３ｃには、ＭＳ型ＦＦ回路１０ｃのマスタラッチ回路１１及びスレーブラッチ回路１２のインバータループを形成しないトランジスタが配置される。

ＭＳ型ＦＦ回路１０ａのバッファ回路１３ａでは、ｐ型ＭＯＳトランジスタＡ１、Ａ５が四角の枠内にＰＭＯＳと省略されて記載され、ｎ型ＭＯＳトランジスタＢ１、Ｂ５が四角の枠内にＮＭＯＳと省略されて記載されている。この省略したトランジスタの記載は、他のバッファ回路についても同様である。

このように、ＭＳ型ＦＦ回路１０ａ〜ｃのマスタラッチ回路１１及びスレーブラッチ回路１２のインバータループを形成しないトランジスタが、インバータループを形成するトランジスタ間に配置される。このようにして、隣接するＭＳ型ＦＦ回路１０ａ、１０ｂのマスタラッチ回路１１同士の間の距離及びスレーブラッチ回路１１同士の間の距離が、更に離されている。この配置関係は、その他の隣合うＭＳ型ＦＦ回路同士についても、同様である。

ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１では、ｐ型ＭＯＳトランジスタＡ２〜Ａ４が四角の枠内にＰＭＯＳと省略されて記載され、ｎ型ＭＯＳトランジスタＢ２〜Ｂ４が四角の枠内にＮＭＯＳと省略されて記載されている。また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２では、ｐ型ＭＯＳトランジスタＡ６〜Ａ８が四角の枠内にＰＭＯＳと省略されて記載され、ｎ型ＭＯＳトランジスタＢ６〜Ｂ８が四角の枠内にＮＭＯＳと省略されて記載されている。この省略したトランジスタの記載は、他のＭＳ型ＦＦ回路１０ｂ、１０ｃについても同様である。

ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＢ２〜Ｂ４は、ｐ型ウェルＰ１内に配置される。ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＤ２〜Ｄ４は、他のｐ型ウェルＰ２内に配置される。従って、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＢ２〜Ｂ４と、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＤ２〜Ｄ４とは、異なるｐ型ウェル内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＢ６〜Ｂ８はｐ型ウェルＰ２内に配置される。ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＤ６〜Ｄ８はｐ型ウェルＰ１内に配置される。従って、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＢ６〜Ｂ８と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＤ６〜Ｄ８とは、異なるｐ型ウェル内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

一方、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＢ２〜Ｂ４と、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＤ６〜Ｄ８とは、一つのｐ型ウェルＰ１内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

また、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＢ６〜Ｂ８と、ＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＤ２〜Ｄ４とは、一つのｐ型ウェルＰ２内に配置される。この配置は、ＭＳ型ＦＦ回路１０ｂとＭＳ型ＦＦ回路１０ｃとの間にも適用される。また、この配置は、他の隣接ＭＳ型ＦＦ回路の間にも適用される。

本実施形態では、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＢ２〜Ｂ４と、ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１１が有するｎ型ＭＯＳトランジスタＤ２〜Ｄ４とが、異なるｐ型ウェル内に配置されている。即ち、本実施形態のフリップフロップ回路セット２では、２つの隣接するＭＳ型ＦＦ回路のマスタラッチ回路では、それぞれのインバータループを形成するｎ型ＭＯＳトランジスタが、異なるｐ型ウェル内に配置される。従って、本実施形態では、マスタラッチ回路１１のインバータループを形成するｎ型ＭＯＳトランジスタに対しても、寄生バイポーラ効果によりソフトエラーが発生することが防止される。

同様に、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＢ６〜Ｂ８と、ＭＳ型ＦＦ回路１０ａと隣接するＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が有するｎ型ＭＯＳトランジスタＤ６〜Ｄ８とが、異なるｐ型ウェル内に配置されている。即ち、本実施形態のフリップフロップ回路セット２では、２つの隣接するＭＳ型ＦＦ回路のスレーブラッチ回路では、それぞれのインバータループを形成するｎ型ＭＯＳトランジスタが、異なるｐ型ウェル内に配置される。従って、本実施形態では、スレーブラッチ回路１１のインバータループを形成するｎ型ＭＯＳトランジスタに対しても、寄生バイポーラ効果によりソフトエラーが発生することが防止される。

また、上述した第２実施形態と同様に、本実施形態では、２つの隣接するＭＳ型ＦＦ回路のマスタラッチ回路では、それぞれのインバータループを形成するｐ型ＭＯＳトランジスタが、異なるｎ型ウェル内に配置される。また、２つの隣接するＭＳ型ＦＦ回路のスレーブラッチ回路では、それぞれのインバータループを形成するｐ型ＭＯＳトランジスタが、異なるｎ型ウェル内に配置される。

本実施形態のその他の構造については、上述した第２実施形態と同様である。

上述した本実施形態の半導体装置によれば、寄生バイポーラ効果により、記憶された複数のビットの内の偶数個のビットに同時にエラーが生じることが防止される。また、本実施形態では、上述した第２実施形態と同様の効果が奏される。

また、上述した実施形態では、マスタラッチ回路１１とスレーブラッチ回路１２との間にバッファ回路１３が配置されていたが、マスタラッチ回路１１とスレーブラッチ回路１２との間には、バッファ回路以外の別の回路が配置されていても良い。

次に、上述した第３実施形態の半導体装置の第１〜第４変形例を以下に説明する。

図９は、本明細書に開示する半導体装置の第３実施形態の第１変形例を示す図である。

本変形例では、ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１、Ｐ２の配置が、図８に示す第３実施形態とは異なっている。ｐ型ウェルＰ１とｐ型ウェルＰ２との間にｎ型ウェルＮ１が配置される。また、ｎ型ウェルＮ１とｎ型ウェルＮ２との間にｐ型ウェルＰ２が配置される。

図１０は、本明細書に開示する半導体装置の第３実施形態の第２変形例を示す図である。

本変形例のフリップフロップ回路セット２では、ＭＳ型ＦＦ１０ａ〜１０ｃのマスタラッチ回路１１とスレーブラッチ回路１２とが、バッファ回路１３を挟んで並ぶ方向と、ｐ型ウェルＰ１，Ｐ２及びｎ型ウェルＮ１、Ｎ２が延びる方向とが平行である。本明細書では、マスタラッチ回路１１とスレーブラッチ回路１２とが並ぶ方向と、ウェルが延びる方向が平行であるとは、両者の方向が厳密に平行である場合と、略平行である場合とを含む意味である。

図１１は、本明細書に開示する半導体装置の第３実施形態の第３変形例を示す図である。

本変形例では、ｎ型ウェルＮ１、Ｎ２及びｐ型ウェルＰ１、Ｐ２の配置が、図１０に示す第２変形例とは異なっている。ｐ型ウェルＰ１とｐ型ウェルＰ２との間にｎ型ウェルＮ１が配置される。また、ｎ型ウェルＮ１とｎ型ウェルＮ２との間にｐ型ウェルＰ２が配置される。

図１２は、本明細書に開示する半導体装置の第３実施形態の第４変形例を示す図である。

本変形例のフリップフロップ回路セット２では、ＭＳ型ＦＦ回路１０ａ〜１０ｃにおいて、マスタラッチ回路１１とスレーブラッチ回路１２との間にバッファ回路１３が配置されていない。その他の構造は、図１０に示す第２変形例と同様である。

本発明では、上述した実施形態の半導体装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

以上の上述した各実施形態に関し、更に以下の付記を開示する。

（付記１）
第１クロック信号に同期して第１データ信号を受信して保持する第１マスタラッチ回路と、第２クロック信号に同期して前記第１マスタラッチ回路から前記第１データ信号を受信して保持する第１スレーブラッチ回路とを有する第１マスタスレーブ型フリップフロップ回路と、
第３クロック信号に同期して第２データ信号を受信して保持する第２マスタラッチ回路と、第４クロック信号に同期して前記第２マスタラッチ回路から前記２データ信号を受信して保持する第２スレーブラッチ回路とを有し、前記第１マスタスレーブ型フリップフロップ回路と並んで配置される第２マスタスレーブ型フリップフロップ回路とを備え、
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路の隣には、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が配置され、前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路の隣には前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が配置される半導体装置。

（付記２）
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路が有する第１の極性のトランジスタは第２の極性の第１ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が有する前記第１の極性のトランジスタは、前記第１ウェルとは異なる前記第２の極性の第２ウェル内に配置され、
前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路が有する前記第１の極性のトランジスタは前記第２の極性の第３ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が有する前記第１の極性のトランジスタは、前記第３ウェルとは異なる前記第２の極性の第４ウェル内に配置される付記１に記載の半導体装置。

（付記３）
前記第１ウェルと前記第４ウェルとは同一のウェルであり、前記第２ウェルと前記第３ウェルとは同一のウェルである付記２に記載の半導体装置。

（付記４）
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路が有する前記第２の極性のトランジスタは前記第１の極性の第５ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が有する前記第２の極性のトランジスタは、前記第５ウェルとは異なる前記第１の極性の第６ウェル内に配置され、
前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路が有する前記第２の極性のトランジスタは前記第１の極性の第７ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が有する前記第２の極性のトランジスタは、前記第７ウェルとは異なる前記第１の極性の第８ウェル内に配置される付記２又は３に記載の半導体装置。

（付記５）
前記第５ウェルと前記第８ウェルとは同一のウェルであり、前記第６ウェルと前記第７ウェルとは同一のウェルである付記４に記載の半導体装置。
（００００）
（付記６）
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路と前記第１スレーブラッチ回路とが並ぶ方向と、前記第１の極性のウェル及び前記第２の極性のウェルが延びる方向とは交差する付記２〜５の何れか一項に記載の半導体装置。

（付記７）
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路と前記第１スレーブラッチ回路とが並ぶ方向と、前記第１の極性のウェル及び前記第２の極性のウェルが延びる方向とが平行である付記２〜５の何れか一項に記載の半導体装置。
（００００）
（付記８）
前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路が保持する前記第１データ信号及び前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が保持する前記第２データ信号に基づいて生成されるパリティ信号を、第５クロック信号に同期して受信して保持するパリティマスタラッチ回路と、第６クロック信号に同期して前記パリティマスタラッチ回路から前記パリティ信号を受信して保持するパリティスレーブラッチ回路とを有し、前記第２マスタスレーブ型フリップフロップ回路に対して前記第１マスタスレーブ型フリップフロップ回路が位置する側とは反対側に、前記第２マスタスレーブ型フリップフロップ回路と並んで配置されるパリティマスタスレーブ型フリップフロップ回路を備え、
前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路の隣には、前記パリティマスタスレーブ型フリップフロップ回路の前記パリティスレーブラッチ回路が配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路の隣には前記パリティマスタスレーブ型フリップフロップ回路の前記パリティマスタラッチ回路が配置される付記１〜７の何れか一項に記載の半導体装置。

（付記９）
前記第１クロックと前記第３クロックとは同一のクロックであり、前記第２クロックと前記第４クロックとは同一のクロックである付記１〜８の何れか一項に記載の半導体装置。

（付記１０）
第１クロック信号に同期して第１データ信号を受信して保持するマスタラッチ回路と、第２クロック信号に同期して前記マスタラッチ回路から前記第１データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、
一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される半導体装置。

１半導体装置
２フリップフロップ回路セット
１０ａ〜１０ｈマスタスレーブ型フリップフロップ回路
１１マスタラッチ回路
１２スレーブラッチ回路
１３ａ、１３ｂ、１３ｃバッファ回路
１４パリティマスタラッチ回路
１５パリティスレーブラッチ回路
１６パリティコレクションマスタラッチ回路
１７パリティコレクションスレーブラッチ回路
２０第１組み合わせ回路
２１第２組み合わせ回路
２２パリティ生成回路
２３パリティマスタスレーブ型フリップフロップ回路
２４エラー判断回路
２５パリティコレクションマスタスレーブ型フリップフロップ回路
Ａ１〜Ａ８ｐ型ＭＯＳトランジスタ
Ｂ１〜Ｂ８ｎ型ＭＯＳトランジスタ
Ｃ１〜Ｃ８ｐ型ＭＯＳトランジスタ
Ｄ１〜Ｄ８ｎ型ＭＯＳトランジスタ
Ｅ１〜Ｅ８ｐ型ＭＯＳトランジスタ
Ｆ１〜Ｆ８ｎ型ＭＯＳトランジスタ
Ｇ１〜Ｇ８データ信号線
Ｈ１、Ｈ２、Ｈ３パリティ信号線
Ｔ１，Ｔ２トランスファーゲート
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ４インバータ
Ｌ１マスタラッチ回路同士の距離
Ｌ２スレーブラッチ回路同士の距離
Ｌ３従来のマスタラッチ回路同士の距離
Ｌ４従来のスレーブラッチ回路同士の距離
Ｎ１、Ｎ２ｎ型ウェル
Ｐ１、Ｐ２ｐ型ウェル

Claims

第１クロック信号に同期して第１データ信号を受信して保持する第１マスタラッチ回路と、第２クロック信号に同期して前記第１マスタラッチ回路から前記第１データ信号を受信して保持する第１スレーブラッチ回路とを有する第１マスタスレーブ型フリップフロップ回路と、
第３クロック信号に同期して第２データ信号を受信して保持する第２マスタラッチ回路と、第４クロック信号に同期して前記第２マスタラッチ回路から前記２データ信号を受信して保持する第２スレーブラッチ回路とを有し、前記第１マスタスレーブ型フリップフロップ回路と並んで配置される第２マスタスレーブ型フリップフロップ回路とを備え、
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路の隣には、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が配置され、前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路の隣には前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が配置される半導体装置。
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路が有する第１の極性のトランジスタは第２の極性の第１ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が有する前記第１の極性のトランジスタは、前記第１ウェルとは異なる前記第２の極性の第２ウェル内に配置され、
前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路が有する前記第１の極性のトランジスタは前記第２の極性の第３ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が有する前記第１の極性のトランジスタは、前記第３ウェルとは異なる前記第２の極性の第４ウェル内に配置される請求項１に記載の半導体装置。
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路が有する前記第２の極性のトランジスタは前記第１の極性の第５ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２マスタラッチ回路が有する前記第２の極性のトランジスタは、前記第５ウェルとは異なる前記第１の極性の第６ウェル内に配置され、
前記第１マスタスレーブ型フリップフロップ回路の前記第１スレーブラッチ回路が有する前記第２の極性のトランジスタは前記第１の極性の第７ウェル内に配置され、前記第２マスタスレーブ型フリップフロップ回路の前記第２スレーブラッチ回路が有する前記第２の極性のトランジスタは、前記第７ウェルとは異なる前記第１の極性の第８ウェル内に配置される請求項２に記載の半導体装置。
前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路と前記第１スレーブラッチ回路とが並ぶ方向と、前記第２の極性の前記第１ウェル及び前記第２ウェル及び前記第３ウェル及び前記第４ウェルが延在する所定の方向とが交差し、前記第１マスタスレーブ型フリップフロップ回路の前記第１マスタラッチ回路と前記第１スレーブラッチ回路とが並ぶ方向と、前記第１の極性の前記第５ウェル及び前記第６ウェル及び前記第７ウェル及び前記第８ウェルが延在する所定の方向とが交差する請求項３に記載の半導体装置。
前記第１クロックと前記第３クロックとは同一のクロックであり、前記第２クロックと前記第４クロックとは同一のクロックである請求項１〜４の何れか一項に記載の半導体装置。
第１クロック信号に同期して第１データ信号を受信して保持するマスタラッチ回路と、第２クロック信号に同期して前記マスタラッチ回路から前記第１データ信号を受信して保持するスレーブラッチ回路とを有するマスタスレーブ型フリップフロップ回路が複数並べて配置され、
一のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路の隣には、他のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路が配置され、前記一のマスタスレーブ型フリップフロップ回路の前記スレーブラッチ回路の隣には、前記他のマスタスレーブ型フリップフロップ回路の前記マスタラッチ回路が配置される半導体装置。