CN102624364B

CN102624364B - 半导体装置

Info

Publication number: CN102624364B
Application number: CN201110436561.2A
Authority: CN
Inventors: 上村大树
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2011-01-27
Filing date: 2011-12-19
Publication date: 2015-07-08
Anticipated expiration: 2031-12-19
Also published as: US20120194247A1; US8513999B2; JP2012156856A; JP5724408B2; CN102624364A

Abstract

本发明涉及一种半导体装置，包括：第一主从触发器，该第一主从触发器具有第一主锁存器和第一从锁存器，第一主锁存器与第一时钟同步地接收并锁存第一数据信号，第一从锁存器与第二时钟同步地接收并锁存来自第一主锁存器的第一数据信号；以及第二主从触发器，该第二主从触发器与第一主从触发器并排地被布置，并且该第二主从触发器具有第二主锁存器和第二从锁存器，第二主锁存器与第三时钟同步地接收并锁存第二数据信号，第二从锁存器与第四时钟同步地接收并锁存来自第二主锁存器的第二数据信号，并且其中第二主从触发器的第二从锁存器被布置得邻近第一主从触发器的第一主锁存器，并且第二主从触发器的第二主锁存器被布置得邻近第一主从触发器的第一从锁存器。

Description

半导体装置

技术领域

本发明涉及半导体装置。

背景技术

提供具有主从触发器(master-slave flip-flop)电路的半导体装置在本领域中是已知的。

主从触发器电路是具有主锁存电路和从锁存电路的存储电路，其中主锁存电路与时钟信号同步地接收并锁存数据信号，从锁存电路与时钟信号同步地接收并锁存来自主锁存电路的数据信号。

例如，诸如中央处理单元之类的半导体装置利用主从触发器电路来存储比特信息。然后，利用通过排列多个这样的主从触发器电路而构造的触发器电路组，具有多个比特的比特组被形成并且一个字的信息因此被存储。

随着朝向形成半导体装置的电路元件的更高集成水平的趋势，电路元件的操作电压一直在降低，这导致了所存储的比特信息可能由于软失效(soft error)而被破坏的问题。软失效是如下的现象：电子空穴对被撞击电路元件的诸如α粒子或中子之类的高能粒子生成，并且比特信息被所生成的载流子破坏。降低电路元件的操作电压使得所存储的比特信息更易受软失效的影响。

为了应对以上问题，诸如中央处理单元之类的半导体装置通过使用附加于形成一个字的信息的比特组之上的一比特奇偶校验信息(parityinformation)，来检测由于软失效等而引起的错误的发生。

日本早期公开专利公布No.2007-80945

日本早期公开专利公布No.1-287944

日本早期公开专利公布No.2006-196841

如果错误发生在形成一个字的信息的多个被存储比特之一中，则可以通过使用上述奇偶校验位来检测错误已发生在一个比特中。

然而，如果错误同时发生在形成一个字的信息的多个被存储比特之中的两个或偶数个比特中，则不可以利用一比特奇偶校验信息来检测错误已发生在一个字的信息中。

为防止软失效的发生，例如提出了在两个主从触发器电路之间设置装置隔离层，但是这样的装置隔离层的设置涉及装置面积增加的问题。

发明内容

此说明书中描述的本发明的一个目的是提供如下的半导体装置：在该半导体装置中作出了规定以防止错误同时发生在多个被存储比特之中的偶数个比特中。

根据此说明书中公开的实施例的一个方面，提供了一种半导体装置，该半导体装置包括：第一主从触发器电路，该第一主从触发器电路具有第一主锁存电路和第一从锁存电路，第一主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，第一从锁存电路与第二时钟信号同步地接收并锁存来自第一主锁存电路的第一数据信号；以及第二主从触发器电路，该第二主从触发器电路与第一主从触发器电路并排地被布置，并且该第二主从触发器电路具有第二主锁存电路和第二从锁存电路，第二主锁存电路与第三时钟信号同步地接收并锁存第二数据信号，第二从锁存电路与第四时钟信号同步地接收并锁存来自第二主锁存电路的第二数据信号，并且其中第二主从触发器电路的第二从锁存电路被布置得邻近第一主从触发器电路的第一主锁存电路，并且第二主从触发器电路的第二主锁存电路被布置得邻近第一主从触发器电路的第一从锁存电路。

根据此说明书中公开的实施例的一个方面，提供了一种半导体装置，该半导体装置包括：多个主从触发器电路的排列，所述多个主从触发器电路每个都具有主锁存电路和从锁存电路，主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，从锁存电路与第二时钟信号同步地接收并锁存来自主锁存电路的第一数据信号，并且其中多个主从触发器电路中的一个主从触发器电路的主锁存电路被布置得邻近多个主从触发器电路中的另一个主从触发器电路的从锁存电路，并且所述一个主从触发器电路的从锁存电路被布置得邻近所述另一个主从触发器电路的主锁存电路。

附图说明

图1是示出此说明书中公开的半导体装置的第一实施例的示图。

图2是示出图1中描绘的触发器电路组的示图。

图3是图1中描绘的主从触发器电路的电路图。

图4是示出邻近的主从触发器电路中主锁存电路之间的距离和从锁存电路之间的距离的示图。

图5是示出此说明书中公开的半导体装置的第一实施例的修改例的示图。

图6是示出此说明书中公开的半导体装置的第二实施例的示图。

图7是图6中描绘的主从触发器电路的电路图。

图8是示出此说明书中公开的半导体装置的第三实施例的示图。

图9是示出此说明书中公开的半导体装置的第三实施例的第一修改例的示图。

图10是示出此说明书中公开的半导体装置的第三实施例的第二修改例的示图。

图11是示出此说明书中公开的半导体装置的第三实施例的第三修改例的示图。

图12是示出此说明书中公开的半导体装置的第三实施例的第四修改例的示图。

具体实施方式

[a]第一实施例

下面将参考附图来描述此说明书中公开的半导体装置的第一优选实施例。然而，应当注意，本发明的技术范围不限于这里描述的具体实施例而是扩展到所附权利要求及其等同物中所描述的发明。

图1是示出此说明书中公开的半导体装置的第一实施例的示图。图2是示出图1中描绘的触发器电路组的示图。

此实施例的半导体装置1包括第一组合电路20、存储从第一组合电路20输出的数据信号的触发器电路组2、以及输入从触发器电路组2输出的数据信号的第二组合电路21。未被描绘的时钟信号线连接到每个电路。

来自八条数据信号线G1到G8的8比特数据信号被输入给第一组合电路20。第一组合电路20执行对8比特输入信号的逻辑运算，并且将因此被操作的8比特数据信号输出到信号线G1到G8上以输入给触发器电路组2。

来自第一组合电路20的8比特数据信号因此被输入到触发器电路组2。触发器电路组2保持8比特数据信号，调整它的定时，并且将8比特数据信号输出到信号线G1到G8上以输入给第二组合电路21。

来自触发器电路组2的8比特数据信号因此被输入到第二组合电路21。第二组合电路21执行对8比特输入信号的逻辑运算，并且将因此被操作的8比特数据信号供应到信号线G1到G8上以输入给随后阶段的电路等(未被描绘)。

触发器电路组2包括八个主从触发器电路10a到10h。在半导体装置1中，一个字由8比特信息形成。在下文中，主从触发器电路也可被简称为MS FF电路。

为了检测错误是否已发生在形成一个字的信息的多个被存储比特之一中，半导体装置1包括奇偶校验生成电路22、奇偶校验主从触发器电路23和错误判断电路24。在下文中，奇偶校验主从触发器电路也可被简称为PMS FF电路。

从八个MS FF电路10a到10h输出的数据信号比特也被供应给奇偶校验生成电路22。基于因此被供应的比特信息，奇偶校验生成电路22生成第一奇偶校验信号并且经由奇偶校验信号线H1向PMS FF电路23供应所生成的第一奇偶校验信号。例如，如果8比特信号中的1的总数为偶，则奇偶校验生成电路22将第一奇偶校验信号设置为“1”，并且如果该总数为奇，则奇偶校验生成电路22将第一奇偶校验信号设置为“0”。

PMS FF电路23存储所接收的奇偶校验信号，并且经由奇偶校验信号线H1向错误判断电路24供应所存储的奇偶校验信号。

在第一奇偶校验信号已被如上所述地设置之后，数据信号比特被再次从八个MS FF电路10a到10h输出并且被供应给奇偶校验生成电路22，奇偶校验生成电路22然后生成第二奇偶校验信号。奇偶校验生成电路22经由奇偶校验信号线H2向错误判断电路24供应所生成的第二奇偶校验信号。

错误判断电路24执行第一与第二奇偶校验信号之间的异或(exclusive-OR)(XOR)运算，并且判断第一和第二奇偶校验信号是否相同。如果第一和第二奇偶校验信号不相同，则错误判断电路24生成错误标志并且将它供应给第一组合电路20或者诸如位于第一组合电路20的上游的电路之类的主电路(host circuit)。如果第一和第二奇偶校验信号相同，则错误判断电路24输出数据信号“0”，并且如果它们不相同，则错误判断电路24输出错误标志数据信号“1”。

从错误判断电路24接收到错误标志的主电路再一次输出数据信号，并且从第一组合电路20输出的8比特数据信号被再次输入给触发器电路组2。

半导体装置1可以不通过8比特而通过一些其他数目的比特来形成一个字。例如，一个字可例如由4比特、16比特、32比特或64比特来形成。无论如何，触发器电路组2是由和形成一个字的比特的数目一样多的MS FF电路构成的。

接下来，下面将更详细地描述触发器电路组2。

如图2所示，通过在与数据信号线G1到G8的方向直角相交的方向上排列八个MS FF电路10a到10h，而构造了触发器电路组2。MS FF电路10a到10h分别包括主锁存(主存储)电路11和从锁存(从存储)电路12，其中主锁存电路11与同一时钟信号同步地接收并锁存各个数据信号比特，从锁存电路12与同一时钟信号同步地接收并锁存来自各个主锁存电路11的数据信号比特。从锁存电路12将所锁存的数据信号比特输出到各个数据信号线G1到G8上。

MS FF电路10a到10h中的每一个中的主锁存电路11和从锁存电路12被彼此邻近地布置在与数据信号线G1到G8平行的方向上。

然后，一个MS FF电路10a的主锁存电路11被布置得邻近另一个MSFF电路10b的从锁存电路12。这一个MS FF电路10a的从锁存电路12被布置得邻近另一个MS FF电路10b的主锁存电路11。对其他邻近各对MSFF电路中的每一对而言也使用相同的排列。

以此方式，沿着八个MS FF电路10a到10h排列的方向以交替的方式来排列一个MS FF电路的主锁存电路11和与这一个MS FF电路邻近的另一个MS FF电路的从锁存电路12。

PMS FF电路23与MS FF电路10h并排地被布置在MS FF电路10h的与MS FF电路10g相对的一侧。在图1中，MS FF电路10h和PMS FF电路23被描绘得仿佛它们彼此隔开了一些距离，这是因为数据信号线被描绘在这两个电路之间。

PMS FF电路23包括奇偶校验主锁存电路14和奇偶校验从锁存电路15。基于MS FF电路10a到10h的各个从锁存电路中锁存的数据信号比特而生成的第一奇偶校验信号被与时钟信号同步地锁存进奇偶校验主锁存电路14中。奇偶校验主锁存电路中锁存的奇偶校验信号被与时钟信号同步地锁存进奇偶校验从锁存电路15中。如此锁存在奇偶校验从锁存电路15中的第一奇偶校验信号被输出在第一奇偶校验信号线H1上。

PMS FF电路23的奇偶校验从锁存电路15被布置得邻近MS FF电路10h的主锁存电路11。PMS FF电路23的奇偶校验主锁存电路14被布置得邻近MS FF电路10h的从锁存电路12。也就是说，PMS FF电路23在结构和排列上与形成触发器电路组2的每个MS FF电路实质地相同。

接下来，下面将参考电路图来描述作为形成触发器电路组2的MS FF电路之一的MS FF电路10a的操作。因为八个MS FF电路10a到10h在结构上是相同的，所以下面给出的对MS FF电路10a的描述也适用于其他MS FF电路。

图3是图1的主从触发器电路的电路图。

MS FF电路10a包括输入部分Di和输出部分Do，在输入部分Di处来自数据信号线G1的数据信号被输入，在输出部分Do处所存储的数据信号被输出。MS FF电路10a还包括时钟输入部分CK和反相时钟输入部分XCK，在时钟输入部分CK处时钟信号被输入，在反相时钟输入部分XCK处反相版本的时钟信号被输入。

MS FF电路10a的主锁存电路11包括传输门(transfer gate)T1、反相器IV1和反相器IV2。传输门T1被供应以来自时钟输入部分CK的时钟信号和来自反相时钟输入部分XCK的反相版本的时钟信号，并且当时钟信号为高时被接通。另一方面，反相器IV2被供应以来自时钟输入部分CK的时钟信号和来自反相时钟输入部分XCK的反相版本的时钟信号，并且当时钟信号为低时被接通。

MS FF电路10a的从锁存电路12包括传输门T2、反相器IV3和反相器IV4。传输门T2被供应以来自时钟输入部分CK的时钟信号和来自反相时钟输入部分XCK的反相版本的时钟信号，并且当时钟信号为低时被接通。另一方面，反相器IV4被供应以来自时钟输入部分CK的时钟信号和来自反相时钟输入部分XCK的反相版本的时钟信号，并且当时钟信号为高时被接通。

接下来，将在下面描述MS FF电路10a的操作。

首先，当时钟信号为高时，传输门T1和反相器IV4为通，并且传输门T2和反相器IV2为断。

来自输入部分Di的数据信号经由导通的传输门T1被传输给反相器IV1，由反相器IV1对数据信号的逻辑状态进行反相，并且被反相的数据信号被传输给传输门T2以及反相器IV2。传输给传输门T2的数据信号未被进一步传输，因为传输门T2为断。类似地，传输给反相器IV2的数据信号未被进一步传输，因为反相器IV2为断。

另一方面，通过由导通的反相器IV4对逻辑状态进行反相而产生的反相器IV4的输出被传输给反相器IV3。也就是说，从反相器IV3输出的数据信号被由反相器IV3和IV4形成的反相器环所保持。反相器IV3的输出被输出给输出部分Do以输出为数据信号。

接下来，当时钟信号为低时，传输门T2和反相器IV2为通，并且传输门T1和反相器IV4为断。

来自输入部分Di的数据信号的输入被切断的传输门T1所阻断。然而，因为反相器IV2为通，所以反相器IV2的输出被传输给反相器IV1。也就是说，从反相器IV1输出的数据信号、即在时钟信号改变为低电平紧前面的输入信号被由反相器IV1和IV2形成的反相器环所保持。反相器IV1的输出也被输出给传输门T2。

从反相器IV1输出的数据信号经由导通的传输门T2被传输给反相器IV3，由反相器IV3对数据信号的逻辑状态进行反相，并且被反相的数据信号被传输给输出部分Do以及反相器IV4。传输给输出部分Do的数据信号被输出在数据信号线G1上。另一方面，传输给反相器IV4的数据信号未被进一步传输，因为反相器IV4为断。

在半导体装置1的触发器电路组2中，如果偶数个反相器环中保持的数据信号比特由于软失效等而被同时破坏，则不可以通过使用一比特的奇偶校验信号来检测错误的发生。

别的不说，在反相器环处于邻近的两个MS FF电路中的情况下，偶数个反相器环中保持的数据信号比特由于软失效而被同时破坏的可能性是最高的。

软失效是如下的现象：电子空穴对被撞击电路元件的诸如α粒子或中子之类的高能粒子生成，并且比特信息被所生成的载流子破坏；因此，这样的软失效可同时发生在物理位置彼此接近的两个反相器环中。

图4是示出邻近主从触发器电路中主锁存电路之间的距离和从锁存电路之间的距离的示图。

在触发器电路组2中，邻近MS FF电路10a和10b的主锁存电路11之间的距离L1大于现有技术的主锁存电路之间的距离L3。在现有技术中，主锁存电路被布置为彼此邻近。

因此，在触发器电路组2中，防止了在两个邻近MS FF电路10a和10b的主锁存电路11中形成的反相器环中所保持的数据信号比特由于软失效等而被同时破坏。

类似地，在触发器电路组2中，邻近MS FF电路10a和10b的从锁存电路12之间的距离L2大于现有技术的从锁存电路之间的距离L4。在现有技术中，从锁存电路被布置为彼此邻近。

因此，在触发器电路组2中，防止了在两个邻近MS FF电路10a和10b的从锁存电路12中形成的反相器环中所保持的数据信号比特由于软失效等而被同时破坏。

以此方式，在半导体装置1的触发器电路组2中，防止了任何两个邻近的MS FF电路中形成的反相器环中所保持的数据信号比特由于软失效等而被同时破坏。

此外，在半导体装置1的触发器电路组2中，因为主锁存电路和从锁存电路在邻近的MS FF电路之间恰好在位置上是互换的，所以每个MS FF电路占据的面积相比于现有技术的排列没有增加。

在触发器电路组2中，一个MS FF电路10a的主锁存电路11与其邻近的MS FF电路10b的从锁存电路12之间的距离与现有技术的主锁存电路之间的距离相同。因此，软失效同时发生在邻近MS FF电路10a和10b之间的主锁存电路11和从锁存电路12中的可能性与现有技术的触发器电路组中的可能性大约相同。

然而，在任何给定时间，取决于时钟信号的高/低电平，用于保持数据信号的反相器环仅被形成在邻近MS FF电路10a和10b中的主锁存电路11或从锁存电路12中。如果软失效发生在没有形成用于保持数据信号的反相器环的反相器中，则因为数据信号继续被传输给该反相器，所以仅仅噪声发生在输出处。因此，如果软失效同时发生在邻近MS FF电路10a和10b中的主锁存电路11和从锁存电路12中，则所存储的信息中不发生两比特的错误。

因为形成触发器电路组2的八个MS FF电路10a到10h在结构上是相同的，所以以上给出的对MS FF电路10a和10b的描述也适用于其他邻近的各对MS FF电路。

此外，在半导体装置1中，因为PMS FF电路23与MS FF电路10a到10h中的每一个在结构上实质地相同，所以以上给出的对MS FF电路10a和10b的描述也适用于PMS FF电路23及其邻近的MS FF电路10h。

根据上述本实施例的半导体装置1，变得可以在不增加装置面积的情况下防止错误同时发生在多个被存储比特之中的偶数个比特中。

如下情况是优选的：根据本实施例的半导体装置1的触发器电路组2被安装在特别希望防止软失效的发生的设备中。这样的设备的示例包括安装在飞机、人造卫星等中的那些设备，飞机、人造卫星等航行于它们非常可能受宇宙射线影响的高海拔处。这样的设备的示例还包括如果由于软失效而发生事故则可能危害人的生命的诸如机动车辆之类的运输车辆或者医疗设备。这样的设备的示例还包括处理大量数据信号的并且如果软失效发生则可能导致严重问题的服务器。

接下来，将在下面描述前述第一实施例的半导体装置1的修改例。

图5所示的修改例包括布置得邻近PMS FF电路23的奇偶校验校正主从触发器电路25。在下文中，奇偶校验校正主从触发器电路也可被简称为PCMS FF电路。

PCMS FF电路25存储奇偶校验校正信息，该信息与PMS FF电路23中存储的第一奇偶校验信息一起被用来当错误标志被从错误判断电路24输出时校正比特信息。奇偶校验校正信息经由奇偶校验信号线H3而被输入给PCMS FF电路25。

与MS FF电路10a到10h和PMS FF电路23类似，PCMS FF电路25包括主锁存电路16和从锁存电路17。PCMS FF电路25被布置得邻近PMS FF电路23，处在PMS FF电路23的与MS FF电路10h相对的一侧。PCMS FF电路25的主锁存电路16被布置得邻近PMS FF电路23的从锁存电路15。PCMS FF电路25的从锁存电路17被布置得邻近PMS FF电路23的主锁存电路14。

接下来，将在下面参考图6到12来描述以上半导体装置的可替代实施例。在未以另外的方式具体描述的所有方面，所给出的对前述第一实施例的详细描述也适用于可替代实施例。

[b]第二实施例

在根据此实施例的半导体装置的触发器电路组2中，MS FF电路10a到10h被形成在一种传导类型的n型阱N1和N2以及相反传导类型的p型阱P1中。

n型阱N1和N2以及p型阱P1被形成为带状地延伸，p型阱P1形成在n型阱N1和N2之间。MS FF电路10a到10h的主锁存电路11和从锁存电路12每个都被形成得跨越n型阱与p型阱之间的边界。

如图6所示，在MS FF电路10a到10h中的每一个中，在与n型阱N1和N2以及p型阱P1的延伸方向相交的方向上、彼此邻近地来布置主锁存电路11和从锁存电路12。更具体地，在本实施例中，主锁存电路11和从锁存电路12的排列方向与n型阱N1和N2以及p型阱P1的延伸方向以直角相交。

图7是图6的主从触发器电路的电路图。

在图7中，仅描绘了触发器电路组2中的MS FF电路10a到10c。此外，在图7中，一些配线等被省略。

在MS FF电路10a的主锁存电路11中，图3中描绘的传输门T1是由p型MOS晶体管A1和n型MOS晶体管B1的组合构成的。图3中描绘的反相器IV1是由p型MOS晶体管A4和n型MOS晶体管B4的组合构成的。图3中描绘的反相器IV2是由p型MOS晶体管A2和A3以及n型MOS晶体管B2和B3的组合构成的。

此外，在MS FF电路10a的从锁存电路12中，图3中描绘的传输门T2是由p型MOS晶体管A5和n型MOS晶体管B5的组合构成的。图3中描绘的反相器IV3是由p型MOS晶体管A8和n型MOS晶体管B8的组合构成的。图3中描绘的反相器IV4是由p型MOS晶体管A6和A7以及n型MOS晶体管B6和B7的组合构成的。

因为MS FF电路10a到10h在结构上是相同的，所以以上给出的对MS FF电路10a的描述也适用于其他MS FF电路10b到10h。

如图7所示，在触发器电路组2中，MS FF电路10a的主锁存电路11中包括的一种传导类型的p型MOS晶体管A1到A4被形成在n型阱N1中。与MS FF电路10a邻近的MS FF电路10b的主锁存电路11中包括的p型MOS晶体管C1到C4被形成在另一个n型阱N2中。也就是说，MSFF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4的阵列和MS FF电路10b的主锁存电路11中包括的p型MOS晶体管C1到C4的阵列分别被形成在不同的n型阱中。此排列也适用于邻近的下一对MSFF电路10b和10c。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

以此方式，在本实施例的触发器电路组2中，任何两个邻近MS FF电路的主锁存电路中的p型MOS晶体管阵列分别被形成在不同的n型阱中。

另一方面，MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8被形成在n型阱N2中。与MS FF电路10a邻近的MS FF电路10b的从锁存电路12中包括的p型MOS晶体管C5到C8被形成在另一个n型阱N1中。也就是说，MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8的阵列和MS FF电路10b的从锁存电路12中包括的p型MOS晶体管C5到C8的阵列分别被形成在不同的n型阱中。此排列也适用于邻近的下一对MS FF电路10b和10c。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

如上所述，在本实施例中，MS FF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4的阵列和与MS FF电路10a邻近的MS FF电路10b的主锁存电路11中包括的p型MOS晶体管C1到C4的阵列分别被形成在不同的n型阱中；此排列用来防止由于寄生双极管效应(parasiticbipolar effect)而发生软失效。寄生双极管效应是如下的现象：当MS FF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4中发生软失效并且电子空穴对被生成时，所生成的载流子影响诸如同一阱中形成的晶体管之类的其他装置。例如，由于寄生双极管效应，切断的晶体管可能接通。

以此方式，在本实施例的触发器电路组2中，因为任何两个邻近的MS FF电路的主锁存电路中的p型MOS晶体管阵列被分别形成在不同的n型阱中，所以可防止软失效由于寄生双极管效应而发生。

类似地，因为MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8的阵列和MS FF电路10b的从锁存电路12中包括的p型MOS晶体管C5到C8的阵列被分别形成在不同的n型阱中，所以可防止软失效由于寄生双极管效应而同时发生。

以此方式，在本实施例的触发器电路组2中，因为任何两个邻近的MS FF电路的从锁存电路中的p型MOS晶体管阵列被分别形成在不同的n型阱中，所以可防止软失效由于寄生双极管效应而同时发生。

另一方面，MS FF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4的阵列和MS FF电路10b的从锁存电路12中包括的p型MOS晶体管C5到C8的阵列被形成在同一n型阱N1中。

类似地，MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8的阵列和MS FF电路10b的主锁存电路11中包括的p型MOS晶体管C1到C4的阵列被形成在同一n型阱N2中。

此外，MS FF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4的阵列和MS FF电路10c的主锁存电路11中包括的p型MOS晶体管E1到E4的阵列被形成在同一n型阱N1中。类似地，MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8的阵列和MS FF电路10c的从锁存电路12中包括的p型MOS晶体管E5到E8的阵列被形成在同一n型阱N2中。

MS FF电路10a的主锁存电路11中包括的n型MOS晶体管B1到B4的阵列、MS FF电路10b的主锁存电路11中包括的n型MOS晶体管D1到D4的阵列和MS FF电路10c的主锁存电路11中包括的n型MOS晶体管F1到F4的阵列被形成在同一p型阱P1中。此外，MS FF电路10a的从锁存电路12中包括的n型MOS晶体管B5到B8的阵列、MS FF电路10b的从锁存电路12中包括的n型MOS晶体管D5到D8的阵列和MS FF电路10c的从锁存电路12中包括的n型MOS晶体管F5到F8的阵列被形成在同一p型阱P1中。也就是说，在本实施例中，所有的n型MOS晶体管被形成在同一p型阱P1中。

如上所述，MS FF电路10a的主锁存电路11中包括的p型MOS晶体管A1到A4的阵列和MS FF电路10c的主锁存电路11中包括的p型MOS晶体管E1到E4的阵列被形成在同一n型阱N1中。然而，因为MS FF电路10a和10c彼此隔开了一些距离，所以可防止软失效同时发生。

类似地，MS FF电路10a的从锁存电路12中包括的p型MOS晶体管A5到A8的阵列和MS FF电路10c的从锁存电路12中包括的p型MOS晶体管E5到E8的阵列被形成在同一n型阱N2中。然而，因为MS FF电路10a和10c彼此隔开了一些距离，所以可防止软失效同时发生。

除了触发器电路组2的结构以外，本实施例的半导体装置与前述第一实施例的半导体装置实质地相同。

根据上述本实施例的半导体装置，还变得可以防止错误由于寄生双极管效应而同时发生在多个被存储比特之中的偶数个比特中。本实施例也提供了与第一实施例中取得的效果相同的效果。

[c]第三实施例

图8是示出此说明书中公开的半导体装置的第三实施例的示图。在图8中，仅描绘了触发器电路组2中的MS FF电路10a到10c。因为MS FF电路10a到10c与MS FF电路10d到10h在结构上是相同的，所以下面给出的对MS FF电路10a到10c的描述也适用于MS FF电路10d到10h。

在根据本实施例的半导体装置的触发器电路组2中，在MS FF电路10a到10c中的每一个中的主锁存电路11与从锁存电路12之间插入缓冲器电路13。

MS FF电路10a到10c被形成在n型阱N1和N2以及p型阱P1和P2中。n型阱N1和N2以及p型阱P1和P2被形成为带状地延伸，p型阱P1形成在n型阱N1和N2之间。n型阱N2形成在p型阱P1和P2之间。

MS FF电路10a到10c的主锁存电路11和从锁存电路12每个都被形成得跨越n型阱与p型阱之间的边界。

缓冲器电路13a被形成得跨越p型阱P1与n型阱N2之间的边界。

在MS FF电路10a中，不形成主锁存电路11和从锁存电路12中的反相器环的晶体管被布置在缓冲器电路13a内。也就是说，一起形成MS FF电路10a的主锁存电路11中的传输门T1的p型MOS晶体管A1和n型MOS晶体管B1被布置在缓冲器电路13a内。此外，一起形成MS FF电路10a的从锁存电路12中的传输门T2的p型MOS晶体管A5和n型MOS晶体管B5被布置在缓冲器电路13a内。

类似地，在MS FF电路10b中，不形成主锁存电路11和从锁存电路12中的反相器环的晶体管被布置在缓冲器电路13b内。此外，在MS FF电路10c中，不形成主锁存电路11和从锁存电路12中的反相器环的晶体管被布置在缓冲器电路13c内。

在MS FF电路10a的缓冲器电路13a中，p型MOS晶体管A1和A5一起以缩写形式被指定为矩形框内的PMOS，并且n型MOS晶体管B1和B5一起以缩写形式被指定为矩形框内的NMOS。对其他缓冲器电路而言也使用相同的缩写晶体管指定。

以此方式，在MS FF电路10a到10c中的每一个中，不形成主锁存电路11和从锁存电路12中的反相器环的晶体管被排列在形成各个反相器环的晶体管之间。此排列用来进一步增大邻近MS FF电路10a和10b中的各个主锁存电路11之间的距离和各个从锁存电路12之间的距离。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

在MS FF电路10a的主锁存电路11中，p型MOS晶体管A2到A4一起以缩写形式被指定为矩形框内的PMOS，并且n型MOS晶体管B2到B4一起以缩写形式被指定为矩形框内的NMOS。此外，在MS FF电路10a的从锁存电路12中，p型MOS晶体管A6到A8一起以缩写形式被指定为矩形框内的PMOS，并且n型MOS晶体管B6到B8一起以缩写形式被指定为矩形框内的NMOS。对其他MS FF电路10b和10c而言也使用相同的缩写晶体管指定。

MS FF电路10a的主锁存电路11中包括的n型MOS晶体管B2到B4的阵列被形成在p型阱P1中。与MS FF电路10a邻近的MS FF电路10b的主锁存电路11中包括的n型MOS晶体管D2到D4的阵列被形成在另一个p型阱P2中。也就是说，MS FF电路10a的主锁存电路11中包括的n型MOS晶体管B2到B4的阵列和MS FF电路10b的主锁存电路11中包括的n型MOS晶体管D2到D4的阵列分别被形成在不同的p型阱中。此排列也适用于邻近的下一对MS FF电路10b和10c。对其他邻近各对MSFF电路中的每一对而言也使用相同的排列。

MS FF电路10a的从锁存电路12中包括的n型MOS晶体管B6到B8的阵列被形成在p型阱P2中。MS FF电路10b的从锁存电路12中包括的n型MOS晶体管D6到D8的阵列被形成在另一个p型阱P1中。也就是说，MS FF电路10a的从锁存电路12中包括的n型MOS晶体管B6到B8的阵列和MS FF电路10b的从锁存电路12中包括的n型MOS晶体管D6到D8的阵列分别被形成在不同的p型阱中。此排列也适用于邻近的下一对MS FF电路10b和10c。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

MS FF电路10a的主锁存电路11中包括的n型MOS晶体管B2到B4的阵列和MS FF电路10b的从锁存电路12中包括的n型MOS晶体管D6到D8的阵列被形成在同一p型阱P1中。此排列也适用于邻近的下一对MS FF电路10b和10c。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

另一方面，MS FF电路10a的从锁存电路12中包括的n型MOS晶体管B6到B8的阵列和MS FF电路10b的主锁存电路11中包括的n型MOS晶体管D2到D4的阵列被形成在同一p型阱P2中。此排列也适用于邻近的下一对MS FF电路10b和10c。对其他邻近各对MS FF电路中的每一对而言也使用相同的排列。

在本实施例中，MS FF电路10a的主锁存电路11中包括的n型MOS晶体管B2到B4的阵列和与MS FF电路10a邻近的MS FF电路10b的主锁存电路11中包括的n型MOS晶体管D2到D4的阵列被分别形成在不同的p型阱中。也就是说，在本实施例的触发器电路组2中，形成两个邻近MS FF电路的各个主锁存电路中的反相器环的n型MOS晶体管阵列被形成在不同的p型阱中。因此，在本实施例中，还变得可以防止软失效由于寄生双极管效应而发生在形成每个主锁存电路中的反相器环的n型MOS晶体管中。

类似地，MS FF电路10a的从锁存电路12中包括的n型MOS晶体管B6到B8的阵列和与MS FF电路10a邻近的MS FF电路10b的从锁存电路12中包括的n型MOS晶体管D6到D8的阵列被分别形成在不同的p型阱中。也就是说，在本实施例的触发器电路组2中，形成两个邻近MS FF电路的各个从锁存电路中的反相器环的n型MOS晶体管阵列被形成在不同的p型阱中。因此，在本实施例中，还变得可以防止软失效由于寄生双极管效应而发生在形成每个从锁存电路中的反相器环的n型MOS晶体管中。

此外，在本实施例中，如前述第二实施例中那样，形成两个邻近MSFF电路的各个主锁存电路中的反相器环的p型MOS晶体管阵列被形成在不同的n型阱中。类似地，形成两个邻近MS FF电路的各个从锁存电路中的反相器环的p型MOS晶体管阵列被形成在不同的n型阱中。

除了上述结构上的不同以外，本实施例与前述第二实施例实质地相同。

根据上述本实施例的半导体装置，变得可以防止错误由于寄生双极管效应而同时发生在多个被存储比特之中的偶数个比特中。本实施例也提供了与第二实施例中取得的效果相同的效果。

在以上实施例中，缓冲器电路13已被形成在主锁存电路11与从锁存电路12之间，但是除缓冲器电路以外的电路也可被布置在主锁存电路11与从锁存电路12之间。

接下来，将在下面描述第三实施例的半导体装置的第一到第四修改例。

在此修改例中，n型阱N1和N2以及p型阱P1和P2的排列不同于图8中描绘的第三实施例的排列。也就是说，n型阱N1被形成在p型阱P1与p型阱P2之间。p型阱P2被形成在n型阱N1与n型阱N2之间。

在此修改例的触发器电路组2中，通过在每个MS FF电路10a到10c中的主锁存电路11与从锁存电路12之间插入缓冲器电路13来排列所述主锁存电路11和所述从锁存电路12的方向平行于p型阱P1和P2以及n型阱N1和N2延伸的方向。在此说明书中，句子“排列主锁存电路11和从锁存电路12的方向平行于阱延伸的方向”的意思是不仅包括两个方向严格平行的情况而且包括它们基本平行的情况。

在此修改例中，n型阱N1和N2以及p型阱P1和P2的排列不同于图10中描绘的第二实施例的排列。也就是说，n型阱N1被形成在p型阱P1与p型阱P2之间。p型阱P2被形成在n型阱N1与n型阱N2之间。

在此修改例的触发器电路组2中，布置在每个MS FF电路10a到10c中的主锁存电路11与从锁存电路12之间的缓冲器电路13被消除。否则，结构与图10中描绘的第二修改例的结构相同。

在本发明中，在不脱离本发明的精神和目的的情况下可适当地修改以上每一个实施例的半导体装置。此外，任何一个实施例的构成特征在适当的情况下可适用于其他实施例。

Claims

1.一种半导体装置，包括：

第一主从触发器电路，所述第一主从触发器电路具有第一主锁存电路和第一从锁存电路，所述第一主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，所述第一从锁存电路与第二时钟信号同步地接收并锁存来自所述第一主锁存电路的所述第一数据信号；以及

第二主从触发器电路，所述第二主从触发器电路与所述第一主从触发器电路并排地被布置，并且所述第二主从触发器电路具有第二主锁存电路和第二从锁存电路，所述第二主锁存电路与第三时钟信号同步地接收并锁存第二数据信号，所述第二从锁存电路与第四时钟信号同步地接收并锁存来自所述第二主锁存电路的所述第二数据信号，并且其中

所述第二主从触发器电路的所述第二从锁存电路被布置得邻近所述第一主从触发器电路的所述第一主锁存电路，并且所述第二主从触发器电路的所述第二主锁存电路被布置得邻近所述第一主从触发器电路的所述第一从锁存电路，并且

所述第一主从触发器电路的所述第一主锁存电路中包括的第一传导类型的晶体管被形成在第二传导类型的第一阱中，并且所述第二主从触发器电路的所述第二主锁存电路中包括的所述第一传导类型的晶体管被形成在作为与所述第一阱不同的阱的所述第二传导类型的第二阱中，并且

所述第一主从触发器电路的所述第一从锁存电路中包括的所述第一传导类型的晶体管被形成在所述第二传导类型的第三阱中，并且所述第二主从触发器电路的所述第二从锁存电路中包括的所述第一传导类型的晶体管被形成在作为与所述第三阱不同的阱的所述第二传导类型的第四阱中。

2.根据权利要求1所述的半导体装置，其中所述第一阱和所述第四阱是同一阱，并且所述第二阱和所述第三阱是同一阱。

3.根据权利要求1所述的半导体装置，其中所述第一主从触发器电路的所述第一主锁存电路中包括的所述第二传导类型的晶体管被形成在所述第一传导类型的第五阱中，并且所述第二主从触发器电路的所述第二主锁存电路中包括的所述第二传导类型的晶体管被形成在作为与所述第五阱不同的阱的所述第一传导类型的第六阱中，并且

所述第一主从触发器电路的所述第一从锁存电路中包括的所述第二传导类型的晶体管被形成在所述第一传导类型的第七阱中，并且所述第二主从触发器电路的所述第二从锁存电路中包括的所述第二传导类型的晶体管被形成在作为与所述第七阱不同的阱的所述第一传导类型的第八阱中。

4.根据权利要求3所述的半导体装置，其中所述第五阱和所述第八阱是同一阱，并且所述第六阱和所述第七阱是同一阱。

5.根据权利要求1所述的半导体装置，其中在与所述第一传导类型的阱和所述第二传导类型的阱的延伸方向相交的方向上、在所述第一主从触发器电路中彼此邻近地来布置所述第一主锁存电路和所述第一从锁存电路。

6.根据权利要求1所述的半导体装置，其中在与所述第一传导类型的阱和所述第二传导类型的阱的延伸方向平行的方向上、在所述第一主从触发器电路中彼此邻近地来布置所述第一主锁存电路和所述第一从锁存电路。

7.一种半导体装置，包括：

第二主从触发器电路，所述第二主从触发器电路与所述第一主从触发器电路并排地被布置，并且所述第二主从触发器电路具有第二主锁存电路和第二从锁存电路，所述第二主锁存电路与第三时钟信号同步地接收并锁存第二数据信号，所述第二从锁存电路与第四时钟信号同步地接收并锁存来自所述第二主锁存电路的所述第二数据信号；以及

奇偶校验主从触发器电路，所述奇偶校验主从触发器电路具有奇偶校验主锁存电路和奇偶校验从锁存电路，所述奇偶校验主锁存电路与第五时钟信号同步地接收并锁存基于所述第一主从触发器电路的所述第一从锁存电路中锁存的所述第一数据信号和所述第二主从触发器电路的所述第二从锁存电路中锁存的所述第二数据信号而生成的奇偶校验信号，所述奇偶校验从锁存电路与第六时钟信号同步地接收并锁存来自所述奇偶校验主锁存电路的所述奇偶校验信号，所述奇偶校验主从触发器电路与所述第二主从触发器电路并排地被布置在所述第二主从触发器电路的与所述第一主从触发器电路相对的一侧，并且其中

所述奇偶校验主从触发器电路的所述奇偶校验从锁存电路被布置得邻近所述第二主从触发器电路的所述第二主锁存电路，并且所述奇偶校验主从触发器电路的所述奇偶校验主锁存电路被布置得邻近所述第二主从触发器电路的所述第二从锁存电路。

8.根据权利要求1所述的半导体装置，其中所述第一时钟信号和所述第三时钟信号是同一时钟信号，并且所述第二时钟信号和所述第四时钟信号是同一时钟信号。

9.一种半导体装置，包括：

多个主从触发器电路的排列，所述多个主从触发器电路每个都具有主锁存电路和从锁存电路，所述主锁存电路与第一时钟信号同步地接收并锁存第一数据信号，所述从锁存电路与第二时钟信号同步地接收并锁存来自所述主锁存电路的所述第一数据信号，并且其中

所述多个主从触发器电路中的一个主从触发器电路的所述主锁存电路被布置得邻近所述多个主从触发器电路中的另一个主从触发器电路的所述从锁存电路，并且所述一个主从触发器电路的所述从锁存电路被布置得邻近所述另一个主从触发器电路的所述主锁存电路，并且

所述一个主从触发器电路的所述主锁存电路中包括的第一传导类型的晶体管被形成在第二传导类型的第一阱中，并且所述另一个主从触发器电路的所述主锁存电路中包括的所述第一传导类型的晶体管被形成在作为与所述第一阱不同的阱的所述第二传导类型的第二阱中，并且

所述一个主从触发器电路的所述从锁存电路中包括的所述第一传导类型的晶体管被形成在所述第二传导类型的第三阱中，并且所述另一个主从触发器电路的所述从锁存电路中包括的所述第一传导类型的晶体管被形成在作为与所述第三阱不同的阱的所述第二传导类型的第四阱中。