KR20210060025A - 스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 - Google Patents
스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 Download PDFInfo
- Publication number
- KR20210060025A KR20210060025A KR1020190147561A KR20190147561A KR20210060025A KR 20210060025 A KR20210060025 A KR 20210060025A KR 1020190147561 A KR1020190147561 A KR 1020190147561A KR 20190147561 A KR20190147561 A KR 20190147561A KR 20210060025 A KR20210060025 A KR 20210060025A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- latch
- clock
- region
- flop
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 claims description 12
- 230000010354 integration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 38
- 238000002955 isolation Methods 0.000 description 22
- 239000000758 substrate Substances 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 13
- 101150052142 CML1 gene Proteins 0.000 description 11
- 101100186490 Homo sapiens NAT8 gene Proteins 0.000 description 11
- 101000589631 Homo sapiens Putative N-acetyltransferase 8B Proteins 0.000 description 11
- 102100032394 N-acetyltransferase 8 Human genes 0.000 description 11
- 102100032379 Putative N-acetyltransferase 8B Human genes 0.000 description 11
- 101100496428 Rattus norvegicus Cml6 gene Proteins 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 5
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 5
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 4
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31704—Design for test; Design verification
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11868—Macro-architecture
- H01L2027/11874—Layout specification, i.e. inner core region
- H01L2027/11881—Power supply lines
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
스캔 플립플롭은 멀티플렉서, 제1 래치, 제2 래치, 출력 버퍼 및 클럭 버퍼를 포함한다. 멀티플렉서는 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 출력한다. 제1 래치는 멀티플렉서의 출력을 래치한다. 제2 래치는 제1 래치의 출력을 래치한다. 출력 버퍼는 제2 래치의 출력을 기초로 출력 신호를 생성한다. 클럭 버퍼는 제1 래치 및 제2 래치에 제공되는 제1 클럭 신호 및 제2 클럭 신호를 생성한다. 제1 래치, 제2 래치 및 클럭 버퍼는 제1 방향을 따라 순차적으로 배열되고, 멀티플렉서 및 출력 버퍼 각각은 제1 래치, 제2 래치 및 클럭 버퍼 중 하나와 제1 방향과 교차하는 제2 방향을 따라 인접하도록 배치된다. 제1 클럭 신호 및 제2 클럭 신호를 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결(cross couple connection)을 가지도록 구성된다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예를 들어, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대한 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한 반도체 소자는 점점 고집적화 되고 있다.
한편, 반도체 칩의 고집적화에 따라 반도체 칩을 테스트하는데 많은 시간과 자원이 소요된다. 반도체 칩의 품질을 유지하고 테스트 효율을 향상시키기 위해 테스트를 위한 설계(Design For Testability; DFT) 기술이 널리 사용되고 있으며, 그 중에서도 스캔 테스트 기술은 상당히 중요한 비중을 차지하고 있다.
본 발명의 일 목적은 집적도 및 공간 효율성을 향상시킬 수 있는 스캔 플립플롭을 제공하는 것이다.
본 발명의 다른 목적은 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스캔 플립플롭은 멀티플렉서, 제1 래치, 제2 래치, 출력 버퍼 및 클럭 버퍼를 포함한다. 상기 멀티플렉서는 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 출력한다. 상기 제1 래치는 상기 멀티플렉서의 출력을 래치한다. 상기 제2 래치는 상기 제1 래치의 출력을 래치한다. 상기 출력 버퍼는 상기 제2 래치의 출력을 기초로 출력 신호를 생성한다. 상기 클럭 버퍼는 상기 제1 래치 및 상기 제2 래치에 제공되는 제1 클럭 신호 및 제2 클럭 신호를 생성한다. 상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼는 제1 방향을 따라 순차적으로 배열되고, 상기 멀티플렉서 및 상기 출력 버퍼 각각은 상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼 중 하나와 상기 제1 방향과 교차하는 제2 방향을 따라 인접하도록 배치된다. 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결(cross couple connection)을 가지도록 구성된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스캔 테스트 회로는 순차 회로부 및 조합 회로부를 포함한다. 상기 순차 회로부는 제1 스캔 플립플롭 및 제2 스캔 플립플롭을 포함한다. 상기 조합 회로부는 제1 조합 논리 회로 및 제2 조합 논리 회로를 포함하고, 상기 제1 조합 논리 회로는 복수의 데이터들을 논리 연산하여 생성된 제1 데이터 입력 신호를 상기 제1 스캔 플립플롭에 제공하고, 상기 제2 조합 논리 회로는 상기 제1 스캔 플립플롭의 출력 신호를 논리 연산하여 생성된 제2 데이터 입력 신호를 상기 제2 스캔 플립플롭에 제공한다. 상기 제1 스캔 플립플롭은 제1 방향을 따라 순차적으로 배열되는 제1 래치, 제2 래치 및 클럭 버퍼를 포함하고, 상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼 중 하나와 상기 제1 방향과 교차하는 제2 방향을 따라 인접하도록 각각 배치되는 멀티플렉서 및 출력 버퍼를 포함한다. 상기 클럭 버퍼에서 생성되는 제1 클럭 신호 및 제2 클럭 신호를 상기 제1 래치 및 상기 제2 래치에 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결(cross couple connection)을 가지도록 구성된다.
상기와 같은 본 발명의 실시예들에 따른 스캔 플립플롭 및 스캔 테스트 회로에서는, 멀티플렉서, 제1 래치, 제2 래치, 출력 버퍼 및 클럭 버퍼가 평면 상에서 2차원적으로 배열되며, 이 때 제1 래치, 제2 래치 및 클럭 버퍼가 수직 방향을 따라 순차적으로 배열되는 병렬 구조를 가지도록 구현됨에 따라, 스캔 플립플롭은 트리플 하이트 구조(triple height implementation)를 가질 수 있다. 또한, 클럭 버퍼에서 생성되는 제1 클럭 신호 및 제2 클럭 신호를 제1 래치 및 제2 래치에 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결을 가지도록 구성된다. 따라서, 레이아웃 상에서 금속 배선의 혼잡도(congestion), 저항값(resistance), 커패시턴스(capacitance) 등이 감소하며, 스캔 플립플롭을 포함하는 레이아웃의 혼잡도가 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 스캔 플립플롭을 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 스캔 플립플롭의 일 예를 나타내는 블록도이다.
도 3a 및 3b는 도 2의 스캔 플립플롭에 포함되는 멀티플렉서 및 제1 래치의 일 예를 나타내는 회로도들이다.
도 4는 도 1의 스캔 플립플롭의 레이아웃의 일 예를 나타내는 평면도이다.
도 5는 도 1의 스캔 플립플롭의 레이아웃의 다른 예를 나타내는 평면도이다.
도 6은 도 5의 스캔 플립플롭에 포함되는 제1 영역의 구체적인 일 예를 나타내는 평면도이다.
도 7a, 7b 및 7c는 도 6의 A-A', B-B' 및 C-C'에 의해 절단된 단면도들이다.
도 8a, 8b 및 8c는 도 6의 제1 영역에 포함되는 활성 부분의 다른 예를 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따른 스캔 플립플롭을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따른 플립플롭을 나타내는 평면도이다.
도 11은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 체인을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 테스트 회로를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 스캔 플립플롭의 일 예를 나타내는 블록도이다.
도 3a 및 3b는 도 2의 스캔 플립플롭에 포함되는 멀티플렉서 및 제1 래치의 일 예를 나타내는 회로도들이다.
도 4는 도 1의 스캔 플립플롭의 레이아웃의 일 예를 나타내는 평면도이다.
도 5는 도 1의 스캔 플립플롭의 레이아웃의 다른 예를 나타내는 평면도이다.
도 6은 도 5의 스캔 플립플롭에 포함되는 제1 영역의 구체적인 일 예를 나타내는 평면도이다.
도 7a, 7b 및 7c는 도 6의 A-A', B-B' 및 C-C'에 의해 절단된 단면도들이다.
도 8a, 8b 및 8c는 도 6의 제1 영역에 포함되는 활성 부분의 다른 예를 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따른 스캔 플립플롭을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따른 플립플롭을 나타내는 평면도이다.
도 11은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 체인을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 테스트 회로를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스캔 플립플롭을 나타내는 평면도이다.
도 1을 참조하면, 스캔 플립플롭(100)은 멀티플렉서(110), 제1 래치(120), 제2 래치(130), 출력 버퍼(140) 및 클럭 버퍼(150)를 포함한다.
도 1은 스캔 플립플롭(100)에 포함되는 구성요소들의 평면 상에서의 배치를 나타내며, 구성요소들의 구체적인 구조 및 동작에 대해서는 도 2 등을 참조하여 후술하도록 한다.
제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)는 제1 방향(Y)(즉, 수직 방향)을 따라 순차적으로 배열된다. 다시 말하면, 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)는 수직 방향을 따라 정렬(vertically aligned)되는 병렬(parallel) 구조로 구현될 수 있다. 예를 들어, 평면 상에서 제1 래치(120)가 가장 하단에 배치되고, 제2 래치(130)는 제1 래치(120) 상에 배치되며, 클럭 버퍼(150)는 제2 래치(130) 상에 배치될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 배열 순서는 실시예에 따라 변경될 수 있다.
일 실시예에서, 제1 래치(120)는 마스터(master) 래치이고, 제2 래치(130)는 슬레이브(slave) 래치일 수 있다.
멀티플렉서(110) 및 출력 버퍼(140) 각각은 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150) 중 하나와 제2 방향(X)(즉, 수평 방향)을 따라 인접하도록 배치된다. 제2 방향(X)은 제1 방향(Y)과 교차하는(예를 들어, 직교하는) 방향이다. 예를 들어, 평면 상에서 멀티플렉서(110)는 제1 래치(120)와 제2 방향(X)을 따라 인접하도록 배치되며, 출력 버퍼(140)는 제2 래치(130)와 제2 방향(X)을 따라 인접하도록 배치될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 멀티플렉서(110) 및 출력 버퍼(140)의 위치는 실시예에 따라 변경될 수 있다.
도 1의 실시예에서, 멀티플렉서(110) 및 출력 버퍼(140) 모두는 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 동일한 제1 측(예를 들어, 좌측)에 인접하도록 배치될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 도 9를 참조하여 후술하는 것처럼 멀티플렉서(110) 및 출력 버퍼(140) 중 하나는 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 상기 제1 측에 인접하도록 배치되고 다른 하나는 상기 제1 측과 대향하는 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 제2 측(예를 들어, 우측)에 인접하도록 배치될 수 있다.
일 실시예에서, 스캔 플립플롭(100)의 구성요소들인 멀티플렉서(110), 제1 래치(120), 제2 래치(130), 출력 버퍼(140) 및 클럭 버퍼(150) 모두는 제1 방향(Y)으로 동일한 높이(예를 들어, 규정된 높이(SCH))를 가질 수 있다. 예를 들어, 높이(SCH)는 표준 셀의 최소 높이(예를 들어, 싱글 하이트 셀(single height cell)의 높이)와 일치하는 높이를 가질 수 있다. 이에 따라, 스캔 플립플롭(100)의 구성요소들은 복수의 행들에 정렬되어 배치될 수 있다. 한편, 도 1에서는 구성요소들이 제2 방향(X)으로 동일한 폭을 가지는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 구성요소들은 상이한 폭을 가질 수도 있다.
도 2를 참조하여 후술하는 것처럼, 클럭 버퍼(150)는 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 생성하여 제1 래치(120) 및 제2 래치(130)에 제공한다. 이 때, 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 공급하기 위한 제1 클럭 배선(L1) 및 제2 클럭 배선(L2)은 크로스 커플 연결(cross couple connection)을 가지도록 구성된다.
구체적으로, 제1 타입의 도전 라인들인 하단의 우측의 도전 라인, 중간단의 좌측의 도전 라인 및 상단의 우측의 도전 라인이 전기적으로 연결되어 제1 클럭 배선(L1)을 형성하고 제1 클럭 신호(CK)를 공급할 수 있다. 이와 유사하게, 제2 타입의 도전 라인들인 하단의 좌측의 도전 라인, 중간단의 우측의 도전 라인 및 상단의 좌측의 도전 라인이 전기적으로 연결되어 제2 클럭 배선(L2)을 형성하고 제2 클럭 신호(/CK)를 공급할 수 있다. 도 1에 도시된 것처럼, 동일한 열의 도전 라인들은 제1 방향(Y)을 따라 정렬되고 동일한 타입의 도전 라인들이 각 단에서 엇갈려 배치되는 크로스 배치 또는 구조로 구현되며, 따라서 동일한 타입의 도전 라인들을 전기적으로 연결하기 위해서는(즉, 크로스 커플 연결을 구현하기 위해서는) 적어도 하나의 연결 구조가 필요할 수 있다. 상기 연결 구조에 대해서는 도 4, 5 등을 참조하여 후술하도록 한다.
일 실시예에서, 제2 클럭 신호(/CK)는 제1 클럭 신호(CK)가 반전된 반전 클럭 신호일 수 있다.
본 발명의 실시예들에 따른 스캔 플립플롭(100)에서, 멀티플렉서(110), 제1 래치(120), 제2 래치(130), 출력 버퍼(140) 및 클럭 버퍼(150)가 평면 상에서 2차원적으로 배열되며, 이 때 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)가 제1 방향(Y)을 따라 순차적으로 배열되는 병렬 구조를 가지도록 구현됨에 따라, 스캔 플립플롭(100)은 트리플 하이트 구조(triple height implementation)를 가질 수 있다. 또한, 클럭 버퍼(150)에서 생성되는 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 제1 래치(120) 및 제2 래치(130)에 공급하는 제1 클럭 배선(L1) 및 제2 클럭 배선(L2)은 크로스 커플 연결을 가지도록 구성된다. 따라서, 레이아웃 상에서 금속 배선의 혼잡도(congestion), 저항값(resistance), 커패시턴스(capacitance) 등이 감소하며, 스캔 플립플롭(100)을 포함하는 레이아웃의 혼잡도가 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 스캔 플립플롭의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 스캔 플립플롭(102)은 멀티플렉서(112), 제1 래치(122), 제2 래치(132), 출력 버퍼(142) 및 클럭 버퍼(152)를 포함한다.
멀티플렉서(112)는 동작 모드에 따라 데이터 입력 단자(D)를 통해 수신되는 데이터 입력 신호 및 스캔 입력 단자(SI)를 통해 수신되는 스캔 입력 신호 중 하나를 선택하여 출력한다. 예를 들어, 멀티플렉서(112)는 제1 동작 모드에서 상기 데이터 입력 신호를 선택하여 출력하고, 제2 동작 모드에서 상기 스캔 입력 신호를 선택하여 출력할 수 있다. 예를 들어, 상기 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고, 상기 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다.
일 실시예에서, 상기 동작 모드는 스캔 인에이블 신호(SE)의 논리 레벨에 따라 결정될 수 있다. 예를 들어, 상기 동작 모드는 스캔 인에이블 신호(SE)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)인 경우에 상기 정상 동작 모드이고, 스캔 인에이블 신호(SE)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)인 경우에 상기 스캔 테스트 모드일 수 있으나, 본 발명은 이에 한정되지 않을 수 있다.
멀티플렉서(112)는 인버터(INV1), AND 게이트들(AND1, AND2) 및 OR 게이트(OR1)를 포함할 수 있다. AND 게이트(AND1)는 상기 스캔 입력 신호를 수신하는 제1 입력 단자, 스캔 인에이블 신호(SE)를 수신하는 제2 입력 단자, 및 출력 단자를 포함할 수 있다. 인버터(INV1)는 스캔 인에이블 신호(SE)를 반전할 수 있다. AND 게이트(AND1)는 반전 스캔 인에이블 신호를 수신하는 제1 입력 단자, 상기 데이터 입력 신호를 수신하는 제2 입력 단자, 및 출력 단자를 포함할 수 있다. OR 게이트(OR1)는 AND 게이트(AND1)의 출력과 연결되는 제1 입력 단자, AND 게이트(AND2)의 출력과 연결되는 제2 입력 단자, 및 노드(N1)와 연결되는 출력 단자를 포함할 수 있다.
제1 래치(122)는 멀티플렉서(112)의 출력을 래치하고, 제2 래치(132)는 제1 래치(122)의 출력을 래치한다. 제1 래치(122)는 인버터(INV2) 및 3상 인버터들(TINV1, TINV2)을 포함하며, 제2 래치(132)는 인버터(INV3) 및 3상 인버터들(TINV3, TINV4)을 포함할 수 있다. 3상 인버터(TINV1) 및 인버터(INV2)는 노드(N1)와 노드(N2) 사이에 직렬 연결될 수 있다. 3상 인버터(TINV2)는 인버터(INV2)의 출력과 연결되는 입력 단자 및 인버터(INV2)의 입력과 연결되는 출력 단자를 포함할 수 있다. 인버터(INV3) 및 3상 인버터들(TINV3, TINV4)의 구조는 인버터(INV2) 및 3상 인버터들(TINV1, TINV2)의 구조와 실질적으로 동일할 수 있다.
3상 인버터들(TINV1, TINV2, TINV3, TINV4)은 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)에 기초하여 동작할 수 있다. 도 1을 참조하여 상술한 것처럼, 제1 래치(122) 및 제2 래치(132)에 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 공급하기 위한 제1 클럭 배선(L1) 및 제2 클럭 배선(L2)은 크로스 커플 연결 가지도록 구성될 수 있다.
출력 버퍼(142)는 제2 래치(132)의 출력을 기초로 출력 단자(Q)를 통해 출력되는 출력 신호를 생성한다. 출력 버퍼(142)는 인버터(INV4)를 포함할 수 있다. 인버터(INV4)는 노드(N3)의 신호를 반전하여 상기 출력 신호를 생성할 수 있다.
클럭 버퍼(152)는 입력 클럭 신호(CLK)를 기초로 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 생성한다. 클럭 버퍼(152)는 인버터들(INV5, INV6)을 포함할 수 있다. 인버터(INV5)는 입력 클럭 신호(CLK)를 반전하여 제2 클럭 신호(/CK)를 생성할 수 있다. 인버터(INV6)는 인버터(INV5)의 출력을 반전하여 제1 클럭 신호(CK)를 생성할 수 있다.
도 3a 및 3b는 도 2의 스캔 플립플롭에 포함되는 멀티플렉서 및 제1 래치의 일 예를 나타내는 회로도들이다.
도 3a를 참조하면, 멀티플렉서(112)는 상기 스캔 입력 신호가 입력되는 제1 회로(114) 및 상기 데이터 입력 신호가 입력되는 제2 회로(116)를 포함할 수 있다. 제1 회로(114)와 제2 회로(116)는 노드(N1)에 병렬적으로 연결될 수 있다.
제1 회로(114)는 직렬로 연결된 4개의 트랜지스터들(PM1, PM2, NM1, NM2)을 포함할 수 있다. 예를 들어, 전원 전압(VDD)부터 접지 전압(VSS)까지 차례로 배치되는 트랜지스터들(PM1, PM2, NM1, NM2) 중, 트랜지스터들(PM1, PM2)은 PMOS(p-type metal oxide semiconductor) 트랜지스터들이며, 트랜지스터들(NM1, NM2)은 NMOS(n-type metal oxide semiconductor) 트랜지스터들일 수 있다. 트랜지스터들(PM1, NM1)의 게이트 전극은 스캔 입력 단자(SI)와 연결되고, 트랜지스터(PM2)의 게이트 전극은 반전 스캔 인에이블 신호(/SE)를 수신하며, 트랜지스터(NM2)의 게이트 전극은 스캔 인에이블 신호(SE)를 수신할 수 있다.
제2 회로(116)는 직렬로 연결된 4개의 트랜지스터들(PM3, PM4, NM3, NM4)을 포함할 수 있다. 예를 들어, 전원 전압(VDD)부터 접지 전압(VSS)까지 차례로 배치되는 트랜지스터들(PM3, PM4, NM3, NM4) 중, 트랜지스터들(PM3, PM4)은 PMOS 트랜지스터들이며, 트랜지스터들(NM3, NM4)은 NMOS 트랜지스터들일 수 있다. 트랜지스터들(PM4, NM3)의 게이트 전극은 데이터 입력 단자(D)와 연결되고, 트랜지스터(PM3)의 게이트 전극은 스캔 인에이블 신호(SE)를 수신하며, 트랜지스터(NM4)의 게이트 전극은 반전 스캔 인에이블 신호(/SE)를 수신할 수 있다.
도 3b를 참조하면, 제1 래치(122)는 노드(N1)와 노드(N2) 사이에 배치되는 제3 회로(124), 제4 회로(126) 및 제5 회로(128)를 포함할 수 있다. 제4 회로(126) 및 제5 회로(128)는 제3 회로(124)와 노드(N2) 사이에 병렬로 연결될 수 있다. 제3 회로(124) 및 제4 회로(126) 각각에는 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)가 입력될 수 있다.
제3 회로(124)는 직렬로 연결된 4개의 트랜지스터들(PM5, PM6, NM5, NM6)을 포함할 수 있다. 예를 들어, 전원 전압(VDD)부터 접지 전압(VSS)까지 차례로 배치되는 트랜지스터들(PM5, PM6, NM5, NM6) 중, 트랜지스터들(PM5, PM6)은 PMOS 트랜지스터들이며, 트랜지스터들(NM5, NM6)은 NMOS 트랜지스터들일 수 있다. 트랜지스터들(PM5, NM6)의 게이트 전극은 노드(N1)로부터의 신호를 수신하고, 트랜지스터(PM6)의 게이트 전극은 제1 클럭 신호(CK)를 수신하며, 트랜지스터(NM5)의 게이트 전극은 제2 클럭 신호(/CK)를 수신할 수 있다.
제4 회로(126)는 직렬로 연결된 4개의 트랜지스터들(PM7, PM8, NM7, NM8)을 포함할 수 있다. 예를 들어, 전원 전압(VDD)부터 접지 전압(VSS)까지 차례로 배치되는 트랜지스터들 중, 트랜지스터들(PM7, PM8)은 PMOS 트랜지스터들이며, 트랜지스터들(NM7, NM8)은 NMOS 트랜지스터들일 수 있다. 트랜지스터들(PM7, NM8)의 게이트 전극은 노드(N2)에 연결되고, 트랜지스터(PM8)의 게이트 전극은 제2 클럭 신호(/CK)를 수신하며, 트랜지스터(NM7)의 게이트 전극은 제1 클럭 신호(CK)를 수신할 수 있다.
제5 회로(128)는 직렬로 연결된 2개의 트랜지스터들(PM9, NM9)을 포함할 수 있다. 예를 들어, 전원 전압(VDD)부터 접지 전압(VSS)까지 차례로 배치되는 트랜지스터들 중, 트랜지스터(PM9)는 PMOS 트랜지스터이며, 트랜지스터(NM9)는 NMOS 트랜지스터일 수 있다. 트랜지스터들(PM9, NM9)의 게이트 전극은 제3 회로(124) 및 제4 회로(126)의 출력과 연결될 수 있다.
한편, 도시하지는 않았으나, 제2 래치(132)의 구조는 제1 래치(122)의 구조와 실질적으로 동일할 수 있다.
도 4는 도 1의 스캔 플립플롭의 레이아웃의 일 예를 나타내는 평면도이다.
도 4를 참조하면, 스캔 플립플롭(100a)은 제1 래치(120)가 형성되는 제1 영역(120a), 제2 래치(130)가 형성되는 제2 영역(130a), 클럭 버퍼(150)가 형성되는 제3 영역(150a), 멀티플렉서(110)가 형성되는 제4 영역(110a), 및 출력 버퍼(140)가 형성되는 제5 영역(140a)을 포함할 수 있다.
스캔 플립플롭(100a)에 포함되는 구성요소들의 배치, 회로 구조 및 동작은 도 1 및 2를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 공급하기 위해 제1 영역(120a), 제2 영역(130a) 및 제3 영역(150a)에 형성되는 크로스 커플 연결을 중심으로 도 4의 스캔 플립플롭(100a)의 구성을 설명하도록 한다.
제1 영역(120a)은 제1 파워 레일(power rail)(PW1)과 제2 파워 레일(PW2) 사이에 형성되며, 제1 MOSFET 영역(PR1), 제2 MOSFET 영역(NR1), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4) 및 제1 연결 구조를 포함할 수 있다.
제1 MOSFET 영역(PR1) 및 제2 MOSFET 영역(NR1)은 서로 이격되어 형성될 수 있다. 상세하게 도시하지는 않았으나 제1 및 제2 MOSFET 영역들(PR1, NR1)은 기판 내에 형성되며, 도 6 및 7a를 참조하여 후술하는 것처럼 상기 기판 상에 제1 및 제2 MOSFET 영역들(PR1, NR1)을 정의하는 제1 소자 분리막이 제공될 수 있다. 예를 들어, 상기 기판은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 제1 및 제2 MOSFET 영역들(PR1, NR1)은 상기 제1 소자 분리막을 사이에 두고 제1 방향(Y)으로 이격될 수 있다. 도 4에서 제1 및 제2 MOSFET 영역들(PR1, NR1)은 각각 하나의 영역으로 도시되어 있으나, 실시예에 따라서 상기 제1 소자 분리막에 의해 분리된 복수의 영역들을 포함할 수도 있다.
일 실시예에서, 하나의 영역(120a)에 포함되는 2개의 MOSFET 영역들(PR1, NR1)은 서로 다른 타입의 불순물 영역일 수 있다. 예를 들어, 제1 MOSFET 영역(PR1)은 PMOSFET 영역이고, 제2 MOSFET 영역(NR1)은 NMOSFET 영역일 수 있다. 이 경우, PMOSFET 영역인 제1 MOSFET 영역(PR1)과 인접한 제2 파워 레일(PW2)은 전원 전압이 제공되는 통로이고, NMOSFET 영역인 제2 MOSFET 영역(NR1)과 인접한 제1 파워 레일(PW1)은 접지 전압이 제공되는 통로일 수 있다.
제1, 제2, 제3 및 제4 게이트 전극들(G1, G2, G3, G4) 각각은 상기 기판 상에 제1 방향(Y)으로 연장되며 제1 MOSFET 영역(PR1) 또는 제2 MOSFET 영역(NR1) 상에 제공될 수 있다. 예를 들어, 제1 및 제2 게이트 전극들(G1, G2)은 제1 MOSFET 영역(PR1) 상에 제1 방향(Y)을 따라 형성되고, 제3 및 제4 게이트 전극들(G3, G4)은 제2 MOSFET 영역(NR1) 상에 제1 방향(Y)을 따라 형성될 수 있다.
제3 및 제4 게이트 전극들(G3, G4)은 제1 및 제2 게이트 전극들(G1, G2)과 각각 정렬될 수 있다. 예를 들어, 제1 게이트 전극(G1)의 연장 방향은 제3 게이트 전극(G3)의 연장 방향, 즉 제1 방향(Y)을 따라 정렬되고, 제2 게이트 전극(G2)의 연장 방향은 제4 게이트 전극(G4)의 연장 방향, 즉 제1 방향(Y)을 따라 정렬될 수 있다.
일 실시예에서, 제1 및 제3 게이트 전극들(G1, G3)은 제1 방향(Y)을 따라 연장되는 하나의 도전 라인을 패터닝하여 형성되고, 제2 및 제4 게이트 전극들(G2, G4)은 제1 방향(Y)을 따라 연장되는 다른 하나의 도전 라인을 패터닝하여 형성될 수 있다. 예를 들어, 상기 도전 라인은 폴리 실리콘 등과 같은 도전 물질을 포함할 수 있다.
도 4의 상기 제1 연결 구조는 제1 게이트 전극(G1)과 제4 게이트 전극(G4)을 전기적으로 연결하고 제2 게이트 전극(G2)과 제3 게이트 전극(G3)을 전기적으로 연결할 수 있다. 상기 제1 연결 구조는 제1 배선(ML1), 제2 배선(ML2), 제3 배선(ML3), 제4 배선(ML4), 제1 연결 배선(CML1) 및 제2 연결 배선(CML2)을 포함할 수 있다.
제1 배선(ML1)은 제1 게이트 전극(G1)과 연결되도록 제2 방향(X)을 따라 형성되고, 제2 배선(ML2)은 제2 게이트 전극(G2)과 연결되도록 제2 방향(X)을 따라 형성되고, 제3 배선(ML3)은 제3 게이트 전극(G3)과 연결되도록 제2 방향(X)을 따라 형성되며, 제4 배선(ML4)은 제4 게이트 전극(G4)과 연결되도록 제2 방향(X)을 따라 형성될 수 있다. 제1 연결 배선(CML1)은 제1 배선(ML1)과 제4 배선(ML4)을 연결하도록 제1 방향(Y)을 따라 형성되고, 제2 연결 배선(CML2)은 제2 배선(ML2)과 제3 배선(ML3)을 연결하도록 제1 방향(Y)을 따라 형성될 수 있다. 예를 들어, 배선들(ML1, ML2, ML3, ML4) 및 연결 배선들(CML1, CML2)은 텅스텐, 티타늄, 탄탈륨 등과 같은 금속으로 형성될 수 있다. 한편, 게이트 전극들(G1, G2, G3, G4)과 배선들(ML1, ML2, ML3, ML4)을 연결하고 배선들(ML1, ML2, ML3, ML4)과 연결 배선들(CML1, CML2)을 연결하기 위한 비아들(V0)이 형성될 수 있다.
일 실시예에서, 제1 게이트 전극(G1)과 제3 게이트 전극(G3) 사이 및 제2 게이트 전극(G2)과 제4 게이트 전극(G4) 사이의 영역은 다른 게이트 전극이나 배선의 형성 없이 비어있을 수 있다. 상술한 것처럼, 2개의 도전 라인들을 형성하고 이들의 가운데 부분(즉, 제1 영역(120a)의 중심부에 대응하는 부분)을 패터닝 또는 커팅하여 4개의 게이트 전극들(G1, G2, G3, G4)을 형성한 이후에, 게이트 컷 영역에 대해서는 추가적인 처리 없이 커팅된 상태를 유지할 수 있다.
일 실시예에서, 상기 제1 연결 구조에 포함되는 제1, 제2, 제3 및 제4 배선들(ML1, ML2, ML3, ML4) 및 제1 및 제2 연결 배선들(CML1, CML2)의 적어도 일부는 제2 영역(130a) 또는 제3 영역(150a)에 포함될 수 있다. 도 4의 예에서는 제2 배선(ML2)이 제2 영역(130a)에 포함되어 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다.
한편, 상세하게 설명하지는 않았으나, 제1 영역(120a)은 제1 및 제2 MOSFET 영역들(PR1, NR1)을 가로지르도록 형성되는 적어도 하나의 게이트 전극을 더 포함할 수 있다.
제2 영역(130a)은 제2 파워 레일(PW2)과 제3 파워 레일(PW3) 사이에 형성되며, 제3 MOSFET 영역(PR2), 제4 MOSFET 영역(NR2), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제5 게이트 전극(G5), 제6 게이트 전극(G6) 및 제2 연결 구조를 포함할 수 있다. 제2 영역(130a)의 구성은 제1 영역(120a)의 구성과 유사하며, 중복되는 설명은 생략하도록 한다.
제3 MOSFET 영역(PR2) 및 제4 MOSFET 영역(NR2)은 서로 이격되어 형성될 수 있다. 예를 들어, 제3 및 제4 MOSFET 영역들(PR2, NR2)은 상기 기판 내에 형성되며, 상기 기판 상에 제3 및 제4 MOSFET 영역들(PR2, NR2)을 정의하는 제2 소자 분리막이 제공될 수 있다.
일 실시예에서, 제1 MOSFET 영역(PR1)이 PMOSFET 영역이고 제2 파워 레일(PW2)을 통해 상기 전원 전압이 제공되는 경우에, 제1 MOSFET 영역(PR1) 및 제2 파워 레일(PW2)과 인접한 제3 MOSFET 영역(PR2)은 PMOSFET 영역이고, 제4 MOSFET 영역(NR2)은 NMOSFET 영역일 수 있다. 다시 말하면, 하나의 파워 레일(PW2)과 인접하고 서로 다른 영역들(120a, 130a)에 포함되는 2개의 MOSFET 영역들(PR1, PR2)은 동일한 타입의 불순물 영역일 수 있다. NMOSFET 영역인 제4 MOSFET 영역(NR2)과 인접한 제3 파워 레일(PW3)은 상기 접지 전압이 제공되는 통로일 수 있다.
제1 및 제2 게이트 전극들(G1, G2)은 제1 영역(120a)과 제2 영역(130a) 사이의 제2 파워 레일(PW2)과 교차하여, 제2 영역(130a)의 제3 MOSFET 영역(PR2)의 상부까지 연장될 수 있다. 다시 말하면, 제1 및 제2 게이트 전극들(G1, G2)은 제3 MOSFET 영역(PR2) 상에 제1 방향(Y)을 따라 형성될 수 있다. 제2 파워 레일(PW2)이 게이트 전극들보다 상부에 형성되며, 따라서 제1 및 제3 MOSFET 영역들(PR1, PR2) 상의 제1 게이트 전극(G1)(또는 제2 게이트 전극(G2))은 제2 파워 레일(PW2)에 의해 컷팅된 것처럼 도시되었더라도 실제로는 하나의 게이트 전극일 수 있다.
제5 및 제6 게이트 전극들(G5, G6)은 제4 MOSFET 영역(NR2) 상에 제1 방향(Y)을 따라 형성되며, 제1 및 제2 게이트 전극들(G1, G2)과 각각 정렬될 수 있다.
도 4의 상기 제2 연결 구조는 제1 게이트 전극(G1)과 제6 게이트 전극(G6)을 전기적으로 연결하고 제2 게이트 전극(G2)과 제5 게이트 전극(G5)을 전기적으로 연결할 수 있다. 상기 제1 연결 구조는 제1 배선(ML1), 제2 배선(ML2), 제5 배선(ML5), 제6 배선(ML6), 제1 연결 배선(CML1) 및 제2 연결 배선(CML2)을 포함할 수 있다.
제5 배선(ML5)은 제5 게이트 전극(G5)과 연결되도록 제2 방향(X)을 따라 형성되고, 제6 배선(ML4)은 제6 게이트 전극(G6)과 연결되도록 제2 방향(X)을 따라 형성될 수 있다. 제1 연결 배선(CML1)은 제1 배선(ML1)과 제6 배선(ML6)을 연결하도록 제1 방향(Y)을 따라 형성되고, 제2 연결 배선(CML2)은 제2 배선(ML2)과 제5 배선(ML5)을 연결하도록 제1 방향(Y)을 따라 형성될 수 있다. 게이트 전극들(G5, G6)과 배선들(ML5, ML6)을 연결하고 배선들(ML5, ML6)과 연결 배선들(CML1, CML2)을 연결하기 위한 비아들(V0)이 형성될 수 있다. 한편, 연결 배선들(CML1, CML2)은 제2 및 제3 파워 레일들(PW2, PW3)과 교차하여, 제2 및 제3 영역들(130a, 150a)의 상부까지 연장될 수 있다.
일 실시예에서, 제1 게이트 전극(G1)과 제5 게이트 전극(G5) 사이 및 제2 게이트 전극(G2)과 제6 게이트 전극(G6) 사이의 영역은 다른 게이트 전극이나 배선의 형성 없이 비어있을 수 있다.
일 실시예에서, 상기 제2 연결 구조에 포함되는 제1, 제2, 제5 및 제6 배선들(ML1, ML2, ML5, ML6) 및 제1 및 제2 연결 배선들(CML1, CML2)의 적어도 일부는 제1 영역(120a) 또는 제3 영역(150a)에 포함될 수 있다. 도 4의 예에서는 제1 배선(ML1)이 제1 영역(120a)에 포함되고 제5 및 제6 배선들(ML5, ML6)이 제3 영역(150a)에 포함되어 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다.
일 실시예에서, 상기 제1 연결 구조와 상기 제2 연결 구조는 일부 구성요소를 공유할 수 있다. 예를 들어, 제1 및 제2 배선들(ML1, ML2) 및 제1 및 제2 연결 배선들(CML1, CML2)은 상기 제1 및 제2 연결 구조들에 의해 공유될 수 있다.
제3 영역(150a)은 제3 파워 레일(PW3)과 제4 파워 레일(PW4) 사이에 형성되며, 제5 MOSFET 영역(NR3), 제6 MOSFET 영역(PR3), 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)을 포함할 수 있다.
제5 MOSFET 영역(NR3) 및 제6 MOSFET 영역(PR3)은 서로 이격되어 형성될 수 있다. 예를 들어, 제5 및 제6 MOSFET 영역들(NR3, PR3)은 상기 기판 내에 형성되며, 상기 기판 상에 제5 및 제6 MOSFET 영역들(NR3, PR3)을 정의하는 제3 소자 분리막이 제공될 수 있다.
일 실시예에서, 제4 MOSFET 영역(NR2)이 NMOSFET 영역이고 제3 파워 레일(PW3)을 통해 상기 접지 전압이 제공되는 경우에, 제4 MOSFET 영역(NR2) 및 제3 파워 레일(PW3)과 인접한 제5 MOSFET 영역(NR3)은 NMOSFET 영역이고, 제6 MOSFET 영역(PR3)은 PMOSFET 영역이며, 제6 MOSFET 영역(PR3)과 인접한 제4 파워 레일(PW4)은 상기 접지 전압이 제공되는 통로일 수 있다.
제5 및 제6 게이트 전극들(G5, G6)은 제2 영역(130a)과 제3 영역(150a) 사이의 제3 파워 레일(PW3)과 교차하여, 제3 영역(150a)의 제5 및 제6 MOSFET 영역들(NR3, PR3)의 상부까지 연장될 수 있다. 제1 및 제2 영역들(120a, 130a)과 다르게, 제3 영역(150a)은 게이트 컷 영역을 포함하지 않을 수 있다.
일 실시예에서, 상기 제1 및 제2 연결 구조들에 의해, 제1, 제4 및 제6 게이트 전극들(G1, G4, G6)은 서로 전기적으로 연결되어 제1 클럭 신호(CK)를 공급하는 제1 클럭 배선(L1)을 형성하고, 제2, 제3 및 제5 게이트 전극들(G2, G3, G5)은 서로 전기적으로 연결되어 제2 클럭 신호(/CK)를 공급하는 제2 클럭 배선(L2)을 형성할 수 있다. 예를 들어, 제1, 제4 및 제6 게이트 전극들(G1, G4, G6)은 제1 클럭 신호(CK)가 인가되는 트랜지스터의 게이트 전극이고, 제2, 제3 및 제5 게이트 전극들(G2, G3, G5)은 제2 클럭 신호(/CK)가 인가되는 트랜지스터의 게이트 전극일 수 있다.
제4 영역(110a)은 제1 파워 레일(PW1)과 제2 파워 레일(PW2) 사이에 형성되며, 제1 MOSFET 영역(PR1), 제2 MOSFET 영역(NR1) 및 적어도 하나의 게이트 전극을 포함할 수 있다. 제5 영역(140a)은 제2 파워 레일(PW2)과 제3 파워 레일(PW3) 사이에 형성되며, 제3 MOSFET 영역(PR2), 제4 MOSFET 영역(NR2) 및 적어도 하나의 게이트 전극을 포함할 수 있다. MOSFET 영역들(PR1, NR1, PR2, NR2) 및 파워 레일들(PW1, PW2, PW3)은 제2 방향(X)으로 연장되어 제2 방향(X)으로 인접한 영역들에 의해 공유될 수 있다. 제4 및 제5 영역들(110a, 140a)은 상술한 크로스 커플 연결과 직접적인 관련성은 적으며 따라서 제4 및 제5 영역들(110a, 140a)에 대한 상세한 도시 및 설명은 생략하도록 한다.
도 4의 스캔 플립플롭(100a)은 수직 방향을 따라 정렬되어 병렬 구조를 가지도록 구현되는 제1, 제2 및 제3 영역들(120a, 130a, 150a)에 제1 및 제2 클럭 신호들(CK, /CK)을 공급하기 위한 크로스 커플 연결을 채용함으로써, 2개의 도전 라인들만을 이용하여 게이트 전극들을 형성하여 집적도를 향상시킬 수 있다. 또한, 크로스 커플 연결을 구성하기 위한 상기 제1 및 제2 연결 구조들이 일부 구성요소들을 공유함으로써, 배선 혼잡도 및 레이아웃 혼잡도가 감소할 수 있다.
도 5는 도 1의 스캔 플립플롭의 레이아웃의 다른 예를 나타내는 평면도이다. 이하 도 4와 중복되는 설명은 생략한다.
도 5를 참조하면, 스캔 플립플롭(100b)은 제1 래치(120)가 형성되는 제1 영역(120b), 제2 래치(130)가 형성되는 제2 영역(130b), 클럭 버퍼(150)가 형성되는 제3 영역(150b), 멀티플렉서(110)가 형성되는 제4 영역(110b), 및 출력 버퍼(140)가 형성되는 제5 영역(140b)을 포함할 수 있다.
크로스 커플 연결을 구성하기 위한 제1 및 제2 연결 구조들이 변경되는 것을 제외하면, 도 5의 스캔 플립플롭(100b)은 도 4의 스캔 플립플롭(100a)과 실질적으로 동일할 수 있다.
도 5의 상기 제1 연결 구조는 제1 연결 콘택(NC1) 및 제1 연결 배선(NL1)을 포함할 수 있다. 제1 연결 콘택(NC1) 및 제1 연결 배선(NL1)은 제1 게이트 전극(G1)과 제3 게이트 전극(G3) 사이 및 제2 게이트 전극(G2)과 제4 게이트 전극(G4) 사이의 영역에 형성될 수 있다. 제1 연결 콘택(NC1)은 제2 게이트 전극(G2)과 제3 게이트 전극(G3)을 연결할 수 있다. 제1 연결 배선(NL1)은 제1 연결 콘택(NC1) 상에 형성되고, 제1 연결 콘택(NC1)과 교차하여 제1 게이트 전극(G1)과 제4 게이트 전극(G4)을 연결할 수 있다. 예를 들어, 제1 연결 콘택(NC1)은 제2 및 제3 게이트 전극들(G2, G3)에 동시에 제2 클럭 신호(/CK)를 인가하기 위한 구조이고, 제1 연결 배선(NL1)은 제1 및 제4 게이트 전극들(G1, G4)에 동시에 제1 클럭 신호(CK)를 인가하기 위한 구조일 수 있다.
이와 유사하게, 도 5의 상기 제2 연결 구조는 제2 연결 콘택(NC1) 및 제2 연결 배선(NL2)을 포함할 수 있다. 제2 연결 콘택(NC1) 및 제2 연결 배선(NL2)은 제1 게이트 전극(G1)과 제5 게이트 전극(G5) 사이 및 제2 게이트 전극(G2)과 제6 게이트 전극(G6) 사이의 영역에 형성될 수 있다. 제2 연결 콘택(NC2)은 제1 게이트 전극(G1)과 제6 게이트 전극(G6)을 연결할 수 있다. 제2 연결 배선(NL2)은 제2 연결 콘택(NC2) 상에 형성되고, 제2 연결 콘택(NC2)과 교차하여 제2 게이트 전극(G2)과 제5 게이트 전극(G5)을 연결할 수 있다. 예를 들어, 제2 연결 콘택(NC1) 제1 및 제6 게이트 전극들(G1, G6)에 동시에 제1 클럭 신호(CK)를 인가하기 위한 구조이고, 제2 연결 배선(NL2)은 제2 및 제5 게이트 전극들(G2, G5)에 동시에 제2 클럭 신호(/CK)를 인가하기 위한 구조일 수 있다.
도 6은 도 5의 스캔 플립플롭에 포함되는 제1 영역의 구체적인 일 예를 나타내는 평면도이다. 도 7a, 7b 및 7c는 도 6의 A-A', B-B' 및 C-C'에 의해 절단된 단면도들이다.
도 6, 7a 및 7b를 참조하면, 기판(103) 상에 제1 및 제2 MOSFET 영역들(PR1, NR1)을 정의하는 제1 소자 분리막(105)이 제공될 수 있다. 제1 및 제2 MOSFET 영역들(PR1, NR1)은 제1 소자 분리막(105)을 사이에 두고 제1 방향(Y)으로 이격될 수 있다.
기판(103) 상에 제1 방향(Y)으로 연장되는 게이트 전극들(G1, G2, G3, G4)이 제공될 수 있다. 게이트 전극들(G1, G2, G3, G4)은 제1 층간 절연막(191) 내에 제공될 수 있다. 게이트 전극들(G1, G2, G3, G4)은 제1 MOSFET 영역(PR1) 또는 제2 MOSFET 영역(NR1) 상에 제공될 수 있다.
제1 영역(120b) 내에 제1 연결 콘택(NC1) 및 제1 연결 배선(NL1)을 포함하는 상기 제1 연결 구조가 제공될 수 있다. 제1 연결 콘택(NC1) 및 제1 연결 배선(NL1)은 제1 MOSFET 영역(PR1)과 제2 MOSFET 영역(NR1) 사이, 즉 제1 소자 분리막(105) 상에 제공될 수 있다.
제1 연결 콘택(NC1)은 제1 소자 분리막(105) 상에 제공되는 제1 액티브 콘택(CA1) 및 제1 액티브 콘택(CA1)으로부터 각각 제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 상으로 연장되는 제2 게이트 콘택(CB2) 및 제3 게이트 콘택(CB3)을 포함할 수 있다. 제2 게이트 콘택(CB2)은 제2 게이트 전극(G2)의 상면과 접하여 전기적으로 연결될 수 있다. 제3 게이트 콘택(CB3)은 제3 게이트 전극(G3)의 상면과 접하여 전기적으로 연결될 수 있다.
제1 액티브 콘택(CA1), 제2 게이트 콘택(CB2) 및 제3 게이트 콘택(CB3)은 실질적으로 경계가 없는 하나의 도전체로 형성될 수 있다. 예를 들어, 제1 액티브 콘택(CA1)을 형성하기 위한 제1 콘택홀과 제2 및 제3 게이트 콘택들(CB2, CB3)을 형성하기 위한 제2 콘택홀들은 서로 별개의 식각 공정을 통하여 형성되고, 제1 연결 콘택(NC1)은 제1 및 제2 콘택홀들을 도전 물질로 채워 형성될 수 있다. 제1 연결 콘택(NC1)은 금속, 도전성 금속 질화물 또는 도핑된 반도체로 형성될 수 있다. 예를 들어, 제1 연결 콘택(NC1)은 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 질화물을 포함할 수 있다.
제1 연결 배선(NL1)은 제1 연결 콘택(NC1) 상에 제공되고 제1 연결 콘택(NC1)과 교차할 수 있다. 제1 연결 배선(NL1)과 제1 연결 콘택(NC1)은 제1 소자 분리막(105) 상에서 교차할 수 있다.
제1 연결 배선(NL1)은 제1 비아(V1) 및 제1 게이트 콘택(CB1)을 통하여 제1 게이트 전극(G1)과 전기적으로 연결되고, 제4 비아(V4) 및 제4 게이트 콘택(CB4)을 통하여 제4 게이트 전극(G4)과 전기적으로 연결될 수 있다. 제1 및 제4 게이트 콘택들(CB1, CB4)은 제2 층간 절연막(192) 내에 제공되고, 제1 및 제4 비아들(V1, V4)은 제2 층간 절연막(192) 상의 제3 층간 절연막(193) 내에 제공될 수 있다.
제1 연결 배선(NL1)은 제4 층간 절연막(194) 내에 제공될 수 있다. 제1 및 제4 비아들(V1, V4) 및 제1 및 제4 게이트 콘택들(CB1, CB4)은 금속, 도전성 금속 질화물 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 및 제4 비아들(V1, V4) 및 제1 및 제4 게이트 콘택들(CB1, CB4)은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 제1 내지 제4 층간 절연막들(191, 192, 193, 194)은 실리콘 산화물을 포함할 수 있다.
도 6 및 7c를 참조하면, 제1 및 제2 MOSFET 영역들(PR1, NR1) 상에 각각 복수의 활성 부분들(FN)이 제공될 수 있다. 예를 들어, 복수의 활성 부분들(FN)은 제2 방향(X)으로 연장되는 복수의 제2 소자 분리막들(107) 사이로 돌출된 핀(fin) 형상을 가질 수 있다. 복수의 활성 부분들(FN)은 게이트 전극들(G1, G2, G3, G4)과 교차하여 제2 방향(X)으로 연장될 수 있다.
도 6 및 7c에서 활성 부분들(FN)은 제1 및 제2 MOSFET 영역들(PR1, NR1) 상에 각각 3개씩 도시되었으나, 본 발명은 이에 한정되지 않을 수 있다. 제1 소자 분리막(105)과 복수의 제2 소자 분리막들(107)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 제1 소자 분리막(105)의 두께는 복수의 제2 소자 분리막들(107)의 두께보다 두꺼울 수 있다. 이 경우, 복수의 제2 소자 분리막들(107)은 제1 소자 분리막(105)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 복수의 제2 소자 분리막들(107)은 제1 소자 분리막(105)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 제1 및 제2 소자 분리막들(105, 107)은 기판(103)의 상부에 형성될 수 있다. 예를 들어, 제1 및 제2 소자 분리막들(105, 107)은 실리콘 산화막을 포함할 수 있다.
복수의 활성 부분들(FN) 중 게이트 전극들(G1, G2, G3, G4)에 의하여 덮이지 않은 부분에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 7c에 도시된 것처럼 소스/드레인 영역들(SD)은 복수의 활성 부분들(FN) 내에 한정될 수 있으나, 이와 달리 기판(103)의 상부, 즉 복수의 제2 소자 분리막들(107) 사이로 연장될 수 있다. 제1 MOSFET 영역(PR1) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들이고, 제2 MOSFET 영역(NR1) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
제1 MOSFET 영역(PR1) 내에서, 복수의 제2 소자 분리막들(107)을 사이에 두고 제1 방향(Y)으로 상호 이격된 소스/드레인 영역들(SD)은 연결 도전 패턴(STP)에 의하여 전기적으로 연결될 수 있다. 즉, 연결 도전 패턴(STP)은 복수의 활성 부분들(FN)을 공통적으로 덮으며 제1 방향(Y)으로 이격된 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 연결 도전 패턴(STP)은 복수의 활성 부분들(FN)에 직접 연결될 수 있다. 연결 도전 패턴(STP)은 금속-실리사이드를 포함할 수 있다. 예를 들어, 연결 도전 패턴(STP)은 티타늄-실리사이드, 탄탈륨-실리사이드 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 연결 도전 패턴(STP)은 금속층을 더 포함할 수 있다. 예를 들어, 상기 금속층은 티타늄, 탄탈륨 및 텅스텐 중 적어도 하나를 포함할 수 있다. 예를 들어, 연결 도전 패턴(STP)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
제2 MOSFET 영역(NR1) 내의 소스/드레인 영역들(SD)도 동일한 방식으로 연결 도전 패턴(STP)에 의하여 연결될 수 있다.
연결 도전 패턴(STP) 상에 제2 액티브 콘택(CA2)이 제공될 수 있다. 제2 액티브 콘택(CA2)은 연결 도전 패턴(STP)을 따라 연장될 수 있다. 제2 액티브 콘택(CA2) 상에 제2 비아(V2)가 제공될 수 있다. 소스/드레인 영역들(SD)은 연결 도전 패턴(STP), 제2 액티브 콘택(CA2) 및 제2 비아(V2)를 통하여 제2 파워 레일(PW2)에 전기적으로 연결될 수 있다.
도 8a, 8b 및 8c는 도 6의 제1 영역에 포함되는 활성 부분의 다른 예를 나타내는 단면도들이다. 도 7c에서 복수의 활성 부분들(FN)이 핀 형상을 갖는 것으로 도시하였으나, 이와 달리 다양한 변형이 가능하다.
도 8a를 참조하면, 활성 부분(FN)의 단면은 기판(103)에 인접한 넥 부분(NCP)과 넥 부분(NCP)보다 넓은 폭의 바디 부분(BDP)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 활성 부분(FN) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 게이트 전극(GE)의 일부는 활성 부분(FN) 아래로 연장될 수 있다.
도 8b를 참조하면, 활성 부분(FN)은 기판(103)으로부터 이격된 나노 와이어 형태일 수 있다. 활성 부분(FN) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 게이트 전극(GE)은 활성 부분(FN)과 기판(103) 사이로 연장될 수 있다.
도 8c를 참조하면, 복수의 활성 부분들(FN)은 기판(103)으로부터 수직한 방향을 따라 복수 개로 형성될 수 있다. 복수의 활성 부분들(FN) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 게이트 전극(GE)은 복수의 활성 부분들(FN)의 사이 및 활성 부분(FN)과 기판(103) 사이로 연장될 수 있다. 복수의 활성 부분들(FN)이 기판(103)으로부터 수직한 방향을 따라 복수 개로 형성되므로, 복수의 활성 부분들(FN)을 포함하는 반도체 소자는 MBCFET(Multi Bridge Channel FET)일 수 있다.
도 9는 본 발명의 실시예들에 따른 스캔 플립플롭을 나타내는 평면도이다. 이하 도 1과 중복되는 설명을 생략한다.
도 9를 참조하면, 스캔 플립플롭(100c)은 멀티플렉서(110), 제1 래치(120), 제2 래치(130), 출력 버퍼(140) 및 클럭 버퍼(150)를 포함한다.
출력 버퍼(140)의 배치가 변경되는 것을 제외하면, 도 9의 스캔 플립플롭(100c)은 도 1의 스캔 플립플롭(100)과 실질적으로 동일할 수 있다.
도 9의 실시예에서, 멀티플렉서(110) 및 출력 버퍼(140) 중 하나는 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 제1 측(예를 들어, 좌측)에 인접하도록 배치되고 다른 하나는 상기 제1 측과 대향하는 제1 래치(120), 제2 래치(130) 및 클럭 버퍼(150)의 제2 측(예를 들어, 우측)에 인접하도록 배치될 수 있다. 예를 들어, 평면 상에서 멀티플렉서(110)는 제1 래치(120)의 상기 제1 측에 인접하도록 배치되고, 출력 버퍼(140)는 제2 래치(130) 상기 제2 측에 인접하도록 배치될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 멀티플렉서(110) 및 출력 버퍼(140)의 위치는 실시예에 따라 변경될 수 있다.
도 10은 본 발명의 실시예들에 따른 플립플롭을 나타내는 평면도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 10을 참조하면, 플립플롭(200)은 제1 래치(220), 제2 래치(230), 출력 버퍼(240) 및 클럭 버퍼(250)를 포함한다.
멀티플렉서(110)가 생략되는 것을 제외하면, 도 10의 플립플롭(200)은 도 1의 스캔 플립플롭(100)과 실질적으로 동일할 수 있다. 다시 말하면, 제1 래치(220), 제2 래치(230), 출력 버퍼(240) 및 클럭 버퍼(250)의 평면 상에서의 배치, 및 제1 래치(220), 제2 래치(230) 및 클럭 버퍼(250)에서 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 공급하기 위한 제1 클럭 배선(L1) 및 제2 클럭 배선(L2)의 크로스 커플 연결은 도 1 내지 9를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
제1 래치(220)는 입력 신호를 래치한다. 제2 래치(230)는 제1 래치(220)의 출력을 래치한다. 출력 버퍼(240)는 제2 래치(230)의 출력을 기초로 출력 신호를 생성한다. 클럭 버퍼(250)는 제1 래치(220) 및 제2 래치(230)에 제공되는 제1 클럭 신호(CK) 및 제2 클럭 신호(/CK)를 생성한다. 제1 래치(220), 제2 래치(230), 출력 버퍼(240) 및 클럭 버퍼(250)의 회로 구성은 도 2를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 체인을 나타내는 블록도이다.
도 11을 참조하면, 스캔 체인(500)은 복수의 스캔 플립플롭들(100)을 포함할 수 있다. 각 스캔 플립플롭(100)은 도 1 내지 도 9를 참조하여 상술한 본 발명의 실시예들에 따른 스캔 플립플롭일 수 있다. 각 스캔 플립플롭(100)은 표준 셀 라이브러리에 저장된 표준 셀을 이용하여 제조될 수 있다. 예를 들어, 표준 셀은 도 4 또는 5와 같이 설계될 수 있다.
각 스캔 플립플롭(100)은 데이터 입력 신호를 수신하는 제1 입력 단자(D), 스캔 입력 신호를 수신하는 제2 입력 단자(SI), 스캔 인에이블 신호(SE)를 수신하는 제3 입력 단자, 입력 클럭 신호(CLK)를 수신하는 클럭 단자, 및 출력 신호를 출력하는 출력 단자(Q)를 포함할 수 있다. 구체적으로, 가장 앞단의 스캔 플립플롭(100)은 제1 입력 단자(D) 및 제2 입력 단자(SI)를 통해 입력 데이터(DIN) 및 스캔 데이터(SIN)를 수신할 수 있다. 다음 단의 스캔 플립플롭(100)은 제1 입력 단자(D) 및 제2 입력 단자(SI)를 통해 앞단의 스캔 플립플롭(100)의 출력 신호를 수신할 수 있다.
다만, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서 각 스캔 플립플롭(100)의 제1 및 제2 입력 단자들(D, SI)은 상기 출력 신호 및 반전 출력 신호를 각각 수신할 수 있다. 또한 일부 실시예들에서, 각 스캔 플립플롭(100)의 제1 및 제2 입력 단자들(D, SI)은 상기 반전 출력 신호를 수신할 수도 있다. 도시하지는 않았으나, 일부 실시예들에서, 각 스캔 플립플롭(100)의 상기 출력 신호는 로직 네트워크에 의해 처리된 후 다음 단의 스캔 플립플롭(100)의 제1 및 제2 입력 단자들(D, SI) 중 적어도 하나로 입력될 수도 있다. 예를 들어, 상기 로직 네트워크는 조합 로직 회로(combinational logic circuit)일 수 있다.
도 12는 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 12를 참조하면, 데이터 처리 장치(1000)는 스캔 플립플롭 그룹(1100) 및 로직 회로(1200)를 포함할 수 있다. 예를 들어, 데이터 처리 장치(1000)는 집적 회로(IC), 시스템 온 칩(SoC), CPU(central processing unit) 또는 프로세서(processor)로 구현될 수 있다.
스캔 플립플롭 그룹(1100)은 복수의 스캔 플립플롭들(100)을 포함할 수 있다. 각 스캔 플립플롭(100)은 도 1 내지 도 9를 참조하여 상술한 본 발명의 실시예들에 따른 스캔 플립플롭일 수 있다. 각 스캔 플립플롭(100)은 입력 클럭 신호(CLK)에 따라 로직 회로(1200)와 데이터 통신을 수행할 수 있다. 로직 회로(1200)는 동기 회로 또는 비동기 회로로 구현될 수 있다. 로직 회로(1200)는 입력 데이터(DIN) 또는 스캔 데이터(SIN)를 처리하고, 처리 결과에 대응되는 출력 데이터(DOUT)를 출력할 수 있다.
도 13은 본 발명의 실시예들에 따른 스캔 플립플롭을 포함하는 스캔 테스트 회로를 나타내는 블록도이다.
도 13을 참조하면, 스캔 테스트 회로(2000)는 순차 회로부(2100), 조합 회로부(2200) 및 인버터들(2310, 2320, 2330, 2340)을 포함할 수 있다. 순차 회로부(2100)는 제1 및 제2 스캔 플립플롭들(2110, 2120)을 포함하고, 조합 회로부(2200)는 제1 내지 제3 조합 로직 회로들(2210, 2220, 2230)을 포함할 수 있다.
제1 조합 로직 회로(2210)는 복수의 입력 데이터들(DIN)을 연산하여 제1 스캔 플립플롭(2110)에 데이터 입력 신호(D)로 제공할 수 있다. 제1 스캔 플립플롭(2110)은 입력 클럭 신호(CLK)에 동기되어 정상 동작 모드(예를 들어, 스캔 인에이블 신호(SE)가 논리 로우 레벨인 모드)에서는 데이터 입력 신호(D)를 출력 데이터(Q)로 제공하고, 스캔 테스트 모드(예를 들어, 스캔 인에이블 신호(SE)가 논리 하이 레벨인 모드)에서는 스캔 입력 신호(SI)를 출력 데이터(Q)로 제공할 수 있다.
제2 조합 로직 회로(2220)는 제1 스캔 플립플롭(2110)의 출력 데이터(Q)를 연산하여 제2 스캔 플립플롭(2120)의 데이터 입력 신호(D)로 제공할 수 있다. 또한, 제2 스캔 플립플롭(2120)은 제1 스캔 플립플롭(2110)의 출력 데이터(Q)를 스캔 입력 신호(SI)로 수신할 수 있다. 또한, 제2 스캔 플립플롭(2220)도 스캔 인에이블 신호(SE)와 입력 클럭 신호(CLK)에 기초하여, 상기 정상 동작 모드 또는 상기 스캔 테스트 모드에 따라 동작할 수 있다.
제3 조합 로직 회로(2230)는 제2 스캔 플립플롭(2120)의 출력 데이터(Q)를 연산하여 복수의 출력 데이터들(DOUT)로 제공할 수 있다. 또한, 상기 스캔 테스트 모드에서는 제2 스캔 플립플롭(2120)의 출력 데이터(Q)를 인버터들(2330, 2340)을 거쳐 스캔 출력(SO)으로 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
도 14를 참조하면, 집적 회로 테스트 시스템(3000)은 테스트 컨트롤러(3100), 복수의 집적 회로들(3200a, 3200b, ..., 3200k), 메모리 장치(3300), 테스트 데이터 발생부(3400) 및 테스트 결과 발생부(3500)를 포함할 수 있다.
집적 회로들(3200a~3200k) 각각은 본 발명의 실시예들에 따른 스캔 플립플롭, 스캔 체인, 데이터 처리 장치 및/또는 스캔 테스트 회로를 포함하여 구현될 수 있다.
테스트 컨트롤러(3100)는 집적 회로 테스트 시스템(3000)의 다른 구성요소들을 제어함으로써, 집적 회로들(3200a~3200k) 각각에 대한 스캔 테스트를 제어할 수 있다. 메모리 장치(3300)는 스캔 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 테스트 데이터 발생부(3400)는 테스트 패턴을 발생할 수 있다. 테스트 결과 발생부(3500)는 쉬프트-인 동작, 캡쳐 동작 및 쉬프트-아웃 동작에 의해 출력되는 결과 값을 기준 패턴과 비교함으로써 테스트 결과를 발생할 수 있다.
본 발명의 실시예들은 플립플롭, 스캔 플립플롭 및 스캔 테스트 회로를 포함하는 임의의 전자 장치 및 통신 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (10)
- 동작 모드에 따라 데이터 입력 신호 및 스캔 입력 신호 중 하나를 선택하여 출력하는 멀티플렉서;
상기 멀티플렉서의 출력을 래치하는 제1 래치;
상기 제1 래치의 출력을 래치하는 제2 래치;
상기 제2 래치의 출력을 기초로 출력 신호를 생성하는 출력 버퍼; 및
상기 제1 래치 및 상기 제2 래치에 제공되는 제1 클럭 신호 및 제2 클럭 신호를 생성하는 클럭 버퍼를 포함하고,
상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼는 제1 방향을 따라 순차적으로 배열되고, 상기 멀티플렉서 및 상기 출력 버퍼 각각은 상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼 중 하나와 상기 제1 방향과 교차하는 제2 방향을 따라 인접하도록 배치되며,
상기 제1 클럭 신호 및 상기 제2 클럭 신호를 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결(cross couple connection)을 가지도록 구성되는 스캔 플립플롭. - 제 1 항에 있어서, 상기 제1 래치가 형성되는 제1 영역은,
제1 MOSFET 영역 상에 상기 제1 방향을 따라 형성되는 제1 게이트 전극 및 제2 게이트 전극;
상기 제1 MOSFET 영역과 이격된 제2 MOSFET 영역 상에 상기 제1 방향을 따라 형성되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 각각 정렬되는 제3 게이트 전극 및 제4 게이트 전극; 및
상기 제1 게이트 전극과 상기 제4 게이트 전극을 전기적으로 연결하고 상기 제2 게이트 전극과 상기 제3 게이트 전극을 전기적으로 연결하는 제1 연결 구조를 포함하는 것을 특징으로 하는 스캔 플립플롭. - 제 2 항에 있어서, 상기 제1 연결 구조는,
상기 제1 게이트 전극과 연결되도록 상기 제2 방향을 따라 형성되는 제1 배선;
상기 제2 게이트 전극과 연결되도록 상기 제2 방향을 따라 형성되는 제2 배선;
상기 제3 게이트 전극과 연결되도록 상기 제2 방향을 따라 형성되는 제3 배선;
상기 제4 게이트 전극과 연결되도록 상기 제2 방향을 따라 형성되는 제4 배선;
상기 제1 배선과 상기 제4 배선을 연결하도록 상기 제1 방향을 따라 형성되는 제1 연결 배선; 및
상기 제2 배선과 상기 제3 배선을 연결하도록 상기 제1 방향을 따라 형성되는 제2 연결 배선을 포함하는 것을 특징으로 하는 스캔 플립플롭. - 제 3 항에 있어서,
상기 제1 게이트 전극과 상기 제3 게이트 전극 사이 및 상기 제2 게이트 전극과 상기 제4 게이트 전극 사이의 영역은 다른 게이트 전극이나 배선의 형성 없이 비어있는 것을 특징으로 하는 스캔 플립플롭. - 제 2 항에 있어서, 상기 제1 연결 구조는,
상기 제2 게이트 전극과 상기 제3 게이트 전극을 연결하는 제1 연결 콘택; 및
상기 제1 연결 콘택 상에 형성되고, 상기 제1 연결 콘택과 교차하여 상기 제1 게이트 전극과 상기 제4 게이트 전극을 연결하는 제1 연결 배선을 포함하는 것을 특징으로 하는 스캔 플립플롭. - 제 2 항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 영역과 상기 제2 래치가 형성되는 제2 영역 사이의 제1 파워 레일(power rail)과 교차하여, 상기 제2 영역의 제3 MOSFET 영역의 상부까지 연장되는 것을 특징으로 하는 스캔 플립플롭. - 제 6 항에 있어서, 상기 제2 영역은,
상기 제3 MOSFET 영역과 이격된 제4 MOSFET 영역 상에 상기 제1 방향을 따라 형성되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 각각 정렬되는 제5 게이트 전극 및 제6 게이트 전극; 및
상기 제1 게이트 전극과 상기 제6 게이트 전극을 전기적으로 연결하고 상기 제2 게이트 전극과 상기 제5 게이트 전극을 전기적으로 연결하는 제2 연결 구조를 포함하는 것을 특징으로 하는 스캔 플립플롭. - 제 7 항에 있어서,
상기 제5 게이트 전극 및 상기 제6 게이트 전극은 상기 제2 영역과 상기 클럭 버퍼가 형성되는 제3 영역 사이의 제2 파워 레일과 교차하여, 상기 제3 영역의 서로 이격된 제5 MOSFET 영역 및 제6 MOSFET 영역의 상부까지 연장되는 것을 특징으로 하는 스캔 플립플롭. - 제 7 항에 있어서,
상기 제1 게이트 전극, 상기 제4 게이트 전극 및 상기 제6 게이트 전극은 서로 전기적으로 연결되어 상기 제1 클럭 신호를 공급하는 상기 제1 클럭 배선을 형성하고,
상기 제2 게이트 전극, 상기 제3 게이트 전극 및 상기 제5 게이트 전극은 서로 전기적으로 연결되어 상기 제2 클럭 신호를 공급하는 상기 제2 클럭 배선을 형성하는 것을 특징으로 하는 스캔 플립플롭. - 제1 스캔 플립플롭 및 제2 스캔 플립플롭을 포함하는 순차 회로부; 및
제1 조합 논리 회로 및 제2 조합 논리 회로를 포함하고, 상기 제1 조합 논리 회로는 복수의 데이터들을 논리 연산하여 생성된 제1 데이터 입력 신호를 상기 제1 스캔 플립플롭에 제공하고, 상기 제2 조합 논리 회로는 상기 제1 스캔 플립플롭의 출력 신호를 논리 연산하여 생성된 제2 데이터 입력 신호를 상기 제2 스캔 플립플롭에 제공하는, 조합 회로부를 포함하며,
상기 제1 스캔 플립플롭은,
제1 방향을 따라 순차적으로 배열되는 제1 래치, 제2 래치 및 클럭 버퍼를 포함하고, 상기 제1 래치, 상기 제2 래치 및 상기 클럭 버퍼 중 하나와 상기 제1 방향과 교차하는 제2 방향을 따라 인접하도록 각각 배치되는 멀티플렉서 및 출력 버퍼를 포함하며,
상기 클럭 버퍼에서 생성되는 제1 클럭 신호 및 제2 클럭 신호를 상기 제1 래치 및 상기 제2 래치에 공급하는 제1 클럭 배선 및 제2 클럭 배선은 크로스 커플 연결(cross couple connection)을 가지도록 구성되는 스캔 테스트 회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190147561A KR20210060025A (ko) | 2019-11-18 | 2019-11-18 | 스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 |
| US16/993,946 US11223344B2 (en) | 2019-11-18 | 2020-08-14 | Scan flip-flop, flip-flop and scan test circuit including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190147561A KR20210060025A (ko) | 2019-11-18 | 2019-11-18 | 스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210060025A true KR20210060025A (ko) | 2021-05-26 |
Family
ID=75909325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190147561A KR20210060025A (ko) | 2019-11-18 | 2019-11-18 | 스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11223344B2 (ko) |
| KR (1) | KR20210060025A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210024321A (ko) | 2019-08-21 | 2021-03-05 | 삼성전자주식회사 | 반도체 소자 |
| KR20220167567A (ko) * | 2021-06-14 | 2022-12-21 | 삼성전자주식회사 | 플립플롭 회로 |
| JP2023084419A (ja) * | 2021-12-07 | 2023-06-19 | キオクシア株式会社 | 半導体集積回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4892044B2 (ja) | 2009-08-06 | 2012-03-07 | 株式会社東芝 | 半導体装置 |
| JP2011135297A (ja) | 2009-12-24 | 2011-07-07 | Panasonic Corp | フリップフロップ回路及び分周回路 |
| JP5724408B2 (ja) | 2011-01-27 | 2015-05-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP5875996B2 (ja) | 2013-02-13 | 2016-03-02 | 株式会社東芝 | フリップフロップ回路 |
| TWI543535B (zh) | 2013-10-21 | 2016-07-21 | 創意電子股份有限公司 | 掃描正反器及相關方法 |
| KR102178732B1 (ko) | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
| US9753086B2 (en) * | 2014-10-02 | 2017-09-05 | Samsung Electronics Co., Ltd. | Scan flip-flop and scan test circuit including the same |
| US9641161B1 (en) * | 2016-05-02 | 2017-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flip-flop with delineated layout for reduced footprint |
| US11152347B2 (en) * | 2018-04-13 | 2021-10-19 | Qualcomm Incorporated | Cell circuits formed in circuit cells employing offset gate cut areas in a non-active area for routing transistor gate cross-connections |
-
2019
- 2019-11-18 KR KR1020190147561A patent/KR20210060025A/ko active Search and Examination
-
2020
- 2020-08-14 US US16/993,946 patent/US11223344B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11223344B2 (en) | 2022-01-11 |
| US20210152162A1 (en) | 2021-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9905561B2 (en) | Integrated circuit and semiconductor device | |
| KR20210060025A (ko) | 스캔 플립플롭 및 이를 포함하는 스캔 테스트 회로 | |
| KR102178732B1 (ko) | 반도체 소자 | |
| KR102201103B1 (ko) | 반도체 장치 | |
| KR102518811B1 (ko) | 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 | |
| KR102308781B1 (ko) | 집적 회로 및 반도체 장치 | |
| US10242946B2 (en) | Circuit design having aligned power staples | |
| CN108228968B (zh) | 用于减小电力轨道中欧姆压降的集成电路 | |
| US10658294B2 (en) | Structure and method for flexible power staple insertion | |
| KR102133377B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR102596601B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| TWI765134B (zh) | 半導體裝置 | |
| KR20170038611A (ko) | 반도체 장치 | |
| KR102446164B1 (ko) | 부하 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 | |
| US11057026B2 (en) | Semi-dynamic flip-flop implemented as multi-height standard cell and method of designing integrated circuit including the same | |
| TW200405515A (en) | Semiconductor device and the manufacturing method thereof | |
| US8106478B2 (en) | Semiconductor device and storage medium | |
| CN112786583A (zh) | 包括集成标准单元结构的集成电路 | |
| JP2008198987A (ja) | 半導体装置および記憶媒体 | |
| KR102650199B1 (ko) | 반도체 소자 | |
| KR20230073656A (ko) | 반도체 소자 | |
| CN115642157A (zh) | 半导体装置 | |
| CN112542445A (zh) | 半导体结构及其形成方法和芯片及其形成方法 | |
| Hook | SOI chip design and charging damage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |