CN112542445A - 半导体结构及其形成方法和芯片及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法和芯片及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。所述半导体结构能够提高芯片性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法和芯片及其形成方法。
背景技术
如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。随着对人工智能探索的加深，由于运算量和数据量巨大，对芯片的性能提出了更高的要求。
然而，现有的芯片性能仍然有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法和芯片及其形成方法，以提高芯片的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。
可选的，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个逻辑单元的电路与2个以上存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内。
可选的，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个存储单元的电路与2个以上逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内。
可选的，所述存储单元包括存储电路与第一金属互连层，所述存储电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述逻辑单元包括逻辑电路与第二金属互连层，所述逻辑电路与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。
可选的，所述第一金属互连层的材料包括铜、铝或钨中的一种或多种的组合。
可选的，所述第二金属互连层的材料包括铜、铝或钨中的一种或多种的组合。
可选的，所述逻辑单元包括乘法逻辑单元、累加逻辑单元、锁存逻辑单元、一次性编程单元和锁相环单元中的一种或多种。
可选的，所述存储单元包括动态随机存取存储单元、相变存取存储单元、磁性随机存取存储单元、阻变式存取存储单元、静态随机存取存储单元、或非门闪存单元、与非门闪存单元和铁电存取存储单元中的至少一种。
相应的，本发明的技术方案还提供一种上述任一半导体结构的形成方法，包括：提供第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；提供第二基底，所述第二基底包括逻辑区，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元；将所述第一基底与所述第二基底键合，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，并且每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。
相应的，本发明的技术方案还提供一种芯片的形成方法，包括：提供上述任一所述的半导体结构；切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述存储区与所述逻辑区。
相应的，本发明的技术方案还提供一种述芯片的形成方法所形成的芯片。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的半导体结构中，一方面，由于每个逻辑单元与2个以上的存储单元电互连，或每个存储单元与2个以上的逻辑单元电互连，因此逻辑单元直接从所对应的存储单元中存入或获取数据，能够提高逻辑单元获取或存储数据的速度，增加所述半导体结构的带宽，从而提高了后续以所述半导体结构形成的芯片的运算速度；另一方面，当每个存储单元与2个以上的逻辑单元电互连时，由于所述逻辑单元与单个所述存储单元形成电互连，因此当所述2个以上逻辑单元在获取或存储数据时，无需寻找存取数据的地址，从而能够提高逻辑单元的运算速度；另一方面，由于所述第二基底与所述第一基底形成键合结构，且在垂直于所述第二基底表面的方向上，所述逻辑区与所述存储区重叠，因此能够减小半导体结构的面积，实现了后续以所述半导体结构形成的芯片的小型化。
进一步，由于所述逻辑单元在所述第二基底表面具有第二投影，所述存储单元在所述第二基底表面具有第一投影，当每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内，因此一方面有利于所述逻辑单元与所述存储单元键合，以实现每个逻辑单元的电路与2个以上存储单元的电路电互连，另一方面减小了所述逻辑单元与所述存储单元共同所占用的面积，从而实现后续形成的芯片的小型化。
进一步，由于所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内，因此一方面有利于所述逻辑单元与所述存储单元键合，以实现每个存储单元的电路与2个以上逻辑单元的电路电互连，另一方面减小了所述逻辑单元与所述存储单元共同所占用的面积，从而实现后续形成的芯片的小型化。
附图说明
图1是一种数据存取及运算的系统示意图；
图2至图9是本发明实施例的半导体结构形成过程的结构示意图。
具体实施方式
如背景技术所述，芯片的性能仍需要提高。
图1是一种数据存取及运算的系统示意图，包括：存储模块110，所述存储模块110用于存储数据，所述存储模块110包括若干存储单元111；逻辑模块130，所述逻辑模块130用于向所述存储模块110获取数据并存入数据，所述逻辑模块130包括若干逻辑单元131；总线120，所述总线120用于所述存储模块110和所述逻辑模块130间数据传输。
在本实施例中，所述逻辑模块130位于逻辑芯片，所述存储模块110位于存储芯片。
在本实施例中，由于通过总线120进行所述存储模块110与所述逻辑模块130之间的数据传输，因此数据传输的速度受限于总线120的数量、距离及带宽，从而降低了芯片的运算速度；不仅如此，由于所述逻辑模块130位于逻辑芯片，所述存储模块110位于存储芯片，因此增加了由所述逻辑模块130及所述存储模块110形成的系统的面积，无法实现小型化。
为解决上述技术问题，本发明技术方案提供一种半导体结构及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个逻辑单元的电路与2个以上存储单元的电路电互连，每1个存储单元的电路与2个逻辑单元的电路电互连。通过使每个逻辑单元的电路与2个以上存储单元的电路电互连，或每个存储单元的电路与2个以上逻辑单元的电路电互连，增加数据传输速度、提高芯片性能、并且实现芯片小型化。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例的半导体结构形成过程的结构示意图。
请参考图2，提供第一基底210和第二基底220，所述第一基底210包括存储区A，所述第二基底220包括逻辑区B。
在本实施例中，所述第一基底210内具有器件层(图中未示出)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
所述第一基底210的材料为半导体材料。在本实施例中，所述第一基底210的材料为硅。在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述第二基底220内具有器件层(图中未示出)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
所述第二基底220的材料为半导体材料。在本实施例中，所述第二基底220的材料为硅。在其他实施例中，所述第二基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请在图2的基础上参考图3和图4，图3是图2中存储区A的立体结构示意图，图4是图3的存储单元在MN方向的剖面结构示意图，所述存储区A包括沿所述第一基底210表面方向排布的若干存储单元211。
所述存储单元211包括：存储单元衬底212，以及位于所述存储单元衬底212上的存储器件层。
所述存储器件层包括存储电路214、第一金属互连层216、存储电互连结构215和存储单元介质层213，所述存储电互连结构215使所述存储电路214与所述第一金属互连层216电互连，所述存储单元介质层213包围所述存储电路214、存储电互连结构215和第一金属互连层216，并且所述存储单元介质层213表面暴露出所述第一金属互连层216表面。
需要说明的是，所述存储单元介质层213表面为所述存储单元211的表面，并且所述存储单元211的表面是所述第一基底210表面的一部分。
所述存储单元211包括动态随机存取存储单元(DRAM)、相变存取存储单元(PCRAM)、磁性随机存取存储单元(MRAM)、阻变式存取存储单元(RRAM)、静态随机存取存储单元(SRAM)、或非门闪存单元(NOR FLASH)、与非门闪存单元(NADA FLASH)和铁电存取存储单元(FRAM)中的至少一种。
需要注意的是，各所述存储单元211的类型可以不同，例如一部分存储单元211是动态随机存取存储单元，而一部分存储单元211是相变存取存储单元。
在本实施例中，存储电互连结构215包括导电插塞或金属互连层中的至少一种。
在本实施例中，所述第一金属互连层216的材料是铜。
在另一实施例中，所述第一金属互连层的材料是铝或钨。
在另一实施例中，所述第一金属互连层的材料是铜、铝和钨中两者或三者的组合。
请在图2的基础上参考图5和图6，图5是图2中逻辑B的立体结构示意图，图6是图5的逻辑单元在QP方向的剖面结构示意图，所述逻辑区B包括沿所述第二基底220表面方向排布的若干逻辑单元221。
所述逻辑单元221包括：逻辑单元衬底222，以及位于所述逻辑单元衬底222上的逻辑器件层。
所述逻辑器件层包括逻辑电路224、第二金属互连层226、逻辑电互连结构225和逻辑单元介质层223，所述逻辑电互连结构225使所述逻辑电路224与所述第二金属互连层226电互连，所述逻辑单元介质层223包围所述逻辑电路224、第二金属互连层226和逻辑电互连结构225，并且所述逻辑单元介质层223表面暴露出所述第二金属互连层226表面。
需要说明的是，所述逻辑单元介质层223表面为所述逻辑单元221的表面，并且所述逻辑单元221的表面是所述第二基底220表面的一部分。
所述逻辑单元221包括乘法逻辑单元、累加逻辑单元、锁存逻辑单元中、一次性编程单元和锁相环单元的一种或多种。
需要注意的是，各逻辑单元221的类型可以不同，例如一部分所述逻辑单元221是乘法逻辑单元，而一部分所述逻辑单元221是累加逻辑单元。
在本实施例中，逻辑电互连结构225包括导电插塞或金属互连层中的至少一种。
在本实施例中，所述第二金属互连层226的材料是铜。
在另一实施例中，所述第二金属互连层的材料是铝或钨。
在另一实施例中，所述第二金属互连层的材料是铜、铝和钨中两者或三者的组合。
请参考图7至图9，图8是图7中存储区A与逻辑区B的立体结构示意图，图9是图8中存储单元与逻辑单元在ST方向的剖面结构示意图，使所述逻辑区B与所述存储区A在垂直于所述第二基底220表面的方向上重叠后，将所述第一基底210与所述第二基底220键合，以使每个所述逻辑单元221的电路与2个以上存储单元211的电路电互连，或每个所述存储单元211的电路与2个以上所述逻辑单元221的电路电互连。
一方面，由于每个存储单元211与2个以上的逻辑单元221电互连，或每个逻辑单元221与2个以上的存储单元211电互连，因此所述逻辑单元221能够直接从与所述逻辑单元221形成电互连的存储单元211中存入或获取数据，提高了逻辑单元获取或存储数据的速度，增加了以所述半导体结构形成方法形成的半导体结构的带宽，从而提高了后续以所述半导体结构形成的芯片的运算速度；另一方面，由于所述第二基底220与所述第一基底210形成键合结构，且在垂直于所述第二基底表面的方向上，所述逻辑区B与所述存储区A重叠，因此能够减小以所述半导体结构的形成方法所形成的半导体结构的面积，实现了后续以所述半导体结构形成的芯片的小型化。
将所述第一基底210与所述第二基底220键合的方法包括：使每个所述存储单元211(如图3所示)的第一金属互连层216与2个以上所述逻辑单元221(如图4所示)的第二金属互连层226相互键合，以使每个所述存储单元211的电路与2个以上所述逻辑单元221的电路电互连，或使每个所述逻辑单元221的第二金属互连层与2个以上所述存储单元211的第二金属互连层相互键合，从而使每个所述逻辑单元221的电路与2个以上所述存储单元211的电路电互连。
由于通过所述第一金属互连层与所述第二金属互连层的相互键合，使每个逻辑单元221与2个以上的存储单元211电互连，或每个存储单元211与2个以上的逻辑单元221电互连，因此，一方面能够灵活地根据所述存储单元211占用面积的大小，或所述逻辑单元221占用面积的大小，使逻辑单元221与存储单元211形成电互连，即，当单个所述逻辑单元221占用面积大于单个所述存储单元211占用面积时，使单个逻辑单元221与多个存储单元211电互连，当单个所述存储单元211占用面积大于单个所述逻辑单元221占用面积时，使单个存储单元211与多个逻辑单元221电互连，从而减小了后续形成的芯片的面积，实现了所述芯片的小型化；另一方面，减少了电互连的存储单元211与逻辑单元221之间的距离，从而减少了所述逻辑单元221与所述存储单元211的数据传输时受到的信号干扰。
所述存储单元211在所述第二基底220表面具有第二投影(未图示)，所述逻辑单元221在所述第二基底220表面具有第一投影(未图示)，并且形成电互连的2个以上所述逻辑单元221的第一投影均在单个所述存储单元211的第二投影的范围内，或形成电互连的2个以上所述存储单元211的第二投影均在单个所述逻辑单元221的第一投影的范围内。
由于形成电互连的2个以上所述逻辑单元221的第一投影均在单个所述存储单元211的第二投影的范围内，或形成电互连的2个以上所述存储单元211的第二投影均在单个所述逻辑单元221的第一投影的范围内，因此一方面便于所述存储单元211与所述逻辑单元221键合，另一方面减小了所述逻辑单元221与所述存储单元211共同所占用的面积，从而实现后续形成的芯片的小型化。
在本实施例中，将所述第一基底210与所述第二基底220键合的工艺包括：将所述第一基底210与所述第二基底220压合后，对所述第一基底210与所述第二基底220进行退火工艺。
在本实施例中，每个存储单元211的电路与2个以上逻辑单元221的电路电互连。
由于所述逻辑单元221与单个所述存储单元211形成电互连，因此所述逻辑单元221无需寻找存取数据的地址，能够直接获取或存储数据，从而提高了后续所形成的芯片的运算速度。
在本实施例中，与单个所述存储单元211形成电互连的逻辑单元221的数量是2个。
在另一实施例中，与每个存储单元形成电互连的逻辑单元的数量大于2个。
在另一实施例中，每个逻辑单元的电路与2个以上存储单元的电路电互连。
在本实施例中，形成电互连的2个所述逻辑单元221的第一投影与单个所述存储单元211的第二投影重合。
在另一实施例中，形成电互连的数量大于2个的所述逻辑单元的第一投影与单个所述存储单元的第二投影重合。
在另一实施例中，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内，并且，所述第二投影的面积大于形成电互连的2个以上所述逻辑单元的第一投影的总面积。
在另一实施例中，形成电互连的2个以上的所述存储单元的第二投影与单个所述逻辑单元的第一投影重合。
在另一实施例中，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内，并且，所述第一投影的面积大于形成电互连的2个以上所述存储单元的第二投影的总面积。
相应的，本发明实施例提供一种上述半导体结构的形成方法所形成的半导体结构，请参考图7至图9，包括：第一基底210，所述第一基底210包括存储区A，所述存储区A包括沿所述第一基底210表面方向排布的若干存储单元211；与所述第一基底210键合的第二基底220，所述第二基底220包括逻辑区B，所述逻辑区B与所述存储区A在垂直于所述第二基底220表面的方向上重叠，所述逻辑区B包括沿所述第二基底220表面方向排布的若干逻辑单元221，每个所述存储单元211的电路与2个以上所述逻辑单元221的电路电互连，或每个所述逻辑单元221的电路与2个以上所述存储单元211的电路电互连。
在本实施例中，每个所述存储单元211的电路与2个所述逻辑单元221的电路电互连。
在另一实施例中，与每个所述存储单元电互连的逻辑单元的数量大于2个。
在另一实施例中，每个逻辑单元的电路与2个以上存储单元的电路电互连。
相应的，本发明实施例提供一种芯片的形成方法，包括：提供上述任一形成方法所述形成的半导体结构；切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括存储区与逻辑区。
相应的，本发明实施例提供一种上述芯片的形成方法所形成的芯片，包括：存储区内的若干存储单元与逻辑区内的若干逻辑单元，且每个所述存储单元与2个以上所述逻辑单元电互连或每个所述逻辑单元与2个以上所述存储单元电互连。
所述存储单元能够独立的进行数据存储、读取和擦除。
与所述存储单元形成电互连的所述逻辑单元能够直接对所述存储单元读取或存储数据，并所述数据进行逻辑运算。
在本实施例中，每个所述存储单元与2个所述逻辑单元电互连。
在另一实施例中，每个所述存储单元与数量大于2个的所述逻辑单元电互连。
在另一实施例中，每个所述逻辑单元与2个所述存储单元电互连。
在另一实施例中，每个所述逻辑单元与数量大于2个的所述存储单元电互连。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体结构，其特征在于，包括：
第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；
与所述第一基底键合的第二基底，所述第二基底包括逻辑区，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元，每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。
2.如权利要求1所述的半导体结构，其特征在于，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个逻辑单元的电路与2个以上存储单元的电路电互连时，形成电互连的2个以上所述存储单元的第二投影均在单个所述逻辑单元的第一投影的范围内。
3.如权利要求1所述的半导体结构，其特征在于，所述逻辑单元在所述第二基底表面具有第一投影，所述存储单元在所述第二基底表面具有第二投影，当每个存储单元的电路与2个以上逻辑单元的电路电互连时，形成电互连的2个以上所述逻辑单元的第一投影均在单个所述存储单元的第二投影的范围内。
4.如权利要求2或3所述的半导体结构，其特征在于，所述存储单元包括存储电路与第一金属互连层，所述存储电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述逻辑单元包括逻辑电路与第二金属互连层，所述逻辑电路与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。
5.如权利要求4所述的半导体结构，其特征在于，所述第一金属互连层的材料包括铜、铝或钨中的一种或多种的组合。
6.如权利要求4所述的半导体结构，其特征在于，所述第二金属互连层的材料包括铜、铝或钨中的一种或多种的组合。
7.如权利要求1所述的半导体结构，其特征在于，所述逻辑单元包括乘法逻辑单元、累加逻辑单元、锁存逻辑单元、一次性编程单元和锁相环单元中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述存储单元包括动态随机存取存储单元、相变存取存储单元、磁性随机存取存储单元、阻变式存取存储单元、静态随机存取存储单元、或非门闪存单元、与非门闪存单元和铁电存取存储单元中的至少一种。
9.一种如权利要求1至8中任一所述半导体结构的形成方法，其特征在于，包括：
提供第一基底，所述第一基底包括存储区，所述存储区包括沿所述第一基底表面方向排布的若干存储单元；
提供第二基底，所述第二基底包括逻辑区，所述逻辑区包括沿所述第二基底表面方向排布的若干逻辑单元；
将所述第一基底与所述第二基底键合，所述逻辑区与所述存储区在垂直于所述第二基底表面的方向上重叠，并且每个所述逻辑单元的电路与2个以上所述存储单元的电路电互连，或每个所述存储单元的电路与2个以上所述逻辑单元的电路电互连。
10.一种芯片的形成方法，其特征在于，包括：
提供如权利要求1至8中任一所述半导体结构；
切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述存储区与所述逻辑区。
11.一种如权利要求10所述的芯片的形成方法所形成的芯片。
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