CN116312687A - 半导体存储装置的布局 - Google Patents

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CN116312687A CN202111571043.1A CN202111571043A CN116312687A CN 116312687 A CN116312687 A CN 116312687A CN 202111571043 A CN202111571043 A CN 202111571043A CN 116312687 A CN116312687 A CN 116312687A
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王淑如
黄俊宪
余欣炽
庄孟屏
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Abstract

本发明公开一种半导体存储装置的布局，包括基底以及三元内容可寻址存储器。三元内容可寻址存储器设置在基底上并包括多个三元内容可寻址存储器位单元，且其中至少两个沿着一对称轴呈镜像对称，其中各三元内容可寻址存储器位单元包括分别电连接至两条字线的两个存储单元，以及电连接至该些存储单元的逻辑电路。逻辑电路包括两个第一读取晶体管，以及两个第二读取晶体管，各第二读取晶体管包括栅极以及两个源极/漏极区，第二读取晶体管的源极/漏极区分别电连接至两条匹配线以及第一读取晶体管，其中，字线平行地设置于匹配线之间。

Description

半导体存储装置的布局
技术领域
本发明涉及一种半导体存储装置的布局，特别是涉及一种包括三元内容可寻址存储器(ternary content addressable memory,TCAM)的半导体存储装置的布局。
背景技术
在传统存储器阵列结构中，常见以6颗晶体管的静态随机存取存储器(six-transistor static-random access memory,6T-SRAM)单元作为位单元结构。随着存储器效能的提升，存储器位单元结构中可进一步包括两颗晶体管，因此，三元内容可寻址存储器(ternary content addressable memory,TCAM)被广泛地使用以有效地加快数据的搜寻速度，以便于解决各种搜寻上的问题。然而，传统的三元内容可寻址存储器的匹配线之间易存在电荷共享(non-charge sharing concern)、低耦合(lower coupling effect)以及低阻抗等问题，可能导致匹配线上的节点电压错误下降，而导致误判，因而提高了相关装置的布局设置的难度。
发明内容
本发明的一目的在于提供一种半导体存储装置的布局，是改良三元内容可寻址存储器的布局结构，以有效地降低匹配线耦合问题，并避免电荷共享。
为达上述目的，本发明提供一种半导体存储装置的布局，包括基底以及三元内容可寻址存储器。三元内容可寻址存储器设置在该基底上且包括多个三元内容可寻址存储器位单元，该些三元内容可寻址存储器位单元其中至少两个沿着一对称轴呈镜像对称，各该三元内容可寻址存储器位单元包括分别电连接至两条字线的两个存储单元，以及电连接至该些存储单元的两个逻辑电路。各该逻辑电路包括两个第一读取晶体管，以及两个第二读取晶体管。各该第二读取晶体管包括栅极以及两个源极/漏极区，该些第二读取晶体管的该些源极/漏极区分别电连接至两条匹配线以及该些第一读取晶体管，其中，该些字线平行地设置于该些匹配线之间。
附图说明
图1为本发明一实施例的半导体存储装置中三元内容可寻址存储器的电路示意图；
图2至图6为本发明一实施例的半导体存储装置中三元内容可寻址存储器的布局结构的俯视示意图；
图7至图9为本发明另一实施例的半导体存储装置中三元内容可寻址存储器的布局结构的俯视示意图。
主要元件符号说明
10、30 半导体存储装置
100 三元内容可寻址存储器
102 浅沟槽隔离
110 三元内容可寻址存储器位单元
120 存储单元
121 第一反相器
121a 第一端
121b 第二端
122 第二反相器
122a 第一端
122b 第二端
123 第一通闸晶体管
123a 栅极
124 第二通闸晶体管
124a 栅极
140 逻辑电路
141、143 第一读取晶体管
142、144 第二读取晶体管
211 第一栅极线
212 第二栅极线
213 第三栅极线
214 第四栅极线
215 第五栅极线
201 第一主动(有源)区
202 第二主动区
203 第三主动区
204 第四主动区
205 第五主动区
220、221、222 插塞
230 金属层
231 第一部分
232 第二部分
240、241、242 插塞
250 金属层
251 第一部分
252 第二部分
253 第三部分
254 第四部分
255 第五部分
256 第六部分
257 第七部分
258 第八部分
260 插塞
270、271 金属层
280 插塞
290、291、292 金属层
330 金属层
331 第一部分
332 第二部分
340、341、342、 插塞
350 金属层
351 第一部分
352 第二部分
353 第三部分
354 第四部分
355 第五部分
356 第六部分
357 第七部分
358 第八部分
360、361、362、363 插塞
370、371、372、373 金属层
A 对称轴
D1 第一方向
D2 第二方向
BL1、BL2 位线
ML1、ML2 匹配线
SL1、SL2 搜寻线
WL1、WL2 字线
P1 电压源
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PU1 第一上拉晶体管
PU2 第二上拉晶体管
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。并且，在不脱离本发明的精神下，下文所描述的不同实施例中的技术特征彼此间可以被置换、重组、混合，以构成其他的实施例。
请参照图1至图6所示，其绘示了本发明一实施例中半导体存储装置10的示意图，其中，图1为半导体存储装置10中三元内容可寻址存储器(ternarycontent addressablememory,TCAM)100的电路示意图，图2至图6则为半导体存储装置10中三元内容可寻址存储器100的布局示意图。请参照图1所示，半导体存储装置10包括基底(未绘示)以及设置于其上方的三元内容可寻址存储器100，该基底例如包括硅基底、含硅基底或硅覆绝缘基底等。其中，三元内容可寻址存储器100可包括多个三元内容可寻址存储器位单元(TCAM bitcell，以下简称TCAM位单元)110、多条位线(bit lines)BL1、BL2、多条字线(word lines)WL1、WL2、多条搜寻线(searching lines)SL1、SL2以及多条匹配线(matching lines)ML1、ML2，且各TCAM位单元110可电连接到对应的位线BL1、BL2、字线WL1、WL2、搜寻线SL1、SL2以及匹配线ML1、ML2。为清楚显示，图1仅绘示两个相邻的TCAM位单元110，以及各TCAM位单元110所对应的位线BL1、BL2、字线WL1、WL2、搜寻线SL1、SL2与匹配线ML1、ML2等，其中，两个相邻的TCAM位单元110沿着三元内容可寻址存储器100的对称轴A呈镜像对称，但不以此为限。本领域者应可理解三元内容可寻址存储器100中可包括2个以上的TCAM位单元110，且各个TCAM位单元110都可具有相同的电连接方式以形成存储器阵列。因此，本实施例是以单一个TCAM位单元110为例进行描述，但不以此为限。
细部来说，各TCAM位单元110可包括两个存储单元120以及逻辑电路140，其中，各个存储单元120例如包括由六个晶体管组成的静态随机存取存储器(static randomaccess memory,6T-SRAM)单元，但不以此为限。在本实施例中，各个存储单元120可包括第一反相器121、第二反相器122、以及两晶体管，例如是第一通闸(pass-gate)晶体管123以及第二通闸晶体管124。在各个存储单元120中，第一反相器121与第二反相器122可分别具有第一端121a、122a与第二端121b、122b，例如分别为输入端与输出端，第一反相器121的第一端121a可电连接第一通闸晶体管123的源极/漏极以及第二反相器122的第二端122b，且第二反相器122的第一端122a可电连接第二通闸晶体管124的源极/漏极以及第一反相器121的第二端121b，如图1所示。此外，虽然图1中并未进一步绘出第一反相器121与第二反相器122的细部元件，但本领域者应可理解第一反相器121与第二反相器122均可包括一上拉(pull-up,PU,图1未绘示)晶体管与一下拉(pull-down,PD,图1未绘示)晶体管，其中在各反相器121、122中，该上拉晶体管与该下拉晶体管的栅极(未绘示)彼此电连接并作为第一端121a、122a，而该上拉晶体管与该下拉晶体管的源极/漏极(未绘示)彼此电连接并作为第二端121b、122b，该上拉晶体管的源极/漏极与该下拉晶体管的源极/漏极可分别电连接到不同的电压源(未绘示)。
需注意的是，在TCAM位单元110中，各个存储单元120的第一通闸晶体管123的源极/漏极都可电连接到对应的同一位线BL1，第二通闸晶体管124的源极/漏极都可电连接到对应的同一位线BL2，并且，两个存储单元120中的其中一个存储单元120的第一通闸晶体管123与第二通闸晶体管124的栅极123a、124a、与另一个存储单元120的第一通闸晶体管123与第二通闸晶体管124的栅极123a、124a分别电连接到不同的字线WL1、WL2。另一方面，再如图1所示，各个逻辑电路140可包括两个第一读取晶体管(RPG)141、143以及两个第二读取晶体管(RPD)142、144，其中，第二读取晶体管142、144的栅极可分别电连接到第二反相器122的第一端122a，第一读取晶体管141、143的栅极可分别电连接到不同的搜寻线SL1、SL2，而第二读取晶体管142、144以及第一读取晶体管141、143的源极/漏极则可分别电连接到电压源P1以及对应的匹配线ML1。
请参考图2，其为TCAM位单元110的前段制作工艺(the front-end-of-line,FEOL)的布局结构的俯视示意图，其中，存储单元120可包括第一主动区201、第二主动区202、第三主动区203、第四主动区204、第一栅极线211、第二栅极线212、第三栅极线213以及第四栅极线214。第一主动区201、第二主动区202、第三主动区203以及第四主动区204可沿着第一方向D1延伸，且第一主动区201、第二主动区202、第三主动区203以及第四主动区204沿着第二方向D2由上而下依序排列，其中，第一主动区201以及第四主动区204的部分可以不是沿着第一方向D1延伸，但是整体而言，可以被视为是沿着第一方向D1延伸。在一实施例中，第一主动区201以及第四主动区204在第一方向D1上具有相同的长度，但不以此为限。第一主动区201、第二主动区202、第三主动区203以及第四主动区204可由浅沟槽隔离(shallowtrench isolation,STI)102所环绕，而相互电性隔离。
第一主动区201、第二主动区202、第三主动区203以及第四主动区204例如分别包括形成于该基底内的一掺杂区(未绘示)，如此，第一主动区201、第二主动区202、第三主动区203以及第四主动区204可分别用于形成一平面晶体管，但不以此为限。在另一实施例中，第一主动区201、第二主动区202、第三主动区203以及第四主动区204也可选择分别包括一鳍状结构(未绘示)，如此，第一主动区201、第二主动区202、第三主动区203以及第四主动区204则可分别用于形成一鳍式场效应晶体管(fin field-effect transistor,FINFET)。在本实施例中，第一主动区201与第四主动区204可具有第一导电类型，例如为P型，第二主动区202与第三主动区203具有不同于第一导电类型的第二导电类型，例如为N型，但不以此为限。
再如图2所示，第一栅极线211、第二栅极线212、第三栅极线213以及第四栅极线214可分别沿着第二方向D2延伸，其中，第四栅极线214可横跨第三主动区203以及第四主动区204，使得横跨于第四主动区204上的第四栅极线214可形成第一反相器121的第一下拉晶体管PD1的栅极，且第一反相器121的第一下拉晶体管PD1的两源极/漏极分别设置于第四栅极线214两侧的第四主动区204内；横跨于第三主动区203上的第四栅极线214可形成第一反相器121的第一上拉晶体管PU1的栅极，且第一上拉晶体管PU1的两源极/漏极分别设置于第四栅极线214两侧的第三主动区203内。第二栅极线212可横跨第四主动区204，使得横跨于第四主动区204上的第二栅极线212可形成第一通闸晶体管123的栅极，且第一通闸晶体管123的两源极/漏极分别设置于第二栅极线212两侧的第四主动区204中。如此，第一通闸晶体管123的源极/漏极与第一反相器121的第一下拉晶体管PD1的源极/漏极可共同由设置于第四主动区204中的同一掺杂区所形成，如图2所示，但不限于此。
另一方面，第三栅极线213可横跨第一主动区201，使得横跨于第一主动区201上的第三栅极线213可形成第二通闸晶体管124的栅极，且第二通闸晶体管124的两源极/漏极分别设置于第三栅极线213两侧的第一主动区201中。第一栅极线211可横跨第一主动区201与第二主动区202，使得横跨于第一主动区201上的第一栅极线211可形成第二反相器122的第二下拉晶体管PD2的栅极，且第二反相器122的第二下拉晶体管PD2的两源极/漏极分别设置于第一栅极线211两侧的第一主动区201中；横跨于第二主动区202上的第一栅极线211可形成第二反相器122的第二上拉晶体管PU2的栅极，且第二上拉晶体管PU2的两源极/漏极分别设置于第一栅极线211两侧的第二主动区202中。在本实施例中，第二通闸晶体管124的源极/漏极与第二反相器122的第二下拉晶体管PD2的源极/漏极可共同由设置于第一主动区201中的同一掺杂区所形成，但不限于此。在一实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2例如为p型场效晶体管(pFET)，且第一下拉晶体管PD1、第二下拉晶体管PD2、第一通闸晶体管123和第二通闸晶体管124则可为n型场效晶体管(nFET)。需注意的是，第一主动区201、第二主动区202、第三主动区203以及第四主动区204是以三元内容可寻址存储器100的对称轴A为对称中心彼此对称，而第一栅极线211、第二栅极线212、第三栅极线213以及第四栅极线214相对于第一主动区201、第二主动区202、第三主动区203以及第四主动区204的设置位置也可以三元内容可寻址存储器100的对称轴A为对称中心彼此对称，如此，TCAM位单元110的两个存储单元120可互为镜像对称，如图2所示。
再如图2所示，逻辑电路140可包括第五主动区205、第四栅极线214、第五栅极线215，其中，第五主动区205可沿着第一方向D1延伸，并在第二方向D2上排列于第四主动区204下方。在本实施例中，第五主动区205与第一主动区201、第四主动区204的长度相同，并且，第五主动区205、第四栅极线214、第五栅极线215同样可以三元内容可寻址存储器100的对称轴A为对称中心彼此对称，使得逻辑电路140的两个第一读取晶体管141、143以及两个第二读取晶体管142、144可互为镜像对称，如图2所示，但不以此为限。第五栅极线215可沿着第二方向D2延伸并横跨第五主动区205，使得横跨于第五主动区205上的第五栅极线215可作为第一读取晶体管141、143的栅极，且第一读取晶体管141、143的两源极/漏极分别设置于第五栅极线215两侧的第五主动区205中。此外，第四栅极线214也可沿着第二方向D2延伸并横跨第五主动区205，使得横跨于第五主动区205上的第四栅极线214可作为第二读取晶体管142、144的栅极，且第二读取晶体管142、144的两源极/漏极分别设置于第四栅极线214两侧的第五主动区205中。如此，第一读取晶体管141、143的源极/漏极与第二读取晶体管142、144的源极/漏极可设置于相同的第五主动区205中，例如可由同一掺杂区所形成。
需注意的是，图2所示的布局结构中还包括设置于绝缘层(未绘示)内的多个插塞220，依序设置于各主动区及/或各栅极线上，以分别电连接至第一主动区201、第二主动区202、第三主动区203、第四主动区204、第五主动区205、第一栅极线211、第二栅极线212、第三栅极线213、第四栅极线214以及第五栅极线215。在一实施例中，插塞220例如包括低阻值的导电材料，如钨(W)、铝(Al)、铜(Cu)等，但不以此为限。
具体来说，插塞220细部包括多个插塞221，分别设置在第二下拉晶体管PD2的两源极/漏极、第二上拉晶体管PU2的源极/漏极、第一下拉晶体管PD1的两源极/漏极、第一上拉晶体管PU1的源极/漏极、第二通闸晶体管124的源极/漏极、第一通闸晶体管123的两源极/漏极、第一读取晶体管141、143的源极/漏极、以及第二读取晶体管142、144的源极/漏极上而与之电连接。并且，多个插塞222分别设置在第一通闸晶体管123的栅极、第二通闸晶体管124的栅极、以及第一读取晶体管141、143的栅极上而与之电连接；还包括多个插塞223是同时设置在第一上拉晶体管PU1的栅极与第二上拉晶体管PU2的源极/漏极上、同时设置在第二上拉晶体管PU2的栅极与第一上拉晶体管PU1的源极/漏极上，进而将第一上拉晶体管PU1的栅极与第二上拉晶体管PU2的源极/漏极相互电连接，并将第二上拉晶体管PU2的栅极与第一上拉晶体管PU1的源极/漏极相互电连接。
接着，请参考图3，并一并参考图2。图3为TCAM位单元110的第一层金属层(M1)以及第一层插塞(V1)的布局结构的俯视示意图，其中，为了清楚绘示该第一层金属层以及该第一层插塞的布局结构，图3省略对应栅极线以及主动区的标号。如图3所示，TCAM位单元110还包括设置于另一绝缘层(未绘示)内的金属层230以及插塞240，其中，金属层230位于插塞220上方，以电连接相应的插塞220，而插塞240则依序设置在金属层230上方。在一实施例中，金属层230以及插塞240例如包括低阻值的导电材料，如钨、铝、铜等，但不以此为限。
细部来说，金属层230可设置于插塞223以及插塞221的上方以将第二上拉晶体管PU2的栅极、第一上拉晶体管PU1的源极/漏极与第二下拉晶体管PD2与第二通闸晶体管124共用的源极/漏极相互电连接，并且将第一上拉晶体管PU1的源极/漏极、第二上拉晶体管PU2的栅极与第一下拉晶体管PD1与第一通闸晶体管123共用的源极/漏极相互电连接。此外，需注意的是，设置于逻辑电路140中的金属层230还包括第一部分231以及第二部分232，其中，第一部分231电连接插塞222(电连接至第一通闸晶体管123的栅极)，并且自插塞222上方进一步向右或向左延伸于第一方向D1上，最后落在插塞222右侧或左侧的浅沟槽隔离102上，第一部分231上设置插塞241；第二部分232电连接插塞221(电连接至第一读取晶体管141、143的源极/漏极)，并且自插塞221上方进一步向左或向右延伸于第一方向D1上，最后落在第一读取晶体管141的栅极上方，第二部分232上设置插塞242，如图3所示。
请接着参考图4至图6，并一并参考图2及图3。图4为TCAM位单元110的第二层金属层(M2)以及第二层插塞(V2)的布局结构的俯视示意图，图5为TCAM位单元110的第三层金属层(M3)以及第三层插塞(V3)的布局结构的俯视示意图，图6则为TCAM位单元110的第四层金属层(M4)以及第三层插塞(V4)的布局结构的俯视示意图，其中为了清楚绘示，图4、图5及图6中均省略对应栅极线以及主动区的标号，并大体上省略了前述金属层或前述插塞的标号。
首先，如图4所示，TCAM位单元110还包括设置于另一绝缘层(未绘示)内的金属层250以及插塞260，其中，金属层250位于插塞240上方，包括多个延伸于第一方向D1的部分，依序为第一部分251、第二部分252、第三部分253、第四部分254、第五部分255、第六部分256、第七部分257以及第八部分258，以电连接相应的插塞240。而插塞260则依序设置在金属层250的第一部分251、第五部分255、第六部分256以及第七部分257上方。在一实施例中，金属层250以及插塞260例如包括低阻值的导电材料，如钨、铝、铜等，但不以此为限。
细部来说，第一部分251及第六部分256可设置于对应的插塞240上，以将各存储单元120中第二通闸晶体管124的栅极与第一通闸晶体管123的栅极进一步通过如图5所示的金属层270以及插塞280而电连接到对应的字线(如图1所示的字线WL1或字线WL2)。第二部分252以及第四部分254同样设置于对应的插塞240上，以将第二通闸晶体管124的源极/漏极电连接至对应的位线(如图1所示的位线BL2)，并将第一通闸晶体管123的源极/漏极电连接至对应的位线(如图1所示的位线BL1)。第三部分253、第五部分255以及第七部分257同样设置于对应的插塞240上，使得第二下拉晶体管PD2的源极/漏极与第一上拉晶体管PU1的源极/漏极可分别电连接到一电压源(图1未绘示)、第一读取晶体管141、143的源极/漏极可电连接到电压源(如图1所示电压源P1)。此外，第八部分258同样设置于对应的插塞240上，使得第二读取晶体管142、144的源极/漏极可通过如图5所示的金属层270以及插塞280与图6所示的金属层290而电连接到对应的匹配线(如图1所示匹配线M1或匹配线M2)。
由此，本实施例的半导体存储装置10的三元内容可寻址存储器100的布局可通过至少四层的金属导线架构而成，三元内容可寻址存储器100包括至少两个TCAM位单元110且其布局结构可以三元内容可寻址存储器100的对称轴A为对称中心呈镜像对称。需注意的是，三元内容可寻址存储器100的该第二层金属层(即金属层250)包括位线(即第二部分252以及第四部分254)以及部分的电压源线(即第三部分253、第五部分255以及第七部分257)，该第三层金属层(即金属层270)包括字线(即金属层271)，而该第四层金属层(即金属层290)则包括匹配线(即金属层291)以及另一部分的电压源线(即金属层292)。在此设置下，三元内容可寻址存储器100的其中一条电压源线(即金属层292)可夹设于两条匹配线(即金属层291)之间，可有效地降低匹配线耦合问题(lower ML coupling effect)，并避免电荷共享(non-charge sharing concern)。同时，因三元内容可寻址存储器100同时包括延伸于第一方向D1的电压源线(即金属层250的第三部分253、第五部分255以及第七部分257)上以及延伸于第二方向D2上的电压源线(即金属层292)，而可形成网状(mesh-shape)的电压源线，进而可有效地降低电压源的阻值。由此，本实施例的半导体存储装置10可具备良好的效能。
本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体存储装置也可能有其它态样，而不限于前述实施例所述。举例来说，三元内容可寻址存储器100的布局结构也可能有其它态样，而不限于前述实施例所述。下文将进一步针对本发明半导体存储装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7至9所示，其绘示本发明另一实施例中半导体存储装置30的三元内容可寻址存储器100的布局示意图。本实施例中三元内容可寻址存储器100的布局结构大体上与前述实施例中三元内容可寻址存储器100的布局结构大体相同，相同之处于此不再赘述。本实施例与前述实施例主要差异在于，逻辑电路140的布局结构。
首先，请参考图7，并一并参考图2。图7为TCAM位单元110的第一层金属层(M1)以及第一层插塞(V1)的布局结构的俯视示意图，其中，为了清楚绘示该第一层金属层以及该第一层插塞的布局结构，图7是省略对应栅极线以及主动区的标号。如图7所示，TCAM位单元110还包括设置于另一绝缘层(未绘示)内的金属层330以及插塞340，其中，金属层330位于插塞220上方，以电连接相应的插塞220，而插塞340则依序设置在金属层330上方。需注意的是，设置于存储单元120内的金属层330与插塞340的布局结构大体上与前述实施例中的金属层230与插塞240相同，于此不再赘述；而设置于逻辑电路140内的金属层330还包括第一部分331以及第二部分332。其中，金属层330的第一部分331电连接插塞222(电连接至第一通闸晶体管123的栅极)，并且自插塞222上方进一步延伸至第二读取晶体管142、144的栅极的上方，金属层330的第一部分331上还设置插塞341。细部来说，第一部分331先向右或向左延伸于第一方向D1上，再往下沿着第二方向D2延伸至插塞222右下方或左下方的浅沟槽隔离102上，最后再向右或向左沿着第一方向D1直至落在第二读取晶体管142、144的栅极上方，如图7所示。另一方面，金属层330的第二部分332则电连接插塞221(电连接至第一读取晶体管141、143的源极/漏极)，并进一步向上延伸于第二方向D2上，最后落在环绕第一读取晶体管141的源极/漏极的浅沟槽隔离102上，如图7所示。金属层330的第二部分332上还设置插塞342，其中，插塞342不重叠于下方的第一读取晶体管141、143的源极/漏极区。
请接着参考图8至图9，并一并参考图2及图7。图8为本实施例中TCAM位单元110的第二层金属层(M2)以及第二层插塞(V2)的布局结构的俯视示意图，图9为本实施例中TCAM位单元110的第三层金属层(M3)以及第三层插塞(V3)的布局结构的俯视示意图，其中，为了清楚绘示，图8及图9中均省略对应栅极线以及主动区的标号，并大体上省略了前述金属层或前述插塞的标号。首先，如图8所示，TCAM位单元110还包括设置于另一绝缘层(未绘示)内的金属层350以及插塞360，其中，金属层350位于插塞340上方，包括多个延伸于第一方向D1的部分，依序为第一部分351、第二部分352、第三部分353、第四部分354、第五部分355、第六部分356、第七部分357以及第八部分358，以电连接相应的插塞340；而插塞360则依序设置在金属层350上。在一实施例中，金属层350以及插塞360例如包括低阻值的导电材料，如钨、铝、铜等，但不以此为限。
需注意的是，金属层350设置于存储单元120内的第一部分351、第二部分352、第三部分353、第四部分354以及第五部分355大体上与前述实施例中的金属层250的第一部分251、第二部分252、第三部分253、第四部分254以及第五部分255相同，于此不再赘述；而金属层350的第六部分356设置于对应的插塞341上，以将各存储单元120中第二通闸晶体管124的栅极与第一通闸晶体管123的栅极进一步通过插塞361以及如图9所示的金属层370而电连接到对应的字线(如图1所示的字线WL1或字线WL2)。
另一方面，金属层350设置于逻辑电路140内的第七部分357以及第八部分358则分别电连接到对应的电压源以及对应的匹配线。细部来说，第七部分357设置于对应的插塞342上，并且沿着第二方向D2往上延伸并直接接触金属层350的第五部分355，如此，金属层350的第七部分357以及第五部分355可直接接触并一并通过插塞362以及图9所示的金属层370而电连接到电压源(如图1所示电压源P1)，由此，使得第一读取晶体管141、143的源极/漏极可电连接到该电压源(如图1所示电压源P1)。此外，第八部分358设置于对应的插塞340上，并且沿着第一方向D1往两侧延伸以横跨第四栅极线214以及第五栅极线215，如此，设置在第八部分358上的插塞363即可位于第四栅极线214以及第五栅极线215之间的第五主动区205的上方，并通过如图9所示的金属层370而电连接到对应的匹配线(如图1所示匹配线M1或匹配线M2)。
由此，本实施例的半导体存储装置30的三元内容可寻址存储器100的布局可仅通过三层的金属导线架构而成。其中，三元内容可寻址存储器100的该第二层金属层(即金属层350)包括位线(即第二部分352以及第四部分354)以及部分的电压源线(即第三部分353、第五部分355以及第七部分357)，该第三层金属层(即金属层370)包括字线(即金属层371)、匹配线(即金属层372)以及另一部分的电压源线(即金属层373)。在此设置下，不仅可简化三元内容可寻址存储器100的布局结构，使得逻辑电路104的金属导线架构可与存储单元120的金属导线架构一并于该第三层金属层(即金属层370)完成。并且，在该第三层金属层(即金属层370)中，三元内容可寻址存储器100的两条字线(即金属层371)可平行地设置于两条匹配线(即金属层372)之间，使该两条匹配线位于对称轴A的两相对侧且可通过逻辑电路104的中心，如图9所示。而当逻辑电路104的第一读取晶体管141、143与第二读取晶体管142、144运作时，存储单元120的第一反相器121(包括第一上拉晶体管PU1第一下拉晶体管PD1)、第二反相器122(包括第二上拉晶体管PU2与第二下拉晶体管PD2)、第一通闸晶体管123以及第二通闸晶体管124并不会同时运作，也就是说，当逻辑电路104的第一读取晶体管141、143与第二读取晶体管142、144运作时，两条字线(即金属层371)即关闭其写入功能而可作为一电压源线(Vss电位)。如此，即使在本实施例的布局结构上两条匹配线(即金属层372)之间并未设置电压源线而是设置字线(即金属层371)，但于实际运作时两条匹配线(即金属层372)之间的字线(即金属层371)可作为电压源线(Vss电位)，同样可有效地降低匹配线耦合问题，并避免电荷共享。此外，本实施例的三元内容可寻址存储器100也同时包括延伸于第一方向D1上的电压源线(即金属层350的第三部分353与第五部分355)以及延伸于第二方向D2上的电压源线(即金属层350的第七部分357与金属层373)，而可形成网状的电压源线，进而可有效地降低电压源的阻值。由此，本实施例的半导体存储装置30可进一步在其三元内容可寻址存储器100的布局结构简化的前提下仍然具备良好的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体存储装置的布局，其特征在于，包括：
基底；
三元内容可寻址存储器，设置在该基底上，该三元内容可寻址存储器中包括多个三元内容可寻址存储器单元，该些三元内容可寻址存储器单元中至少两个沿着对称轴呈镜像对称，其中各该三元内容可寻址存储器单元包括：
两个存储单元，分别电连接至两条字线；以及
逻辑电路，电连接至该些存储单元，各该逻辑电路包括：
两个第一读取晶体管；以及
两个第二读取晶体管，各该第二读取晶体管包括栅极以及两个源极/漏极区，该些第二读取晶体管的该些源极/漏极区分别电连接至两条匹配线以及该些第一读取晶体管，其中，该些字线平行地设置于该些匹配线之间。
2.依据权利要求1所述的半导体存储装置的布局，其特征在于，该些字线通过该逻辑电路的中心。
3.依据权利要求1所述的半导体存储装置的布局，其特征在于，各该存储单元包括静态随机存取存储器。
4.依据权利要求1所述的半导体存储装置的布局，其特征在于，各该存储单元包括：
第一反相器，包括输入端以及输出端；
第二反相器，包括输入端以及输出端，该第二反相器的该输出端电连接该第一反相器的该输入端；
第一晶体管，包括栅极以及两个源极/漏极区，该第一晶体管的该些源极/漏极区分别电连接至该第二反相器的该输出端以及第一位线；以及
第二晶体管，包括栅极以及两个源极/漏极区，该第二晶体管的该些源极/漏极区分别电连接至该第二反相器的该输入端以及第二位线，并且该第二晶体管以及该第一晶体管的该些栅极电连接至该些字线之一。
5.依据权利要求4所述的半导体存储装置的布局，其特征在于，各该第一读取晶体管包括栅极以及两个源极/漏极区，各该第一读取晶体管的该栅极电连接至搜寻线，且各该第二读取晶体管的该栅极电连接至该第一反相器的该输入端。
6.依据权利要求5所述的半导体存储装置的布局，其特征在于，还包括：
多个第一插塞，设置在该些第一晶体管的该些源极/漏极区与该栅极上，以及设置在该些第一读取晶体管与该些第二读取晶体管的该些源极/漏极区上；
第一金属层，设置在该些第一插塞上以电连接该些第一插塞，其中，该第一金属层的第一部分设置在该第二晶体管的该栅极上，该第一金属层的该第一部分从该第一晶体管的该栅极上方延伸到该些第二读取晶体管之一的该栅极上方，并且，该第一金属层的第二部分设置在该些第一读取晶体管的该些源极/漏极区上；以及
多个第二插塞，设置在该第一金属层上以电连接该些第二插塞。
7.依据权利要求6所述的半导体存储装置的布局，其特征在于，还包括：
第二金属层，设置在该些第二插塞上以电连接该些第二插塞；以及
多个第三插塞，设置在该第二金属层上，以电连接该第二金属层。
8.依据权利要求7所述的半导体存储装置的布局，其特征在于，还包括：
第三金属层，设置在该些第三插塞上以电连接该些第三插塞，其中，该第三金属层包括该些字线以及该些匹配线。
9.依据权利要求6所述的半导体存储装置的布局，其特征在于，该第一金属层的该第二部分从该些第一读取晶体管的该些源极/漏极区上方延伸至浅沟槽隔离上方，该浅沟槽隔离环绕该些第一读取晶体管的该些源极/漏极区。
10.依据权利要求9所述的半导体存储装置的布局，其特征在于，电连接至该第一金属层的该第二部分的该些第二插塞不重叠于该些第一读取晶体管的该些源极/漏极区。
11.依据权利要求7所述的半导体存储装置的布局，其特征在于，该第二金属层的第一部分以及第二部分分别沿着相互垂直的两方向延伸，该第二金属层的该第一部分以及该第二部分彼此直接接触。
12.依据权利要求11所述的半导体存储装置的布局，其特征在于，该第二金属层的该第二部分设置于该些第一读取晶体管的该些源极/漏极区上方，该第二金属层的该第一部分横跨在该第一晶体管以及该第一反相器上方。
13.依据权利要求11所述的半导体存储装置的布局，其特征在于，该第二金属层包括电压源线。
14.依据权利要求11所述的半导体存储装置的布局，其特征在于，该第二金属层的第三部分设置于该些存储单元上方并包括该第一位线以及该第二位线。
15.依据权利要求9所述的半导体存储装置的布局，其特征在于，还包括：
多个掺杂区，设置于该基底内并且被该浅沟槽隔离环绕，该些掺杂区延伸于第一方向上，该些掺杂区包括第一掺杂区以及第二掺杂区依序排列于垂直该第一方向的第二方向上；以及
多条栅极线，设置于该基底上以横跨该些掺杂区，其中，该些栅极线延伸于该第二方向上且包括第一栅极线，该第一栅极线同时横跨该第一掺杂区以及该第二掺杂区以形成该些第二读取晶体管的该些栅极。
16.依据权利要求15所述的半导体存储装置的布局，其特征在于，该些栅极线还包括第二栅极线以及第三栅极线，该第二栅极线横跨该第一掺杂区，该第三栅极线同时横跨该第二掺杂区以及该第一掺杂区以分别形成该第一晶体管以及该些第一读取晶体管的该些栅极。
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