KR20230082808A - 반도체 장치 - Google Patents

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KR20230082808A
KR20230082808A KR1020210170630A KR20210170630A KR20230082808A KR 20230082808 A KR20230082808 A KR 20230082808A KR 1020210170630 A KR1020210170630 A KR 1020210170630A KR 20210170630 A KR20210170630 A KR 20210170630A KR 20230082808 A KR20230082808 A KR 20230082808A
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disposed
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ground
semiconductor device
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KR1020210170630A
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최규원
윤석
이찬호
김태형
백상엽
이인학
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Abstract

반도체 장치는, 제1 메모리 셀, 상기 제1 메모리 셀과 제1 방향으로 인접한 제2 메모리 셀, 및 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 및 제2 메모리 셀과 인접한 비교 회로를 포함하는 기판; 상기 제1 및 제2 메모리 셀과 전기적으로 연결되면서 상기 기판 상의 제1 배선층에서 상기 제1 방향으로 연장되는 트루 비트라인과 상보 비트라인; 상기 제1 배선층에 배치되고, 상기 트루 비트라인과 상보 비트라인 사이에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 메모리 셀에 전기적으로 연결되는 제1 전원 배선; 상기 기판 상의 상기 제1 배선층과 다른 제2 배선층에서 상기 제2 방향으로 연장되는 제1 및 제2 워드라인; 상기 제1 배선층에 배치되어 상기 제1 메모리 셀과 상기 제1 워드라인을 전기적으로 연결하는 제1 워드라인 패드들; 상기 제1 배선층에 배치되어 상기 제2 메모리 셀과 상기 제2 워드라인을 전기적으로 연결하는 제2 워드라인 패드들; 및 상기 제1 배선층에 배치되어 상기 제1 및 제2 메모리 셀과 전기적으로 연결되고, 상기 제1 워드라인 패드들 중 하나 및 상기 제2 워드라인 패드들 중 하나와 상기 제2 방향에서 동일한 위치에 배치되는 제1 접지 패드를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
내용 주소화 기억장치(Content-addressable memory)는 매우 빠른 속도를 요하는 탐색 애플리케이션에서 사용되는 특수한 메모리이다. 보통 CAM으로 줄여 말하며, 연관 메모리(associative memory)라고도 한다.
사용자가 메모리 주소를 제공하면 해당 주소의 데이터를 반환하는 RAM과는 달리, CAM에서는 사용자가 검색어를 제공하면, CAM은 자신의 메모리 공간 전체를 탐색하여 해당 검색어가 위치하고 있는 주소 및 경우에 따라서는 검색어와 연관된 데이터를 반환한다.
이러한 CAM 셀(cell)은 기본적으로 저장(Storage)을 담당하는 SRAM과 비교(Comparison)를 담당하는 캠 포트(CAM Port)로 구성되어 하나의 CAM 셀을 형성하며, 일반적으로 노아 타입 캠(NOR Type CAM)과 낸드 타입 캠(NAND type CAM)으로 구성되어 있다.
노아 타입이 낸드 타입에 비하여 속도가 빠르기 때문에 비교적 많이 사용되고 있으며, 10T(10개 트랜지스터) 노아 타입 CAM을 바이너리 캠(BCAM; Binary CAM)이라 부르며, 16T 노아 타입 CAM을 터너리 캠(TCAM; Ternary CAM)이라 부른다.
BCAM은 하나의 셀에 0 또는 1만을 저장할 수 있는 반면, TCAM은 0과 1 외에 "X"(Don't care)를 저장할 수 있어서, 검색에 보다 유연성을 제공한다. 예를 들어, TCAM에 "1"이 저장되어 있는 경우, TCAM의 서치라인에 "1"을 입력하는 경우 매치라인으로 "1"이 출력될 수 있으며, "0"을 입력하는 경우 "0"이 출력될 수 있다. 반면에, TCAM에 "X"가 저장되어 있는 경우, TCAM의 서치라인에 "0"이 입력되는지, "1"이 입력되는지에 관계없이 매치라인에서 "1"이 출력될 수 있다.
이러한 유연성을 제공하기 위해서는 추가적인 비용이 요구되는데, TCAM에는 BCAM에 비해 "X"상태를 저장하기 위한 추가적인 메모리가 요구된다.
본 발명은 집적도 및 성능이 향상된 반도체 장치를 제공하고자 한다.
구체적으로, 본 발명은 TCAM 셀 영역의 상부에 형성되는 금속 배선의 개선된 레이아웃을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 제1 메모리 셀, 상기 제1 메모리 셀과 제1 방향으로 인접한 제2 메모리 셀, 및 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 및 제2 메모리 셀과 인접한 비교 회로를 포함하는 기판; 상기 제1 및 제2 메모리 셀과 전기적으로 연결되면서 상기 기판 상의 제1 배선층에서 상기 제1 방향으로 연장되는 트루 비트라인과 상보 비트라인; 상기 제1 배선층에 배치되고, 상기 트루 비트라인과 상보 비트라인 사이에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 메모리 셀에 전기적으로 연결되는 제1 전원 배선; 상기 기판 상의 상기 제1 배선층과 다른 제2 배선층에서 상기 제2 방향으로 연장되는 제1 및 제2 워드라인; 상기 제1 배선층에 배치되어 상기 제1 메모리 셀과 상기 제1 워드라인을 전기적으로 연결하는 제1 워드라인 패드들; 상기 제1 배선층에 배치되어 상기 제2 메모리 셀과 상기 제2 워드라인을 전기적으로 연결하는 제2 워드라인 패드들; 및 상기 제1 배선층에 배치되어 상기 제1 및 제2 메모리 셀과 전기적으로 연결되고, 상기 제1 워드라인 패드들 중 하나 및 상기 제2 워드라인 패드들 중 하나와 상기 제2 방향에서 동일한 위치에 배치되는 제1 접지 패드를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 저장 영역 및 비교 영역을 포함하는 기판; 상기 저장 영역에서 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 내지 제4 활성 영역; 상기 비교 영역에서 상기 제4 활성 영역과 상기 제2 방향으로 이격되어 상기 제1 방향으로 연장되는 제5 활성 영역; 상기 제2 방향으로 연장되어 상기 제1 내지 제4 활성 영역과 교차하는 제1 및 제4 게이트 구조체; 상기 제2 방향으로 연장되어 상기 제1 내지 제5 활성 영역과 교차하는 제2 및 제3 게이트 구조체; 상기 제2 방향으로 연장되어 상기 제5 활성 영역과 교차하고 상기 제1 게이트 전극과 상기 제1 방향에서 동일한 위치에 배치되는 제5 게이트 구조체; 상기 제2 방향으로 연장되어 상기 제5 활성 영역과 교차하고 상기 제4 게이트 전극과 상기 제1 방향에서 동일한 위치에 배치되는 제6 게이트 구조체; 및 상기 제1 내지 제6 게이트 구조체에 인접하여 상기 제1 내지 제5 활성 영역 중 적어도 하나와 연결되는 활성 컨택들을 포함하고, 상기 제2 게이트 구조체에 연결되는 제1 워드라인 패드, 및 상기 제2 방향에서 상기 제1 워드라인 패드와 동일한 위치에 배치되고 상기 제3 게이트 구조체에 연결되는 제2 워드라인 패드; 상기 제1 게이트 구조체에 연결되는 제3 워드라인 패드, 상기 제2 방향에서 상기 제3 워드라인 패드와 동일한 위치에 배치되고 상기 제3 게이트 구조체에 연결되는 제4 워드라인 패드; 상기 제2 방향에서 상기 제1 및 제2 워드라인 패드와 동일한 위치에 배치되고, 상기 제1 활성 영역에 연결되고 상기 제1 게이트 구조체에 인접한 활성 컨택에 연결되는 제1 접지 패드; 상기 제2 방향에서 상기 제1 및 제2 워드라인 패드와 동일한 위치에 배치되고, 상기 제1 활성 영역에 연결되고 상기 제4 게이트 구조체에 인접한 활성 컨택에 연결되는 제2 접지 패드; 및 상기 제2 방향에서 상기 제3 및 제4 워드라인 패드와 동일한 위치에 배치되고, 상기 제4 활성 영역에 연결되고 상기 제2 및 제3 게이트 구조체에 의해 공유되는 활성 컨택에 연결되는 제3 접지 패드를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체 중 적어도 하나에 인접하는 활성 컨택들, 및 상기 제2 및 제3 게이트 전극과 각각 연결되는 제1 및 제2 메모리 셀을 포함하는 기판; 상기 기판 상의 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 구조체와 연결되는 제1 서치라인; 상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제4 게이트 구조체와 연결되는 제2 서치라인; 및 상기 제1 배선층에 배치되고, 상기 제1 및 제2 서치라인의 사이에서 상기 제1 방향으로 연장되며, 상기 제1 게이트 구조체에 인접한 활성 컨택 및 상기 제4 게이트 구조체에 인접한 활성 컨택에 연결되는 제1 접지 배선을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체 중 적어도 하나에 인접하는 활성 컨택들, 및 상기 제2 및 제3 게이트 구조체와 각각 연결되는 제1 및 제2 메모리 셀을 포함하는 기판; 상기 기판 상의 제1 배선층에 배치되고, 상기 제1 게이트 구조체에 인접한 활성 컨택 및 상기 제4 게이트 구조체에 인접한 활성 컨택에 연결되는 제1 접지 배선; 상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 구조체와 연결되는 제1 서치라인; 상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제4 게이트 구조체와 연결되는 제2 서치라인; 및 상기 제1 배선층에서 상기 제2 및 제3 게이트 구조체에 의해 공유되는 활성 컨택에 연결되는 매치라인 패드를 포함하고, 상기 제1 및 제2 서치라인은 상기 제1 접지 배선과 상기 매치라인 패드의 사이에 형성되며, 상기 제1 접지 배선은 상기 제1 및 제2 메모리 셀에 인접한다.
본 발명의 실시 예에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체 중 적어도 하나에 인접하는 활성 컨택들, 및 상기 제2 및 제3 게이트 전극과 각각 연결되는 제1 및 제2 메모리 셀을 포함하는 기판; 상기 기판 상의 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 구조체와 연결되는 제1 서치라인; 상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제4 게이트 구조체와 연결되는 제2 서치라인; 상기 제1 배선층에서 상기 제2 및 제3 게이트 구조체에 의해 공유되는 활성 컨택과 연결되는 매치라인 패드; 및 상기 제1 배선층에서 상기 제1 게이트 구조체에 인접한 활성 컨택과 연결되는 제1 접지 패드; 상기 제1 배선층에서 상기 제4 게이트 구조체에 인접한 활성 컨택과 연결되는 제2 접지 패드를 포함하며, 상기 제1 및 제2 접지 패드와 상기 매치라인 패드는 상기 제2 방향에서 동일한 위치에 배치될 수 있다.
본 발명은 집적도와 성능이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 실시 예에 따르면, TCAM 셀 영역의 상부에 형성되는 금속 배선의 레이아웃이 개선될 수 있다. 구체적으로, 하나의 TCAM 셀에 요구되는 하부 배선층의 배선 개수가 감소될 수 있다. 그리고, 하부 배선층의 배선 패턴들 중 상보신호를 전송하는 배선 패턴들의 전기적 특성이 일치될 수 있다. 따라서, TCAM 셀들을 포함하는 반도체 장치의 집적도와 성능이 향상될 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 TCAM(Ternary Content-addressable memory)을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시 예와는 다른 비교예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 레이아웃도의 프론트엔드 공정 단계의 레이아웃을 표현한 레이아웃도이다.
도 5는 도 4의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이다.
도 6은 도 3의 레이아웃도에서 제1 및 제2 배선층을 표현한 레이아웃도이다.
도 7은 도 3의 레이아웃을 I-I'로 자른 단면도이다.
도 8은 도 3의 레이아웃을 II-II'로 자른 단면도이다.
도 9는 본 발명의 제2 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 레이아웃도에서 프론트엔드 공정 단계의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이다.
도 11은 도 9의 레이아웃도에서 제1 및 제2 배선층을 표현한 레이아웃도이다.
도 12는 도 9의 레이아웃을 Ⅲ-Ⅲ'로 자른 단면도이다.
도 13은 본 발명의 제3 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 레이아웃도의 프론트엔드 공정 단계의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이다.
도 15는 도 13의 레이아웃도에서 제1 내지 제3 배선층을 표현한 레이아웃도이다.
도 16은 도 13의 레이아웃을 I-I'로 자른 단면도이다.
도 17은 도 13의 레이아웃을 II-II'로 자른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1은 TCAM(Ternary Content-addressable memory)을 설명하기 위한 회로도이다.
TCAM 셀 영역은 저장 영역(SR) 및 비교 영역(CR)을 포함할 수 있다. 저장 영역(SR)은 제1 셀 영역(R1) 및 제2 셀 영역(R2)을 포함할 수 있다.
제1 셀 영역(R1)은 전원 단자(VDD)와 접지 단자(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(INV1, INV2), 그리고 제1 및 제2 인버터(INV1, INV2)의 출력 단자에 연결된 제1 및 제2 패스 트랜지스터(PS1, PS2)를 포함할 수 있다. 제1 및 제2 인버터(INV1, INV2), 제1 및 제2 패스 트랜지스터(PS1, PS2)는 제1 메모리 셀을 제공할 수 있다.
제1 및 제2 패스 트랜지스터(PS1, PS2) 각각은 트루 비트라인(BLT)과 상보 비트라인(BLC)에 연결될 수 있다. 제1 및 제2 패스 트랜지스터(PS1, PS2)의 게이트는 데이터 워드라인(CWL)에 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS(P-channel MOS) 트랜지스터이고, 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS(N-channel MOS) 트랜지스터일 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치 회로를 구성할 수 있다. 구체적으로, 제1 인버터(INV1)의 입력 단자가 제2 인버터(INV2)의 출력 단자에 연결되고, 제2 인버터(INV2)의 입력 단자는 제1 인버터(INV1)의 출력 단자에 연결될 수 있다.
유사하게, 제2 셀 영역(R2)은 전원 단자(VDD)와 접지 단자(VSS) 사이에 병렬 연결된 제3 및 제4 인버터(INV3, INV4), 그리고 제3 및 제4 인버터(INV3, INV4)의 출력 단자에 연결된 제3 및 제4 패스 트랜지스터(PS3, PS4)를 포함할 수 있다. 제3 및 제4 인버터(INV3, INV4), 제3 및 제4 패스 트랜지스터(PS3, PS4)는 제2 메모리 셀을 제공할 수 있다.
제3 패스 트랜지스터(PS3) 및 제4 패스 트랜지스터(PS4)는 각각 트루 비트라인(BLT)과 상보 비트라인(BLC)에 연결될 수 있다. 제3 및 제4 패스 트랜지스터(PS3, PS4)의 게이트는 마스크 워드라인(MWL)에 연결될 수 있다.
제3 인버터(INV3)는 직렬로 연결된 제3 풀업 트랜지스터(PU3) 및 제3 풀다운 트랜지스터(PD3)를 포함하고, 제4 인버터(INV4)는 직렬로 연결된 제4 풀업 트랜지스터(PU4) 및 제4 풀다운 트랜지스터(PD4)를 포함할 수 있다. 제3 및 제4 풀업 트랜지스터(PU3, PU4)는 PMOS 트랜지스터이고, 제3 및 제4 풀다운 트랜지스터(PD3, PD4)는 NMOS 트랜지스터일 수 있다.
제3 인버터(INV3) 및 제4 인버터(INV4)는 하나의 래치 회로를 구성할 수 있다. 구체적으로, 제3 인버터(INV3)의 입력 단자가 제4 인버터(INV4)의 출력 단자에 연결되고, 제4 인버터(INV4)의 입력 단자가 제3 인버터(INV3)의 출력 단자에 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제1 셀 영역(R1)과 제2 셀 영역(R2)은 데이터 셀과 마스크 셀을 구성할 수 있다. 도 1의 예에서, 제1 셀 영역(R1)의 제1 메모리 셀이 데이터 셀이고, 제2 셀 영역(R2)의 제2 메모리 셀이 마스크 셀일 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제2 메모리 셀이 데이터 셀이고, 제1 메모리 셀이 마스크 셀이어도 무방하다.
TCAM에 데이터를 저장하기 위해서는, 트루 비트라인(BLT)을 통해 제1 셀 영역(R1)에 데이터를 저장하고, 제2 셀 영역(R2)에 마스크 데이터를 저장할 수 있다. 예를 들어, TCAM에 데이터 '1'을 저장하고자 하는 경우, 제1 셀 영역(R1)에는 데이터 '1'을 저장하고, 제2 셀 영역(R2)에는 데이터 '0'을 저장할 수 있다.
구체적으로, 제1 셀 영역(R1)에 데이터 '1'을 저장하기 위해 데이터 워드라인(CWL)에 전압을 인가하여 제1 및 제2 패스 트랜지스터(PS1, PS2)를 턴온하고, 트루 비트라인(BLT)에 데이터 '1'에 해당하는 전압을 인가하고, 상보 비트라인(BLC)에 데이터 '0'에 해당하는 전압을 인가할 수 있다. 제1 셀 영역(R1)에 데이터 '1'이 저장되면, 트루 데이터 노드(CT), 즉 제1 인버터(INV1)의 출력단자이자 제2 인버터(INV2)의 입력단자에 데이터 '1'에 해당하는 전압이 형성되고, 상보 데이터 노드(CC), 즉 제2 인버터(INV2)의 출력단자이자 제1 인버터(INV1)의 입력단자에 데이터 '0'에 해당하는 전압이 형성될 수 있다.
그리고, 제2 셀 영역(R2)에 데이터 '0'을 저장하기 위해 마스크 워드라인(MWL)에 전압을 인가하여 제3 및 제4 패스 트랜지스터(PS3, PS4)를 턴온하고, 트루 비트라인(BLT)에 데이터 '0'에 해당하는 전압을 인가하고, 상보 비트라인(BLC)에 데이터 '0'에 해당하는 전압을 인가할 수 있다. 제2 셀 영역(R2)에 데이터 '0'이 저장되면, 트루 마스크 노드(MT), 즉 제3 인버터(INV3)의 출력단자이자 제4 인버터(INV4)의 입력단자에 데이터 '0'에 해당하는 전압이 형성되고, 상보 마스크 노드(MC), 즉 제4 인버터(INV4)의 출력단자이자 제3 인버터(INV3)의 입력단자에 데이터 '1'에 해당하는 전압이 형성될 수 있다.
한편, 데이터 셀과 마스크 셀에 모두 '0'을 저장하는 경우, 저장 영역(SR)에 저장된 데이터는 돈 케어(Don't care; X)를 의미할 수 있다. 돈 케어는 '1' 및 '0'을 모두 포함하는 값이다.
비교 영역(CR)은 제1 내지 제4 트랜지스터(T1 - T4)를 포함할 수 있다. 제1 트랜지스터(T1)는 트루 서치라인(SLT)의 전압을 게이트 전압으로 하여 접지 단자(VSS) 및 제2 트랜지스터(T2) 사이를 직렬로 연결할 수 있다. 제2 트랜지스터(T2)는 트루 마스크 노드(MT)의 전압을 게이트 전압으로 하여 제1 트랜지스터(T1)와 매치라인(ML) 사이를 직렬로 연결할 수 있다. 제3 트랜지스터(T3)는 상보 서치라인(SLC)의 전압을 게이트 전압으로 하여 접지 단자(VSS) 및 제4 트랜지스터(T4) 사이를 직렬로 연결할 수 있다. 제4 트랜지스터(T4)는 트루 데이터 노드(CT)의 전압을 게이트 전압으로 하여 제3 트랜지스터(T3)와 매치라인(ML) 사이를 직렬로 연결할 수 있다.
비교 영역(CR)의 제1 내지 제4 트랜지스터(T1 - T4)는 비교 회로를 구성할 수 있다. 비교 회로는 서치라인 쌍(SLT, SLC)에 인가되는 신호와 트루 데이터 노드(CT), 트루 마스크 노드(MT)에 형성된 전압을 비교하여 매치라인(ML)으로 '0' 또는 '1' 신호를 출력할 수 있다.
TCAM으로부터 데이터를 검색하기 위해서는, 데이터 워드라인(CWL) 및 마스크 워드라인(MWL)을 모두 오프하고, 매치라인(ML) 단자를 프리차지(precharge)할 수 있다. 만약 데이터 '0'을 검색한다면 트루 서치라인(SLT)을 '0'으로 오프시키고, 상보 서치라인(SLC)을 '1'로 온 시킬 수 있다. 트루 서치라인(STL)이 '0'으로 오프되면 제3 트랜지스터(T3)의 게이트 전압 신호가 '0'이 되어 제3 트랜지스터(T3)가 오프될 수 있다. 그리고, 상보 서치라인(SLC)이 '1'로 온 되면 제1 트랜지스터(T1)의 게이트 전압 신호가 '1'이 되어 제1 트랜지스터(T1)가 온 될 수 있다.
만약 제1 셀 영역(R1)에 저장된 데이터가 '0'이라면 제2 트랜지스터(T2)의 게이트 전압 신호가 '0'일 수 있다. 제2 및 제3 트랜지스터(T2, T3)에 의해 매치라인(ML)이 플로팅되므로, 프리차지된 매치라인(ML) 단자는 '1' 상태를 유지하며, 이는 매치(match) 상태를 나타낼 수 있다. 만약 제1 셀 영역(R1)에 저장된 데이터가 '1'이라면, 제2 트랜지스터(T2)의 게이트 전압 신호가 '1'이 되어 제2 트랜지스터(T2)가 켜질 수 있다. 제1 및 제2 트랜지스터(T1, T2)에 의해 매치라인(ML)은 접지 신호(VSS)에 연결될 수 있으므로, 매치라인(ML)의 단자는 방전되어 단자 값이 '0'이 될 수 있으며, 이는 노 매치(no match) 상태를 나타낼 수 있다.
한편, TCAM에 돈 케어 값이 저장된 경우, 즉 제1 셀 영역(R1)에도 '0'이 저장되고 제2 셀 영역(R2)에도 '0'이 저장된 경우에 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)의 게이트 전압 신호는 모두 '0'이 될 수 있다. 이 경우에는, 트루 서치라인(SLT)이 '1'로 온 되거나, '0'으로 오프 되거나에 관계없이 매치라인(ML)이 항상 플로팅되어 프리차지된 상태를 유지할 수 있다. 따라서, 매치라인(ML)은 항상 매치 상태를 나타낼 수 있다.
TCAM에 포함되는 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)의 상부에는 복수의 배선 패턴들이 형성될 수 있다. 예를 들어, 상기 영역들의 상부에 전원 배선 패턴 및 접지 배선 패턴이 형성될 수 있고, 워드라인 신호, 비트라인 신호, 서치라인 신호 등을 제공하기 위한 배선 패턴들이 형성될 수 있으며, 비교 영역으로부터 매치라인 신호를 출력하기 위한 배선 패턴이 형성될 수 있다. 상기 복수의 배선 패턴들이 효율적으로 배치되지 못한다면, 반도체 회로에서 배선 패턴들이 차지하는 면적이 증가하기 때문에 TCAM 셀을 포함하는 반도체 회로의 집적도가 떨어질 수 있다.
이하에서, TCAM 셀을 포함하는 반도체 회로의 집적도가 향상된 레이아웃이 제안된다.
도 2는 본 발명의 실시 예와는 다른 비교예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2를 참조하면, 비교예에 따른 반도체 장치는 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)을 포함한다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 도 1을 참조하여 설명된 것과 대응한다. 도 2를 참조하면, 제1 셀 영역(R1) 및 제2 셀 영역(R2)은 제1 방향으로 인접하고, 비교 영역(CR)은 제1 셀 영역(R1) 및 제2 셀 영역(R2)과 제2 방향으로 인접한다.
비교예에 따른 반도체 장치는 제1 방향으로 연장되는 활성 영역들(ACT), 및 제2 방향으로 연장되며 활성 영역들(ACT)과 교차하는 게이트 구조체들(GS)을 포함한다. 활성 영역들(ACT) 및 게이트 구조체들(GS)은 복수의 반도체 소자들을 제공한다.
예를 들어, 게이트 구조체들(GS) 중 하나와, 그 양측에 배치된 활성 영역들(ACT)이 하나의 트랜지스터를 제공한다. 활성 영역들(ACT)은 게이트 구조체들(GS)에 인접하는 활성 컨택들(CNT)과 연결된다. 반도체 장치에 포함되는 트랜지스터들은 서로 연결되어 도 1을 참조하여 설명된 회로를 제공한다. 도 2에는 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)에서 패스 트랜지스터들(PS1 - PS4), 풀업 트랜지스터들(PU1 - PU4), 풀다운 트랜지스터들(PD1 - PD4) 및 제1 내지 제4 트랜지스터들(T1 - T4) 각각이 형성된 영역이 도시된다.
반도체 장치는 게이트 구조체들(GS) 및 활성 영역들(ACT) 중 적어도 하나와 연결된 하부 배선 패턴들(M1)을 포함한다. 하부 배선 패턴들(M1)은 금속, 금속 실리사이드 등의 도전성 물질로 형성되며, 도 2에 도시된 바와 같이 제1 방향으로 연장된다. 어떤 하부 배선 패턴들(M1)은 제2 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다. 예를 들어, 데이터 워드라인과 제1 패스 트랜지스터(PS1)의 게이트를 연결하는 데이터 워드라인 패드(CWLP), 및 마스크 워드라인과 제2 패스 트랜지스터(PS2)의 게이트를 연결하는 마스크 워드라인 패드(MWLP)는 제2 방향에서 동일한 위치에 배치되며, 서로 절연된다.
도 2에서 하부 배선 패턴들(M1) 중 서로 인접한 배선 패턴들은 서로 다른 패턴(M1_E1, M1_E2)으로 도시된다. 반도체 공정의 미세화 경향에 따라, 인접한 하부 배선 패턴들 간의 간격은 충분히 좁게 형성되면서도 서로 간섭을 일으키지 않도록 형성되는 것이 바람직하다. 인접한 하부 배선 패턴들이 서로 간섭을 일으키지 않도록 배선 패턴들을 형성하기 위해, 인접한 하부 배선 패턴들(M1_E1, M1_E2)에 서로 다른 공정이 이용될 수 있다. 예를 들어, 배선층에서 금속을 증착하고, 금속을 식각한 후 절연체를 증착하여 하부 배선 패턴들(M1_E1)을 형성하는 공정이 먼저 수행되고, 하부 배선 패턴들(M1_E1) 사이의 절연체를 식각한 후 금속을 증착하여 하부 배선 패턴들(M1_E1)에 인접한 하부 배선 패턴들(M1_E2)을 형성하는 공정이 수행될 수 있다.
하부 배선 패턴들(M1)은 게이트 콘택(CB)을 통해 게이트 구조체들(GS) 중 적어도 하나와 연결되며, 반도체 장치가 제공하는 회로로 입력 신호를 전달하는 신호 경로를 제공한다. 입력 신호는 하부 배선 패턴들(M1) 중 적어도 하나를 통해 게이트 구조체들(GS) 중 하나로 입력되며, 출력 신호는 활성 영역들(ACT) 중 적어도 하나를 통해 출력된다.
도 2의 비교예에 따르면, TCAM 셀 영역의 상부에 형성되는 하부 배선 패턴들(M1)은 3개의 접지 배선들(M1(VSS))을 포함한다. 3개의 접지 배선들(M1(VSS)) 중 2개의 접지 배선들은 제1 셀 영역(R1) 및 제2 셀 영역(R2)의 접지를 제공하고, 1개의 접지 배선은 비교 영역(CR)의 접지를 제공한다. TCAM 셀 영역의 상부에는, 3개의 접지 배선들(M1(VSS))을 포함하여, 제2 방향에서 11개의 트랙에 하부 배선 패턴들(M1)이 형성된다. 예를 들어, 제1 트랙(①)에 데이터 워드라인 패드(CWLP)와 마스크 워드라인 패드(MWLP)가 배치되고, 제2 트랙(②)에 접지 배선(M1(VSS))이 배치되는 것과 같은 방식으로 총 11개의 트랙에 하부 배선 패턴들(M1)이 형성된다. 만약 인접한 TCAM 셀들이 TCAM 셀 양단의 하부 배선 패턴들(M1)을 공유하더라도, TCAM 셀 당 평균적으로 제2 방향에서 10개의 트랙에 하부 배선들(M1)이 형성되어야 한다. 하부 배선 패턴들(M1)의 수에 따라 TCAM 셀 영역의 제2 방향 길이가 증가할 수 있으며, TCAM 셀 영역의 길이가 증가하는 것은 반도체 장치의 면적 증가를 야기할 수 있다.
본 발명의 실시 예들에 따르면, TCAM 셀 영역에 포함되는 접지 배선들(M1(VSS))의 수가 감소되고, 결과적으로 집적도가 향상되는 반도체 장치가 제안된다. 이하에서, 도 3 내지 도 13을 참조하여 본 발명의 실시 예들에 따른 반도체 장치가 자세히 설명된다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 레이아웃도의 프론트엔드 공정 단계의 레이아웃을 표현한 레이아웃도이고, 도 5는 도 4의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이며, 도 6은 도 3의 레이아웃도에서 제1 배선층 및 제2 배선층을 표현한 레이아웃도이다. 도 7은 도 3의 레이아웃을 I-I'로 자른 단면도이고, 도 8은 도 3의 레이아웃을 II-II'로 자른 단면도이다.
도 3 내지 도 8을 참조하면, 본 발명의 실시 예에 따른 반도체 장치(200)는 기판(201), 활성 영역들(ACT), 게이트 구조체들(GS), 활성 컨택들(CNT), 배선 패턴들(M1, M2, M3)을 포함할 수 있다.
기판(201)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(201)은 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)을 포함할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 TCAM 셀 영역을 구성할 수 있으며, 각 영역은 도 1을 참조하여 설명된 것과 대응한다. 도 3을 참조하면, 제1 셀 영역(R1) 및 제2 셀 영역(R2)은 제1 방향으로 서로 인접할 수 있다. 비교 영역(CR)은 제1 셀 영역(R1) 및 제2 셀 영역(R2)과 제2 방향으로 인접할 수 있다.
도 3을 참조하면, 제1 셀 영역(R1)과 제2 셀 영역(R2) 사이의 경계선은 제2 방향으로 연장되고, 제1 셀 영역(R1)과 비교 영역(CR)의 경계선은 제1 방향으로 연장될 수 있다. 제2 셀 영역(R2)과 비교 영역(CR)의 경계선 역시 제1 방향으로 연장될 수 있다.
제1 방향과 제2 방향은 서로 수직한 방향일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 제3 방향은 제1 방향 및 제2 방향과 모두 수직한 방향일 수 있다.
제1 셀 영역(R1) 및 제2 셀 영역(R2)은 저장 영역(SR)일 수 있다. 제1 셀 영역(R1)과 제2 셀 영역(R2)에는 도 1을 참조하여 설명된 것과 같은 제1 메모리 셀 및 제2 메모리 셀이 형성될 수 있다.
비교 영역(CR)은 제1 셀 영역(R1)과 제2 셀 영역(R2)의 신호를, 트루 서치라인(SLT)에 입력되는 신호와 비교할 수 있다. 본 발명의 실시 예에 따른 반도체 장치(200)는 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)을 포함하는 TCAM 셀을 형성할 수 있다.
도 4를 참조하면, 반도체 장치(200)는 제1 방향으로 연장되고, 제2 방향으로 이격된 활성 영역들(ACT1 - ACT5)을 포함할 수 있다. 활성 영역들(ACT1 - ACT5) 중 제1, 제4 및 제5 활성 영역(ACT1, ACT4, ACT5)은 N형 도핑된 영역들일 수 있으며, 제2 및 제3 활성 영역(ACT2, ACT3)은 P형 도핑된 영역들일 수 있다.
그리고, 반도체 장치(200)는 제2 방향으로 연장되고, 제1 방향으로 이격된 게이트 구조체들(GS1 - GS6)을 포함할 수 있다.게이트 구조체들(GS1 - GS6) 중 제2 게이트 구조체(GS2)는 제1 셀 영역(R1) 및 비교 영역(CR)을 가로질러 연장될 수 있으며, 제3 게이트 구조체(GS3)는 제2 셀 영역(R2) 및 비교 영역(CR)을 가로질러 연장될 수 있다. 제1 및 제5 게이트 구조체(GS1, GS5)는 제1 방향에서 동일한 위치에 배치되며, 제1 셀 영역(R1) 및 비교 영역(CR) 사이에서 절연될 수 있다. 그리고, 제4 및 제6 게이트 구조체(GS4, GS6)는 제1 방향에서 동일한 위치에 배치되며, 제2 셀 영역(R2) 및 비교 영역(CR) 사이에서 절연될 수 있다.
게이트 구조체들(GS1 - GS6)의 사이에서 활성 컨택들(CNT1 - CNT10)이 제2 방향으로 연장될 수 있다. 활성 컨택들(CNT1 - CNT10)은 활성 영역들(ACT1 - ACT5)을 배선 패턴들과 연결할 수 있다.
게이트 구조체들(GS1 - GS4) 각각에는 게이트 구조체를 공유하는 인접한 트랜지스터들 간의 절연을 위한 게이트 컷(CT)이 형성될 수 있다. 그리고, 활성 컨택들(CNT1 - CNT5) 각각에는 활성 컨택을 공유하는 인접한 트랜지스터들 간의 절연을 위한 액티브 컷(CX)이 형성될 수 있다. 한편, 도 4 등에서 게이트 컷은 하나의 게이트 구조체상에 배치되는 것으로 도시되었으나, 이는 도시의 편의를 위한 것이며, 본 발명은 이에 제한되지 않는다. 예를 들어, 하나의 게이트 컷(CT)이 제2 및 제3 게이트 구조체(GS2, GS3)를 가로질러 배치될 수 있으며, 제2 및 제3 게이트 구조체(GS2, GS3)를 모두 커팅할 수 있다. 뿐만 아니라, 본 발명의 취지를 해치지 않는 범위 내에서 게이트 컷(CT)과 액티브 컷(CX)의 위치, 형태, 크기 등이 조정될 수 있음은 물론이다.
게이트 구조체들(GS1 - GS6) 중 하나와, 그 양측에 배치된 활성 영역들(ACT)은 하나의 트랜지스터를 제공할 수 있다. 활성 영역들(ACT)은 게이트 구조체들(GS)에 인접하는 활성 컨택들(CNT)과 연결될 수 있다. 반도체 장치에 포함되는 트랜지스터들은 서로 연결되어 도 1을 참조하여 설명된 회로를 제공할 수 있다. 도 4에는 패스 트랜지스터들(PS1 - PS4), 풀업 트랜지스터들(PU1 - PU4) 및 풀다운 트랜지스터들(PD1 - PD4), 및 제1 내지 제4 트랜지스터(T1 - T4) 각각이 형성된 영역이 도시된다.
구체적으로, 제2 게이트 구조체(GS2)와 그 양측에 배치된 제1 활성 영역(ACT1)이 제1 패스 트랜지스터(PS1)를 형성하고, 제1 게이트 구조체(GS1)와 그 양측에 배치된 제4 활성 영역(ACT4)이 제2 패스 트랜지스터(PS2)를 형성할 수 있다. 그리고, 제3 게이트 구조체(GS3)와 그 양측에 배치된 제1 활성 영역(ACT1)이 제3 패스 트랜지스터(PS3)를 형성하고, 제4 게이트 구조체(GS4)와 그 양측에 배치된 제4 활성 영역(ACT4)이 제4 패스 트랜지스터(PS4)를 형성할 수 있다.
제1 게이트 구조체(GS1)와 그 양측에 배치된 제1 활성 영역(ACT1)은 제1 풀다운 트랜지스터(PD1)를 형성하고, 제1 게이트 구조체(GS1)와 그 양측에 배치된 제2 활성 영역(ACT2)은 제1 풀업 트랜지스터(PU1)를 형성할 수 있다. 즉, 제1 풀다운 트랜지스터(PD1) 및 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조체(GS1)를 공유할 수 있다. 마찬가지로, 제2 게이트 구조체(GS2)를 공유하는 제2 풀다운 트랜지스터(PD2) 및 제2 풀업 트랜지스터(PU2)가 형성되고, 제4 게이트 구조체(GS4)를 공유하는 제3 풀다운 트랜지스터(PD3) 및 제3 풀업 트랜지스터(PU3)가 형성되고, 제3 게이트 구조체(GS3)를 공유하는 제4 풀다운 트랜지스터(PD4) 및 제4 풀업 트랜지스터(PU4)가 형성될 수 있다.
인버터들의 입력 단자와 출력 단자는 게이트 컨택들(CB)을 통해 연결될 수 있다. 구체적으로, 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)가 공유하는 제1 게이트 구조체(GS1)는 게이트 컨택(CB)을 통해 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)가 공유하는 제2 활성 컨택(CNT2)에 연결될 수 있다. 그리고, 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)가 공유하는 제2 게이트 구조체(GS2)는 게이트 컨택(CB)을 통해 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)가 공유하는 제2 활성 컨택(CNT2)에 연결될 수 있다.
마찬가지로, 제3 풀업 트랜지스터(PU3) 및 제3 풀다운 트랜지스터(PD3)가 공유하는 제4 게이트 구조체(GS4)는 게이트 컨택(CB)을 통해 제4 풀업 트랜지스터(PU4) 및 제4 풀다운 트랜지스터(PD4)가 공유하는 제4 활성 컨택(CNT4)에 연결될 수 있다. 그리고, 제4 풀업 트랜지스터(PU4) 및 제4 풀다운 트랜지스터(PD4)가 공유하는 제3 게이트 구조체(GS3)는 게이트 컨택(CB)을 통해 제3 풀업 트랜지스터(PU3) 및 제3 풀다운 트랜지스터(PD3)가 공유하는 제4 활성 컨택(CNT4)에 연결될 수 있다.
제5 게이트 구조체(GS5) 및 제5 활성 영역(ACT5)은 제1 트랜지스터(T1)를 형성하고, 제2 게이트 구조체(GS2) 및 제5 활성 영역(ACT5)은 제2 트랜지스터(T2)를 형성하고, 제6 게이트 구조체(GS6) 및 제5 활성 영역(ACT5)은 제3 트랜지스터(T3)를 형성하고, 제3 게이트 구조체(GS3) 및 제5 활성 영역(ACT5)은 제4 트랜지스터(T4)를 형성할 수 있다.
도 5를 참조하면, 도 4의 TCAM 셀 영역의 상부에 하부 배선 패턴들(M1)을 포함하는 제1 배선층이 형성될 수 있다. 하부 배선 패턴들(M1)은 제1 방향으로 연장될 수 있으며, 제2 방향으로 이격될 수 있다. 하부 배선 패턴들(M1) 중 일부는 제2 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다.
도 6을 참조하면, 제1 배선층의 상부에 중간 배선 패턴들(M2)을 포함하는 제2 배선층이 형성될 수 있다. 중간 배선 패턴들(M2)은 제2 방향으로 연장될 수 있으며, 제1 방향으로 이격될 수 있다. 중간 배선 패턴들(M2) 중 일부는 제1 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다.
도 4 내지 도 6을 참조하면, 제1 패스 트랜지스터(PS1)를 형성하는 제2 게이트 구조체(GS2)는 게이트 컨택(CB)을 통해 데이터 워드라인 패드(CWLP)에 연결될 수 있다. 데이터 워드라인 패드(CWLP)는 하부 비아(V1)를 통해 데이터 워드라인(CWL)에 연결될 수 있다. 유사하게, 제2 패스 트랜지스터(PS2)를 형성하는 제1 게이트 구조체(GS1) 또한 데이터 워드라인 패드(CWLP)를 통해 데이터 워드라인(CWL)에 연결될 수 있다. 그리고, 제3 패스 트랜지스터(PS3)를 형성하는 제4 게이트 구조체(GS4)는 마스크 워드라인 패드(MWLP)를 통해 마스크 워드라인(MWL)에 연결될 수 있으며, 제4 패스 트랜지스터(PS4)를 형성하는 제3 게이트 구조체(GS3) 또한 마스크 워드라인 패드(MWLP)를 통해 마스크 워드라인(MWL)에 연결될 수 있다.
제1 및 제3 패스 트랜지스터(PS1, PS3)가 공유하는 제1 활성 영역(ACT1) 사이의 제3 활성 컨택(CNT3)은 활성 비아(VA)를 통해 트루 비트라인(M1(BLT))에 연결될 수 있다. 그리고, 제2 패스 트랜지스터(PS2)에 인접한 제4 활성 영역(ACT4)에 연결된 제1 활성 컨택(CNT1)은 활성 비아(VA)를 통해 상보 비트라인(M1(BLC))에 연결되고, 제4 패스 트랜지스터(PS4)에 인접한 제4 활성 영역(ACT4)에 연결된 제5 활성 컨택(CNT5)은 활성 비아(VA)를 통해 상보 비트라인(M1(BLC))에 연결될 수 있다.
제2 및 제4 트랜지스터(T2, T4)가 공유하는 제5 활성 영역(ACT5) 사이의 제8 활성 컨택(CNT8)은 활성 비아(VA)를 통해 매치라인 패드(MLP)에 연결될 수 있다. 매치라인 패드(MLP)는 하부 비아(V1)를 통해 매치라인(ML)에 연결될 수 있다.
제1 내지 제4 풀업 트랜지스터(PU1 - PU4)는 활성 비아(VA)를 통해 제1, 제3 및 제5 활성 컨택(CNT1, CNT3, CNT5)에 연결된 전원 배선(M1(VDD))에 연결될 수 있다. 제1 내지 제4 풀업 트랜지스터(PU1 - PU4)는 전원 배선(M1(VDD))을 통해 외부 전원(VDD)을 공급받을 수 있다.
본 발명의 제1 실시 예에 따르면, 제1 셀 영역(R1) 및 제2 셀 영역(R2) 상의 제1 배선층에서 접지 배선(M1(VSS))들이 제거될 수 있다. 그리고, 비교 영역(CR) 상의 접지 배선(M1(VSS))을 통해 제1 내지 제4 풀다운 트랜지스터(PD1 - PD4)에 접지를 제공할 수 있다.
구체적으로, 도 5를 참조하면 비교 영역(CR) 상의 접지 배선(M1(VSS))은 외부 접지에 연결될 수 있다. 비교 영역(CR) 상의 접지 배선(M1(VSS))은 활성 비아(VA)를 통해 제1 트랜지스터(T1)에 인접한 제6 활성 컨택(CNT6)에 연결되고, 활성 비아(VA)를 통해 제3 트랜지스터(T3)에 인접한 제10 활성 컨택(CNT10)에 연결될 수 있다.
그리고, 도 6을 참조하면, 비교 영역(CR) 상의 접지 배선(M1(VSS))은 하부 비아(V1)를 통해 제2 배선층에 형성된 접지 배선들(M2(VSS))에 연결될 수 있다. 접지 배선들(M2(VSS))은 하부 비아(V1)를 통해 제1 배선층의 접지 패드들(VSSP)에 연결될 수 있다.
다시 도 5를 참조하면, 제1 풀다운 트랜지스터(PD1)에 인접한 제1 활성 컨택(CNT1)은 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있다. 마찬가지로, 제2 및 제3 풀다운 트랜지스터(PD2, PD3)가 공유하는 제3 활성 컨택(CNT3)은 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있으며, 제4 풀다운 트랜지스터(PD4)에 인접한 제5 활성 컨택(CNT5)는 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있다.
요컨대, 비교 영역(CR) 상의 제1 배선층에 형성된 하나의 접지 배선(M1(VSS))이 제1 및 제3 트랜지스터(T1, T3)의 접지(VSS)를 제공할 수 있을뿐만 아니라, 제1 내지 제4 풀다운 트랜지스터(PD1 - PD4)의 접지(VSS)를 제공할 수 있다.
도 2를 참조하여 설명된 비교예에서는 TCAM 셀의 트랜지스터들에 접지를 제공하기 위해 TCAM 셀 영역 상부의 제1 배선층에 3개의 접지 배선들(M1(VSS))이 형성된다. 반면에, 본 발명의 제1 실시 예에 따르면, TCAM 셀 영역 상부의 제1 배선층에 형성된 1개의 접지 배선(M1(VSS))을 사용하여 TCAM 셀의 트랜지스터들로 접지를 제공할 수 있다. 제1 내지 제4 풀다운 트랜지스터(PD1 - PD4)의 접지(VSS)를 위해 형성된 접지 패드들(VSSP)은 데이터 워드라인 패드(CWLP) 및 마스크 워드라인 패드(MWLP)와 제2 방향에서 동일한 위치에 배치될 수 있다. 즉, 접지 패드들(VSSP), 데이터 워드라인 패드(CWLP) 및 마스크 워드라인 패드(MWLP)가 하나의 트랙에 배치될 수 있다. 따라서, TCAM 셀에서 하부 배선 패턴들(M1)이 배치되는 트랙의 수가 감소하고, TCAM 셀의 제2 방향 길이가 감소할 수 있다. 결과적으로, TCAM 셀들을 포함하는 반도체 회로의 집적도가 향상될 수 있다.
또한, 본 발명의 제1 실시 예에 따르면, 비교 영역(CR) 상에 형성된 접지 배선(M1(VSS))은 트루 서치라인(M1(SLT)) 및 상보 서치라인(M1(SLC))의 사이에 형성될 수 있다.
도 2를 참조하여 설명된 비교예에서는 트루 서치라인(M1(SLT)) 및 상보 서치라인(M1(SLC))이 인접한다. 인접하는 배선 패턴들이 서로 다른 공정에서 형성되는 경우, 상보 신호를 전송하는 트루 서치라인(M1(SLT)) 및 상보 서치라인(M1(SLC))이 서로 다른 전기적 성질을 가질 수 있다. 반면에, 본 발명의 제1 실시 예에 따르면, 트루 서치라인(M1(SLT)) 및 상보 서치라인(M1(SLC))이 서로 인접하지 않게 된다. 트루 서치라인(M1(SLT)) 및 상보 서치라인(M1(SLC))은 동일한 공정에서 형성될 수 있다. 따라서, 본 발명의 제1 실시 예에 따르면, 트루 서치라인(M1(SLT))과 상보 서치라인(M1(SLC))이 같은 전기적 성질을 갖게 되어 상보 신호 전송 성능이 향상될 수 있다. 결과적으로, TCAM 셀의 데이터 검색 성능이 향상될 수 있다.
도 7 및 도 8을 참조하면, 본 발명의 제1 실시 예에 따른 반도체 장치(200)는 기판(201)에 형성되는 활성 영역들(ACT), 활성 영역들(ACT) 사이에 배치되는 게이트 구조체들(GS), 및 활성 영역들(ACT)에 연결되는 활성 컨택들(CNT) 등을 포함할 수 있다. 제1 방향에서 서로 인접한 활성 영역들(ACT) 사이에 채널 영역(203)이 정의되며, 채널 영역(203) 상에는 게이트 구조체들(GS) 중 적어도 하나가 배치될 수 있다. 게이트 구조체들(GS)은 제2 방향으로 연장될 수 있다.
도 7 및 도 8을 참조하여 설명되는 실시 예에서, 반도체 장치(200)에 포함되는 채널 영역(203)은 핀 구조체들에 의해 제공되는 것을 가정하였으나, 이와 달리 기판(201) 상에 형성되어 게이트 구조체들(GS)로 둘러싸이는 나노 와이어, 나노 시트 등으로 구현될 수도 있다. 나노 와이어, 나노 시트 등으로 채널 영역(203)이 구현되는 경우, 채널 영역(203)은 기판(201)과 제3 방향에서 분리될 수 있다. 또는, 채널 영역(203)이 제3 방향으로 돌출되지 않고, 활성 영역들(ACT)의 상면이 채널 영역(203)의 상면과 공면을 형성할 수도 있다. 다시 말해, 반도체 소자들 각각이 일반적인 수평 트랜지스터로 구현될 수도 있다.
도 7을 참조하면, 게이트 구조체들(GS) 각각은 게이트 스페이서(211), 게이트 절연층(212), 게이트 도전층(213) 및 캡핑층(214) 등을 포함할 수 있다. 다만, 실시 예들에 따라 게이트 구조체들(GS) 각각의 구조는 다양하게 변형될 수 있다. 예를 들어, 반도체 소자들 각각의 문턱 전압 등을 고려하여 게이트 절연층(212)의 두께 및/또는 물질이 달라지거나, 게이트 도전층(213)의 물질 및/또는 적층 구조가 달라질 수도 있다.
채널 영역(203)은 기판(201)의 상면에 수직한 제3 방향으로 형성되는 핀 구조체들에 의해 제공될 수 있으며, 게이트 구조체들(GS) 중 게이트 절연층(212)은 핀 구조체들을 타고 넘어가는 형상을 가질 수 있다. 다시 말해, 핀 구조체들의 측면과 상면이 모두 게이트 절연층(212)과 접촉할 수 있다. 핀 구조체들의 측면과 상면에 게이트 절연층(212)이 접촉하며, 게이트 절연층(212) 상에 게이트 도전층(213)과 캡핑층(214)이 형성될 수 있다.
한편, 반도체 장치(200)는 층간 절연층(270)을 포함할 수 있으며, 층간 절연층(270)은 복수의 층간 절연층들(271 - 277)을 포함할 수 있다. 예를 들어, 제1 층간 절연층(271)은 게이트 구조체들(GS) 및 활성 컨택들(CNT)과 같은 높이에 배치될 수 있으며, 제2 층간 절연층(272)은 게이트 콘택(CB) 및 활성 비아(VA)와 같은 높이에 배치될 수 있다. 제3 층간 절연층(273)은 제1 배선층과 같은 높이에 배치되고, 제4 층간 절연층(274)은 하부 비아(V1)와 같은 높이에 배치될 수 있다. 제5 층간 절연층(275)은 제2 배선층과 같은 높이에 배치되고, 제6 층간 절연층(276)은 중간 비아(V2)와 같은 높이에 배치될 수 있으며, 제7 층간 절연층(277)은 제3 배선층과 같은 높이에 배치될 수 있다. 층간 절연층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 콘택(CB)은 게이트 도전층(213)과 연결될 수 있으며, 예를 들어 제1 및 제2 층간 절연층(271, 272)을 관통할 수 있다. 게이트 콘택(CB)의 하면은 게이트 도전층(213)과 접촉하고, 게이트 콘택(CB)의 상면은 활성 컨택들(CNT)의 상면보다 높은 위치에 배치될 수 있다. 예를 들어, 게이트 콘택(CB)의 상면은 층간 절연층(272)의 상면과 같은 높이에 배치될 수 있다.
활성 영역들(ACT)은 제1 방향에서 채널 영역(203)과 연결될 수 있다. 예를 들어, 활성 영역들(ACT)은 기판(201)에 선택적 에피택시 성장(Selective Epitaxial Growth) 공정을 적용함으로써 형성될 수 있다. 활성 영역들(ACT)은 활성 컨택들(CNT)과 연결되며, 예를 들어 활성 컨택들(CNT)은 활성 영역들(ACT)의 일부 영역을 리세스하는 형상으로 형성될 수 있다. 활성 컨택들(CNT) 각각에 의해, 제2 방향에서 서로 물리적으로 분리된 활성 영역들(ACT)이 전기적으로 연결될 수 있다.
도 7을 참조하면, 활성 비아(VA)의 하면은 제1 층간 절연층(271)의 상면과 같은 높이에 배치되고, 활성 비아(VA)와 접촉할 수 있다. 따라서, 활성 비아(VA)의 하면은 제3 방향에서 게이트 구조체들(GS)의 상면과 게이트 콘택(CB)의 상면 사이에 위치할 수 있다. 그러나, 이는 하나의 실시 예일 뿐이며, 다른 실시 예들에서 활성 비아(VA), 게이트 구조체들(GS) 및 게이트 콘택(CB)의 배치 형태와 높이 등은 다양하게 변형될 수 있다.
활성 컨택들(CNT)은 게이트 구조체들(GS)과 제1 방향에서 인접하며, 활성 영역들(ACT)에 연결될 수 있다. 활성 영역들(ACT)은 금속, 금속 실리사이드, 폴리실리콘 등으로 형성될 수 있으며, 서로 다른 물질로 형성되는 둘 이상의 층들을 포함할 수도 있다. 예를 들어, 활성 컨택들(CNT) 각각은 금속 실리사이드층 및 금속층 등을 포함하며, 일 실시 예에서 활성 영역들(ACT)과 직접 접촉하는 금속 실리사이드층, 및 금속 실리사이드층 상에 배치되는 금속층을 포함할 수 있다.
활성 컨택들(CNT) 중 적어도 하나는, 그 상부에 배치되는 활성 비아(VA)를 통해, 하부 배선 패턴들(M1) 중 하나에 연결될 수 있다. 활성 비아(VA)와 하부 배선 패턴들(M1) 역시 복수의 층들을 포함할 수 있으며, 일례로 배리어 금속층과 필(fill) 금속층을 포함할 수 있다. 실시 예들에 따라, 하부 배선 패턴들(M1)과 활성 비아(VA)는 한 번의 공정에서 형성될 수도 있으며, 이 경우 하부 배선 패턴들(M1)과 활성 비아(VA)의 배리어 금속층이 하나로 연결되고, 필 금속층 역시 하나로 연결될 수 있다.
하부 배선 패턴(M1)은 하부 비아(V1)를 통해 중간 배선 패턴(M2)과 연결될 수 있다. 예를 들어, 하부 배선 패턴들(M1)이 배치되는 층은 제1 배선층으로, 중간 배선 패턴들(M2)이 배치되는 층은 제2 배선층으로 정의될 수 있다.
도 3 내지 도 6의 레이아웃도에서는 생략되었으나, 본 발명의 제1 실시 예에 따른 반도체 장치(200)는 제3 배선층을 더 포함할 수 있다. 도 7 및 도 8을 참조하면, 중간 배선 패턴(M2)은 중간 비아(V2)를 통해 상부 배선 패턴(M3)과 연결될 수 있다. 상부 배선 패턴들(M3)이 배치되는 층은 제3 배선층으로 정의될 수 있다. 상부 배선 패턴들(M3)은 중간 배선 패턴들(M2)과 나란하게 제2 방향으로 연장될 수 있다. 그리고, 상부 배선 패턴들(M3)은 중간 배선 패턴들(M2)과 제3 방향에서 오버랩될 수 있다. 상부 배선 패턴(M3)은 오버랩되는 중간 배선 패턴(M2)과 동일한 신호를 전송할 수 있다. 예를 들어, 접지 배선(M2(VSS))의 상부에 접지 배선(M3(VSS))이 형성되고, 데이터 워드라인(M2(CWL))의 상부에 데이터 워드라인(M3(CWL))이 형성되고, 마스크 워드라인(M2(MWL))의 상부에 마스크 워드라인(M3(MWL))이 형성될 수 있다. 본 발명의 제1 실시 예에 따르면, 동일한 신호를 전송하기 위해 2개의 배선 패턴, 즉 중간 배선 패턴(M2) 및 상부 배선 패턴(M3)이 이용될 수 있으므로, 접지 라인, 데이터 워드라인 및 마스크 워드라인의 저항이 감소되고, TCAM의 동작 성능이 개선될 수 있다.
도 8을 참조하면, 기판(201) 상에 형성되는 소자 분리막(202)에 의해 반도체 장치 내에서 반도체 소자들이 서로 분리될 수 있다. 예를 들어, 제2 방향에서 소자 분리막(202)의 양측에 배치되는 반도체 소자들은 각각 PMOS 소자와 NMOS 소자일 수 있다.
본 발명의 제1 실시 예에 따르면, 제2 방향으로 9개의 트랙(① - ⑨)에 하부 배선 패턴들(M1)이 형성될 수 있다. 인접한 TCAM 셀들이 양단의 하부 배선 패턴들(M1)을 공유한다면, TCAM 셀 당 평균적으로 제2 방향으로 8개의 트랙에 하부 배선 패턴들(M1)이 형성될 수 있다. 도 2를 참조하여 설명된 비교예와 본 발명의 제1 실시 예를 비교하면, TCAM 셀 당 하부 배선 패턴들(M1)이 배치되는 트랙의 수가 2개 줄어들 수 있으며, TCAM 셀의 제2 방향 길이가 감소할 수 있다. 따라서, 반도체 장치의 집적도가 향상될 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 레이아웃도에서 프론트엔드 공정 단계의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이며, 도 11은 도 9의 레이아웃도에서 제1 및 제2 배선층을 표현한 레이아웃도이다. 도 12는 도 9의 레이아웃을 Ⅲ-Ⅲ'로 자른 단면도이다.
도 9 내지 도 12를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 장치(300)는 기판(301), 활성 영역들(ACT), 게이트 구조체들(GS), 활성 컨택들(CNT) 및 배선 패턴들(M1, M2, M3)을 포함할 수 있다.
기판(301)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(301)은 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)을 포함할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 TCAM 셀 영역을 구성할 수 있으며, 각 영역은 도 1을 참조하여 설명된 것과 대응할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 도 3 내지 도 8을 참조하여 설명된 본 발명의 제1 실시 예에서와 유사하게 배치될 수 있다.
도 9 내지 도 10을 참조하면, 반도체 장치(300)는 제1 방향으로 연장되고, 제2 방향으로 이격된 활성 영역들(ACT)을 포함할 수 있다. 그리고, 반도체 장치(300)는 제2 방향으로 연장되고, 제1 방향으로 이격된 게이트 구조체들(GS)을 포함할 수 있다. 게이트 구조체들(GS)의 사이에서 활성 컨택들(CNT)이 제2 방향으로 연장될 수 있다. 활성 컨택들(CNT)은 활성 영역들(ACT)을 배선 패턴들과 연결할 수 있다.
게이트 구조체들(GS) 중 하나와, 그 양측에 배치된 활성 영역들(ACT)은 하나의 트랜지스터를 제공할 수 있다. 반도체 장치(300)에 포함되는 트랜지스터들은 서로 연결되어 도 1을 참조하여 설명된 회로를 제공할 수 있다. 즉, 반도체 장치(300)는 패스 트랜지스터들(PS1 - PS4), 풀업 트랜지스터들(PU1 - PU4), 풀다운 트랜지스터들(PD1 - PD4) 및 제1 내지 제4 트랜지스터들(T1 - T4)을 포함하는 회로를 제공할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)에서 트랜지스터들은 도 4를 참조하여 설명된 것과 동일한 방식으로 배치될 수 있다.
도 10을 참조하면, 도 4를 참조하여 설명된 것과 동일하게 배치된 트랜지스터들의 상부에 하부 배선 패턴들(M1)을 포함하는 제1 배선층이 형성될 수 있다. 하부 배선 패턴(M1)은 제1 방향으로 연장될 수 있으며, 제2 방향으로 이격될 수 있다. 하부 배선 패턴들(M1) 중 일부는 제2 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다.
도 11을 참조하면, 제1 배선층의 상부에 중간 배선 패턴들(M2)을 포함하는 제2 배선층이 포함될 수 있다. 중간 배선 패턴들(M2)은 제2 방향으로 연장될 수 있으며, 제1 방향으로 이격될 수 있다. 중간 배선 패턴들(M2) 중 일부는 제1 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다.
도 10 및 도 11을 참조하면, 패스 트랜지스터들(PS1 - PS4)은 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 데이터 워드라인(CWL) 및 마스크 워드라인(MWL)에 연결될 수 있으며, 제2 및 제4 트랜지스터(T2, T4)는 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 매치라인(ML)에 연결될 수 있다. 그리고, 풀업 트랜지스터들(PU1 - PU4)은 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 전원 배선(M1(VDD))에 연결되어 외부 전원(VDD)을 공급받을 수 있다.
도 11을 참조하면, 비교 영역(CR) 상의 접지 배선(M1(VSS))은 하부 비아(V1)를 통해 제2 배선층에 형성된 접지 배선들(M2(VSS))에 연결될 수 있다. 제2 배선층에는 매치라인(ML)이 형성될 수 있으며, 접지 배선들(M2(VSS)) 중 하나는 매치라인(ML)과 제1 방향에서 동일한 위치에 배치될 수 있다.
본 발명의 제2 실시 예에 따르면, 제1 셀 영역(R1) 및 제2 셀 영역(R2) 상의 제1 배선층에서 접지 배선(M1(VSS))들이 제거될 수 있으며, 비교 영역(CR) 상의 제1 배선층은 접지 배선(M1(VSS))을 포함할 수 있다. 도 5 내지 도 6을 참조하여 설명된 것과 유사하게, 비교 영역(CR) 상의 접지 배선(M1(VSS))은 외부 접지에 연결될 수 있으며, 제1 내지 제4 풀다운 트랜지스터(PD1 - PD4) 및 제1 내지 제4 트랜지스터(T1 - T4)에 접지를 제공할 수 있다.
도 12를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 장치(300)는 기판(301)에 형성되는 활성 영역들(ACT), 활성 영역들(ACT) 사이에 배치되는 게이트 구조체들(GS), 및 활성 영역들(ACT)에 연결되는 활성 컨택들(CNT) 등을 포함할 수 있다. 그리고, 반도체 장치(300)의 기판(301) 상에 형성되는 소자 분리막(302)에 의해 반도체 장치 내에서 반도체 소자들이 서로 분리될 수 있다. 또한, 반도체 장치(300)는 복수의 층간 절연층들(371 - 377)을 포함하는 층간 절연층(370)을 더 포함할 수 있다. 반도체 장치(300)의 게이트 구조체들(GS), 활성 영역들(ACT), 활성 컨택들(CNT), 소자 분리막(302) 등의 구조 및 배치는 도 7 및 도 8을 참조하여 설명된 것과 유사할 수 있으며, 층간 절연층(370)은 도 7 및 도 8을 참조하여 설명된 층간 절연층(270)과 유사할 수 있다.
도 3 내지 도 8을 참조하여 설명된 본 발명의 제1 실시 예와 마찬가지로, TCAM 셀 당 요구되는 하부 배선 패턴들(M1)의 수는 평균적으로 8개가 될 수 있다. 도 2를 참조하여 설명된 비교예와 본 발명의 제2 실시 예를 비교하면, TCAM 셀 당 요구되는 하부 배선 패턴들(M1)의 수는 2개 줄어들 수 있다. 따라서, 반도체 장치의 집적도가 향상될 수 있다.
또한, 본 발명의 제2 실시 예에 따르면, 비교 영역(CR) 상의 접지 배선(M1(VSS))은 저장 영역(SR)에 인접하도록 형성될 수 있다. 접지 배선(M1(VSS))과 매치라인 패드(MLP) 사이에 상보 서치라인(M1(SLC)) 및 트루 서치라인(M1(SLT))이 형성될 수 있다. 즉, 제1 배선층에 형성된 접지 배선(M1(VSS))과 매치라인 패드(MLP)가 충분히 이격될 수 있으며, 제2 배선층에 형성된 접지 배선(M2(VSS))과 매치라인(ML) 또한 충분히 이격될 수 있다. 접지 배선(M2(VSS)) 및 매치라인(ML)이 이격될 수 있으므로, 신호 간 간섭이 완화될 수 있다.
도 13은 본 발명의 제3 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13의 레이아웃도에서 프론트엔드 공정 단계의 레이아웃에 제1 배선층을 더하여 표현한 레이아웃도이며, 도 15는 13의 레이아웃도에서 제1 내지 제3 배선층을 표현한 레이아웃도이다. 도 16은 도 13의 레이아웃을 I-I'로 자른 단면도이고, 도 17은 도 13의 레이아웃을 II-II'로 자른 단면도이다.
도 13 내지 도 17을 참조하면, 본 발명의 제2 실시 예에 따른 반도체 장치(400)는 기판(401), 활성 영역들(ACT), 게이트 구조체들(GS), 활성 컨택들(CNT), 배선 패턴들(M1, M2, M3)을 포함할 수 있다.
기판(401)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(401)은 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)을 포함할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 TCAM 셀 영역을 구성할 수 있으며, 각 영역은 도 1을 참조하여 설명된 것과 대응할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)은 도 3 내지 도 12를 참조하여 설명된 본 발명의 제1 및 제2 실시 예에서와 유사하게 배치될 수 있다.
도 13 내지 도 14를 참조하면, 반도체 장치(400)는 제1 방향으로 연장되고, 제2 방향으로 이격된 활성 영역들(ACT)을 포함할 수 있다. 그리고, 반도체 장치(400)는 제2 방향으로 연장되고, 제1 방향으로 이격된 게이트 구조체들(GS)을 포함할 수 있다. 게이트 구조체들(GS)의 사이에서 활성 컨택들(CNT)이 제2 방향으로 연장될 수 있다. 활성 컨택들(CNT)은 활성 영역들(ACT)을 배선 패턴들과 연결할 수 있다.
게이트 구조체들(GS) 중 하나와, 그 양측에 배치된 활성 영역들(ACT)은 하나의 트랜지스터를 제공할 수 있다. 반도체 장치(300)에 포함되는 트랜지스터들은 서로 연결되어 도 1을 참조하여 설명된 회로를 제공할 수 있다. 즉, 반도체 장치(400)는 패스 트랜지스터들(PS1 - PS4), 풀업 트랜지스터들(PU1 - PU4), 풀다운 트랜지스터들(PD1 - PD4) 및 제1 내지 제4 트랜지스터들(T1 - T4)을 포함하는 회로를 제공할 수 있다. 제1 셀 영역(R1), 제2 셀 영역(R2) 및 비교 영역(CR)에서 트랜지스터들은 도 4를 참조하여 설명된 것과 동일한 방식으로 배치될 수 있다.
도 14를 참조하면, 도 4를 참조하여 설명된 것과 동일하게 배치된 트랜지스터들의 상부에 하부 배선 패턴들(M1)을 포함하는 제1 배선층이 형성될 수 있다. 하부 배선 패턴(M1)은 제1 방향으로 연장될 수 있으며, 제2 방향으로 이격될 수 있다. 하부 배선 패턴들(M1) 중 일부는 제2 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다.
도 15를 참조하면, 제1 배선층의 상부에 중간 배선 패턴들(M2)을 포함하는 제2 배선층이 포함될 수 있다. 중간 배선 패턴들(M2)은 제2 방향으로 연장될 수 있으며, 제1 방향으로 이격될 수 있다. 중간 배선 패턴들(M2) 중 일부는 제1 방향에서 동일한 위치에 배치될 수 있으며, 서로 절연될 수 있다. 그리고, 제2 배선층의 상부에 상부 배선 패턴(M3)을 포함하는 제3 배선층이 더 포함될 수 있다.
도 14 및 도 15를 참조하면, 패스 트랜지스터들(PS1 - PS4)은 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 데이터 워드라인(CWL) 및 마스크 워드라인(MWL)에 연결될 수 있으며, 제2 및 제4 트랜지스터(T2, T4)는 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 매치라인(ML)에 연결될 수 있다. 그리고, 풀업 트랜지스터들(PU1 - PU4)은 도 4 내지 도 6을 참조하여 설명된 것과 유사한 방식으로 전원 배선(M1(VDD))에 연결되어 외부 전원(VDD)을 공급받을 수 있다.
본 발명의 제3 실시 예에 따르면, 제1 셀 영역(R1) 및 제2 셀 영역(R2) 상의 제1 배선층에서 접지 배선(M1(VSS))들이 제거될 수 있다. 그리고, 비교 영역(CR) 상의 제1 배선층에 포함된 접지 배선(M1(VSS)) 또한 제거될 수 있다. 본 발명의 제2 실시 예에 따르면, TCAM 셀 영역 상부의 제3 배선층은 외부 접지에 연결된 접지 배선(M3(VSS))을 포함할 수 있다. 그리고, 제1 내지 제4 풀다운 트랜지스터(PD1 - PD4) 및 제1 내지 제4 트랜지스터(T1 - T4)는 제3 배선층에 형성된 접지 배선(M3(VSS))을 통해 외부 접지에 연결될 수 있다.
구체적으로, 도 15를 참조하면, 제3 배선층의 접지 배선(M3(VSS))은 중간 비아(V2)를 통해 제2 배선층에 형성된 접지 배선들(M2(VSS))에 연결될 수 있다. 접지 배선들(M2(VSS))은 하부 비아(V1)를 통해 제1 배선층의 접지 패드들(VSSP)에 연결될 수 있다.
도 14를 참조하면, 제1 풀다운 트랜지스터(PD1)에 인접한 활성 컨택(CNT)은 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있다. 마찬가지로, 제2 및 제3 풀다운 트랜지스터(PD2, PD3)가 공유하는 활성 컨택(CNT)은 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있으며, 제4 풀다운 트랜지스터(PD4)에 인접한 활성 컨택(CNT)은 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)에 인접한 활성 컨택(CNT)과 제3 트랜지스터(T3)에 인접한 활성 컨택(CNT)은 각각 활성 비아(VA)를 통해 접지 패드(VSSP)에 연결될 수 있다.
도 2를 참조하여 설명된 비교예에서는, TCAM 셀의 트랜지스터들에 접지를 제공하기 위하여 TCAM 셀 영역 상부의 제1 배선층에 3개의 접지 배선들(M1(VSS))이 형성된다. 반면에, 본 발명의 제3 실시 예에 따르면, 제1 배선층에 형성된 3개의 접지 배선들(M1(VSS))이 제거되고, 제3 배선층에 형성된 1개의 접지 배선(M3(VSS))을 사용하여 TCAM 셀의 트랜지스터들에 접지를 제공할 수 있다.
구현에 따라, 제3 배선층의 접지 배선(M3(VSS))은 제1 배선층의 전원 배선(M1(VDD))과 제3 방향에서 오버랩될 수 있다. 그리고, 접지 패드들(VSSP)은 데이터 워드라인 패드(CWLP), 마스크 워드라인 패드(MWLP) 또는 매치라인 패드(MLP)와 제2 방향에서 동일한 위치에 배치될 수 있다. 따라서, TCAM 셀에서 제2 방향에서 하부 배선 패턴들(M1)이 배치되는 트랙의 수가 감소하고, TCAM 셀의 제2 방향 길이가 감소할 수 있다. 결과적으로, TCAM 셀들을 포함하는 반도체 회로의 집적도가 향상될 수 있다.
도 16 및 도 17을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 장치(400)는 기판(401)에 형성되는 활성 영역들(ACT), 활성 영역들(ACT) 사이에 배치되는 게이트 구조체들(GS), 및 활성 영역들(ACT)에 연결되는 활성 컨택들(CNT) 등을 포함할 수 있다. 그리고, 반도체 장치(400)의 기판(401) 상에 형성되는 소자 분리막(402)에 의해 반도체 장치 내에서 반도체 소자들이 서로 분리될 수 있다. 또한, 반도체 장치(400)는 복수의 층간 절연층들(471 - 477)을 포함하는 층간 절연층(470)을 더 포함할 수 있다. 반도체 장치(400)의 게이트 구조체들(GS), 활성 영역들(ACT), 활성 컨택들(CNT), 소자 분리막(402) 등의 구조 및 배치는 도 7 및 도 8을 참조하여 설명된 것과 유사할 수 있으며, 층간 절연층(470)은 도 7 및 도 8을 참조하여 설명된 층간 절연층(270)과 유사할 수 있다.
도 16을 참조하면, 반도체 장치(400)는 제1 배선층에 형성된 전원 배선(M1(VDD))과 제3 방향으로 오버랩되면서 제3 배선층에 형성된 접지 배선(M3(VSS))을 포함할 수 있다. 제3 배선층의 접지 배선(M3(VSS))은 외부 접지에 연결될 수 있으며, 중간 비아(V2)를 통해 제2 배선층의 접지 배선(M2(VSS))에 연결되어 TCAM 셀의 트랜지스터 소자들에 접지를 제공할 수 있다.
도 17을 참조하면, 본 발명의 제3 실시 예에 따르면, TCAM 셀 영역 상에 제2 방향으로 8개의 트랙(① - ⑧)에 하부 배선 패턴들(M1)이 형성될 수 있다. 인접한 TCAM 셀들이 양단의 하부 배선 패턴들(M1)을 공유한다면, TCAM 셀 당 평균적으로 7개의 트랙에 하부 배선 패턴들(M1)이 배치될 수 있다. 도 2를 참조하여 설명된 비교예와 본 발명의 제2 실시 예를 비교하면, TCAM 셀 당 하부 배선 패턴들(M1)이 배치되는 트랙의 수가 3개 줄어들 수 있으며, TCAM 셀의 제2 방향 길이가 감소할 수 있다. 따라서, 반도체 장치의 집적도가 향상될 수 있다.
도 3 내지 도 17을 참조하여 설명된 본 발명의 실시 예들에 따르면, 제1 셀 영역(R1) 및 제2 셀 영역(R2)의 상부의 제1 배선층에 포함되는 접지 배선들(M1(VSS))이 제거될 수 있으므로, TCAM 셀의 면적이 감소하고, 반도체 장치의 집적도가 향상될 수 있다.
특히, 본 발명의 제1 실시 예에 따르면, 비교 영역(CR) 상부의 제1 배선층에 형성되어 TCAM 셀 영역의 트랜지스터들로 접지를 제공하는 접지 배선(M1(VSS))이 트루 서치라인(SLT)과 상보 서치라인(SLC)의 사이에 배치될 수 있다. 접지 배선(M1(VSS))을 트루 서치라인(SLT)과 상보 서치라인(SLC)의 사이에 배치하는 것은, 상보 신호를 전송하는 트루 서치라인(SLT) 및 상보 서치라인(SLC)이 동일한 전기적 특성을 가질 수 있도록 하여 TCAM 셀의 성능을 더욱 개선할 수 있다.
그리고, 본 발명의 제1 실시 예에 따르면, 제2 배선층에 형성된 배선 패턴들과 동일한 신호를 전송하는 배선 패턴들을 제3 배선층에 형성함으로써 신호 라인들의 저항을 줄이고 TCAM 셀의 성능을 더욱 개선할 수 있다.
본 발명의 제2 실시 예에 따르면, 제1 배선층에 형성된 접지 배선(M1(VSS))이 저장 영역(SR)에 인접하게 배치될 수 있다. 접지 배선(M1(VSS))은 매치라인 패드(MLP)와 이격될 수 있다. 따라서, 제2 배선층에서 매치라인(ML)과 제1 방향에서 동일한 위치에 배치되는 접지 배선(M2(VSS))은 매치라인(ML)과 충분히 이격될 수 있다. 서로 다른 신호를 전송하는 매치라인(ML) 및 접지 배선(M2(VSS))이 충분히 이격될 수 있으므로, 신호들 간 간섭이 방지되어 TCAM 셀의 성능이 더욱 개선될 수 있다.
한편, 본 발명의 제3 실시 예에 따르면, 제3 배선층에 외부 접지와 연결되고, TCAM 셀 영역의 트랜지스터들로 접지를 제공하는 접지 배선(M3(VSS))이 배치될 수 있다. 본 발명의 제2 실시 예에 따르면, 비교 영역(CR) 상부의 접지 배선(M1(VSS))도 제거될 수 있으므로 반도체 장치의 집적도가 더욱 향상될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
200, 300, 400 : 반도체 장치
201, 301, 401 : 기판
R1, R2: 셀 영역
CR: 비교 영역
ACT : 활성 영역
GS: 게이트 구조체
CNT: 활성 컨택
M1: 하부 배선 패턴
M2: 중간 배선 패턴
M3: 상부 배선 패턴
BLT, BLC: 비트라인
CWL, MWL: 워드라인
SLT, SLC: 서치라인

Claims (10)

  1. 제1 메모리 셀, 상기 제1 메모리 셀과 제1 방향으로 인접한 제2 메모리 셀, 및 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 및 제2 메모리 셀과 인접한 비교 회로를 포함하는 기판;
    상기 제1 및 제2 메모리 셀과 전기적으로 연결되면서 상기 기판 상의 제1 배선층에서 상기 제1 방향으로 연장되는 트루 비트라인과 상보 비트라인;
    상기 제1 배선층에 배치되고, 상기 트루 비트라인과 상보 비트라인 사이에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 메모리 셀에 전기적으로 연결되는 제1 전원 배선;
    상기 기판 상의 상기 제1 배선층과 다른 제2 배선층에서 상기 제2 방향으로 연장되는 제1 및 제2 워드라인;
    상기 제1 배선층에 배치되어 상기 제1 메모리 셀과 상기 제1 워드라인을 전기적으로 연결하는 제1 워드라인 패드들;
    상기 제1 배선층에 배치되어 상기 제2 메모리 셀과 상기 제2 워드라인을 전기적으로 연결하는 제2 워드라인 패드들; 및
    상기 제1 배선층에 배치되어 상기 제1 및 제2 메모리 셀과 전기적으로 연결되고, 상기 제1 워드라인 패드들 중 하나 및 상기 제2 워드라인 패드들 중 하나와 상기 제2 방향에서 동일한 위치에 배치되는 제1 접지 패드
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 배선층에 배치되고, 상기 비교 회로 및 외부 접지와 전기적으로 연결되는 제1 접지 배선; 및
    상기 제2 배선층에 배치되어 상기 제1 접지 패드와 상기 제1 접지 배선을 전기적으로 연결하는 제2 접지 배선
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 배선층에서 상기 제1 방향으로 연장되며, 상기 비교 회로와 전기적으로 연결되는 트루 서치라인 및 상보 서치라인을 더 포함하고,
    상기 제1 접지 배선은 상기 트루 서치라인 및 상보 서치라인의 사이에서 상기 제1 방향으로 연장되는
    반도체 장치.
  4. 제2항에 있어서,
    상기 제2 접지 배선은 상기 제1 및 제2 워드라인의 사이에서 상기 제2 방향으로 연장되는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 배선층에서 상기 제1 방향으로 연장되며, 상기 비교 회로 및 외부 접지와 전기적으로 연결되는 제1 접지 배선;
    상기 제1 배선층에서 상기 제1 방향으로 연장되며, 상기 비교 회로와 전기적으로 연결되는 트루 서치라인 및 상보 서치라인; 및
    상기 제1 배선층에서 상기 비교 회로와 전기적으로 연결되는 매치라인 패드를 더 포함하고,
    상기 트루 서치라인 및 상보 서치라인은 상기 제1 접지 배선과 상기 매치라인 패드의 사이에 형성되는
    반도체 장치.
  6. 제5항에 있어서,
    상기 제2 배선층에서 상기 제2 방향으로 연장되며, 상기 제1 접지 배선과 전기적으로 연결되는 제2 접지 배선; 및
    상기 제2 배선층에서 상기 제2 방향으로 연장되며, 상기 매치라인 패드와 전기적으로 연결되는 매치라인을 더 포함하고,
    상기 제2 접지 배선 및 상기 매치라인은 상기 제1 방향에서 동일한 위치에 배치되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제2 배선층에서 상기 제2 방향으로 연장되는 제1 매치라인;
    상기 제1 배선층에 배치되어 상기 매치라인과 상기 비교 회로를 전기적으로 연결하는 매치라인 패드; 및
    상기 제1 배선층에 배치되어 상기 비교 회로와 전기적으로 연결되고, 상기 매치라인 패드와 상기 상기 제2 방향에서 동일한 위치에 배치되는 제2 접지 패드
    를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 기판 상의 제1 및 제2 배선층과 다른 제3 배선층에 배치되고, 외부 접지와 전기적으로 연결되는 제4 접지 배선; 및
    상기 제2 배선층에 배치되어 상기 제1 접지 패드 및 제2 접지 패드를 상기 제4 접지 배선에 각각 전기적으로 연결하는 제5 접지 배선들
    을 더 포함하는 반도체 장치.
  9. 제1 방향으로 연장되는 활성 영역, 상기 활성 영역과 교차하여 제2 방향으로 연장되는 제1 내지 제4 게이트 구조체, 상기 제1 내지 제4 게이트 구조체 중 적어도 하나에 인접하는 활성 컨택들, 및 상기 제2 및 제3 게이트 구조체와 각각 연결되는 제1 및 제2 메모리 셀을 포함하는 기판;
    상기 기판 상의 제1 배선층에 배치되고, 상기 제1 게이트 구조체에 인접한 활성 컨택 및 상기 제4 게이트 구조체에 인접한 활성 컨택에 연결되는 제1 접지 배선;
    상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제1 게이트 구조체와 연결되는 제1 서치라인;
    상기 제1 배선층에서 상기 제1 방향으로 연장되고, 상기 제4 게이트 구조체와 연결되는 제2 서치라인; 및
    상기 제1 배선층에서 상기 제2 및 제3 게이트 구조체에 의해 공유되는 활성 컨택에 연결되는 매치라인 패드를 포함하고,
    상기 제1 및 제2 서치라인은 상기 제1 접지 배선과 상기 매치라인 패드의 사이에 형성되며, 상기 제1 접지 배선은 상기 제1 및 제2 메모리 셀에 인접하는
    반도체 장치.
  10. 제9항에 있어서,
    상기 기판 상의 상기 제1 배선층과 다른 제2 배선층에서 상기 제2 방향으로 연장되고, 상기 매치라인 패드와 전기적으로 연결되는 매치라인; 및
    상기 제2 배선층에서 상기 제2 방향으로 연장되고, 상기 제1 접지 배선과 전기적으로 연결되는 제2 접지 배선을 더 포함하고,
    상기 매치라인 및 상기 제2 접지 배선은 상기 제1 방향으로 동일한 위치에 배치되는
    반도체 장치.

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