KR20080080933A - 다중 포트 멀티게이트 전계 효과 트랜지스터 정적 랜덤액세스 메모리 - Google Patents

다중 포트 멀티게이트 전계 효과 트랜지스터 정적 랜덤액세스 메모리 Download PDF

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Abstract

회로는 크로스 결합된 인버터 셀을 구비한 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스를 포함한다. 제 1 세트의 MuGFET 액세스 디바이스는 제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합된다. 제 2 세트의 MuGFET 액세스 디바이스는 제 2 포트를 제공하도록 상기 SRAM 디바이스에 결합된다. 추가적인 포트가 추가적인 실시예에서 제공될 수 있다.
회로, 인버터 셀, 멀티게이트 전계 효과 트랜지스터, SRAM

Description

다중 포트 멀티게이트 전계 효과 트랜지스터 정적 랜덤 액세스 메모리{Multiple Port MuGFET SRAM}
본 발명은 다중 포트 멀티게이트 전계 효과 트랜지스터(multi gate field effect transistors: MuGFET) 정적 랜덤 액세스 메모리(static random access memory: SRAM)에 관한 것이다.
반도체 메모리 디바이스의 개발은 반도체 디바이스의 재료, 제조 프로세스, 및 설계에 있어서 주요한 돌파구(major breakthroughs) 때문에 빠른 속도로 증가해 왔다. 반도체 디바이스 제조업자들은 반도체 디바이스의 좀 더 진일보한 소형화(miniaturization), 고집적, 및 성능 증가를 위해 지속적으로 향상시키는 노력을 기울이고 있다. 이것은 반도체 디바이스의 더 나은 안정화, 더 높은 스피드 및 더 순조로운 동작에 대한 연구 및 개발에 추진력을 부여하였다. 이러한 결과는 정적 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리 셀의 제조에 있어서, 프로세스 기술, 초소형 디바이스 기법(microminiature device techniques), 및 회로 설계 기법을 개선하는 디바이스 제조업체(device makers)에 의해 나타나게 되었다.
디바이스의 밀도를 지속적으로 증가시키기 위한 추진력은 특히, 전계 효과 트랜지스터(FET)의 설계 및 제조에서와 같은 상보형 금속 산화물 반도체(CMOS) 기술에서 강하게 나타난다. 유감스럽게도, CMOS FET에서의 증가된 디바이스 밀도는 종종 성능 및/또는 신뢰성의 열화(degradation)를 가져온다.
다중 포트 SRAM 셀은 평면형 CMOS 벌크 프로세스(planar CMOS bulk processes)에서 구현되어 왔다. 그러나, 이러한 벌크 프로세스는 바람직한 임계값 이하의 경사(sub-threshold slope)를 보여주지 못하며, 매칭(matching)의 난점 및 노이즈 면역성(noise immunity)의 난점이 나타난다.
2중 포트 CMOS SRAM은 고속으로 읽기 동작 및 쓰기 동작을 수행할 수 있다. 일반적으로, 단일 포트 CMOS SRAM 디바이스의 하나의 유닛 메모리 셀은 6개의 트랜지스터, 즉 2개의 액세스 트랜지스터, 및 읽기 동작 및 쓰기 동작을 순차적으로 수행하기 위한 인버팅 래치(inverting latch)로서 구성되는 4개의 트랜지스터로 이루어진다. 워드선은 액세스 트랜지스터와 결합되고, 데이터는 비트선 상에 제공되거나 또는 비트선 상에서 읽혀진다. 이에 비하여, 2중 포트 CMOS SRAM 디바이스는 추가 워드선 및 2개의 읽기 동작을 병렬로 수행하기 위한 한 쌍의 추가 비트선에 결합되는 2개의 액세스 트랜지스터가 추가되는 구성을 갖는다.
읽기 동작에서, 외부에서 수신된 읽기 어드레스 신호가 디코드되고, 디코딩 결과에 따라 읽기 동작에 대한 워드선 신호가 인에이블된다. 그 다음, 액세스 트랜지스터가 턴온되고, 래치에 저장된 데이터가 비트선 및 상보 비트선(complementary bit line)을 통해 읽혀진다. 마찬가지로, 쓰기 동작에서, 쓰기 어드레스 신호가 수신되어 디코드되고, 디코딩 결과에 따라 쓰기 동작의 워드선 신호가 인에이블된다. 그 후, 액세스 트랜지스터가 턴온되고, 비트선 및 상보 비트선 상에 적재된 데이터가 래치에 저장된다.
본 발명은 통상적인 CMOS 벌크 프로세스에 의해 제공되는 것보다 더 양호한 임계치 이하의 경사, 개선된 매칭 및 더 양호한 노이즈 면역성을 가지는 MuGFET 기반의 다중 포트 SRAM 셀을 제공하기 위한 것이다.
본 발명의 제 1 특징에 따른 회로는 크로스 결합된 인버터 셀을 구비한 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스; 제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및 제 2 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스를 포함하는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 회로는 크로스 결합된 인버터 셀을 구비한 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스; 상기 SRAM 디바이스에 제 1 액세스를 제공하기 위한 수단; 및 상기 SRAM 디바이스에 제 2 액세스를 제공하기 위한 수단을 포함하는 것을 특징으로 한다.
본 발명의 제 3 특징에 따른 회로는 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스에 대해 크로스 결합된 인버터 메모리 셀; 제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 제 2 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스; 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스에 각각 결합되는 제 1 워드선 및 제 2 워드선; 및 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스에 각각 결합되는 제 1 쌍의 상보 비트선 및 제 2 쌍의 상보 비트선을 포함하는 것을 특징으로 한다.
본 발명의 제 4 특징에 따른 정적 랜덤 액세스 메모리(SRAM) 회로는 어레이 내에 형성된 다중 메모리 셀을 포함하고, 상기 다중 메모리 셀 각각은 멀티게이트 전계 효과 트랜지스터(MuGFET)를 구비한 크로스 결합된 인버터 메모리 셀; 제 1 포트를 제공하도록 상기 크로스 결합된 인버터 메모리 셀에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및 제 2 포트를 제공하도록 상기 크로스 결합된 인버터 메모리 셀에 결합되는 제 2 세트의 MuGFET 액세스 디바이스를 포함하는 SRAM 회로. 것을 특징으로 한다.
본 발명의 제 5 특징에 따른 회로는 4개의 멀티게이트 전계 효과 트랜지스터(MuGFET)를 포함하는 크로스 결합된 인버터 셀을 구비한 MuGFET 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스; 제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및 상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스를 포함하고, 상기 4개의 MuGFET는 각각 적어도 하나의 핀 및 상기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하고, 상기 제 1 세트의 MuGFET 액세스 디바이스의 각각의 트랜지스터는 적어도 하나의 핀 및 상 기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하며, 상기 제 2 세트의 MuGFET 액세스 디바이스의 각각의 트랜지스터는 제 2 포트를 제공하도록 적어도 하나의 핀 및 상기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하는 것을 특징으로 한다.
본 발명의 제 6 특징에 따른 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 메모리 셀을 액세스하기 위한 방법은 각각이 개별 쌍의 MuGFET 액세스 트랜지스터에 결합되는 2쌍의 상보 비트선을 충전시키는 단계; 및 상기 개별 쌍의 MuGFET 액세스 트랜지스터를 개별 워드선을 통해 턴온시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 MuGFET 기반의 다중 포트 SRAM 셀은 통상적인 CMOS 벌크 프로세스에 의해 제공되는 것보다 더 양호한 임계치 이하의 경사, 개선된 매칭 및 더 양호한 노이즈 면역성을 갖는다.
또한, 본 발명에 따른 MuGFET 기반의 다중 포트 SRAM 셀은 MuGFET 트랜지스터를 사용함으로써 액세스 디바이스를 통해 흐르는 오프 전류(off current)가 통상적인 벌크형 CMOS 디바이스에 비해 상당히 낮아지기 때문에, 뛰어난 누설 특성을 구비한 소형의(compact) 메모리 셀을 생성할 수 있다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하며, 본 발명이 실현될 수 있는 구체적인 실시예가 예시적으로 도시된 첨부 도면에 대한 참조가 이루어진다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하 게 기술되며, 또한 기타 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 그리고 전기적인 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 예시적인 실시예에 대한 이하의 설명은 제한적인 의미를 갖는 것이 아니며, 본 발명의 범위는 첨부된 청구범위에 의해 제한된다.
다중 포트 SRAM 셀은 MuGFET로 형성된다. MuGFET 기반의 다중 포트 SRAM 셀은 통상적인 CMOS 벌크 프로세스에 의해 제공되는 것보다 더 양호한 임계치 이하의 경사, 개선된 매칭 및 더 양호한 노이즈 면역성을 가질 수 있다. MuGFET 트랜지스터의 사용은 또한, 액세스 디바이스를 통해 흐르는 오프 전류(off current)가 통상적인 벌크형 CMOS 디바이스에 비해 상당히 낮아지기 때문에, 뛰어난 누설 특성을 구비한 소형의(compact) 메모리 셀을 생성할 수 있다. 예시적인 2중 포트 회로 및 레이아웃이 3중 포트 회로 및 n중 포트 회로와 함께 도시되어 있다.
도 1은 예시적인 실시예에 따른 2중 포트 MuGFET SRAM 코어 셀(100)의 개략적인 다이어그램이다. 한 쌍의 nMOS(n-형 금속 산화물 반도체) 액세스 트랜지스터(110,112)는 때때로 워드선 A로 지칭되는 제 1 워드선(115)에 결합된 게이트를 구비한다. 액세스 트랜지스터(110,112)의 소스(sources)는 제 1 비트선(117)(BLA) 또는 상보 비트선(119)(/BLA)에 결합된다. 한 쌍의 pMOS 풀업 트랜지스터(120,122) 및 한 쌍의 nMOS 풀다운 트랜지스터(130,132)는 크로스 결합된 인버터를 형성하도록 결합된다. 풀업 트랜지스터(120,122)는 공급 전압(VDD: 전압 드레인 드레인)에 결합되고, 풀다운 트랜지스터(130,132)는 접지(VSS: 전압 소스 소스)에 결합된다.
일 실시예에서, 트랜지스터는, 풀다운 트랜지스터(130,132)가 하나의 핀(fin) 또는 증가된 전류 용량(current capacity)을 위해 더 많은 핀을 구비한, MuGFET 타입의 트랜지스터이다. MuGFET 트랜지스터의 게이트는 디바이스의 채널로서 기능하는 핀에 대한 다중 게이트 효과(multiple gate effect)를 제공하기 위해 적어도 핀의 양쪽 측면을 횡단한다.
풀업 트랜지스터는 일 실시예에서 p-형일 수 있으며, 나머지 다른 트랜지스터는 n-형일 수 있다. 추가적인 실시예에서, 풀업 트랜지스터는 n-형일 수 있으며, 또한 나머지 다른 트랜지스터는 p-형일 수 있다.
일 실시예에서, 제 2 세트의 액세스 트랜지스터(140,142)는 제 1 세트의 액세스 트랜지스터(110,112)와 동일한 방법으로 풀업 트랜지스터 및 풀다운 트랜지스터 사이에서 결합된다. 제 2 세트의 액세스 트랜지스터(140,142)의 게이트는 참조부호 150의 워드선 B에 결합되고, 소스는 참조부호 155 및 157의 비트선 B에 결합된다.
동작시, 상보 비트선이 충전(charged)될 수 있으며, 다양한 세트의 액세스 트랜지스터가 각각의 워드선에 의해 턴온될 수 있다. 그 후, 메모리 셀 내에 저장된 값을 결정하기 위해 비트선 상의 값을 감지하도록 감지 증폭기(sense amplifiers)가 사용될 수 있다. 액세스 트랜지스터 쌍 중 어느 하나 또는 양자는, 비트선이 상이한 디바이스에 의해 또는 동일한 디바이스의 상이한 부분에 의해 메모리 셀에 개별적인 액세스를 제공하도록 충전됨에 따라 동시에 또는 비동기적으로 턴온될 수 있다.
도 2는 다중 포트 SRAM 디바이스에서 사용하기 위한 단일 핀 MuGFET 트랜지 스터(200)의 사시도를 도시한 도면이다. 단일 핀 트랜지스터(200)는 핀(210)으로도 지칭되는 몸체(210)를 구비한다. 핀(210)은 절연 표면(215) 상에 형성될 수 있거나, 또는 절연층이 없이 기판(220) 상에 형성되거나 또는 기판(220)에 의해 지지될 수 있다. 절연 표면(215)은 실리콘 또는 기타 다른 반도체 기판(220) 상의 매립형 산화물 또는 기타 다른 절연층일 수 있다. 게이트 유전체(230)는 반도체 핀(210)의 상부 및 측면 상에 형성된다. 게이트 전극(235)은 게이트 유전체(230)의 상부 및 측면 상에 형성되며, 금속층을 포함할 수 있다. 소스(240) 영역 및 드레인(245) 영역은 게이트 전극(235)의 어느 일 측면 상의 반도체 핀(210) 내에 형성될 수 있으며, 다양한 실시예에서 게이트 전극(235) 아래에서 핀(210)보다 상당히 더 커지도록 측방향으로(laterally) 확장될 수 있다.
핀(210)은 상부 표면(250) 및 측방향으로 대향하는 측벽(255)을 구비한다. 반도체 핀(210)은 T에 해당하는 높이 또는 두께 및 W에 해당하는 폭을 구비한다. 단일 핀 MuGFET 트랜지스터의 게이트 폭은 반도체 몸체(210) 상에 형성된 3개의 게이트 각각의 게이트 폭의 합 또는 T+W+T에 해당하며, 이것은 높은 이득(high gain)을 제공한다. 만일 MuGFET 디바이스가 절연체 상에 형성되는 경우, 더 양호한 노이즈 면역성이 얻어질 수 있다. 이러한 절연체 상의 형성은 디바이스들 간의 절연을 제공하며, 그에 따라 더 양호한 노이즈 면역성을 제공한다. 더 양호한 노이즈 면역성은 SRAM에서 다른 트랜지스터와의 간섭이 없이 다중 포트의 형성을 가능하게 한다. 게이트가 핀 또는 채널의 2개 이상의 측면을 횡단하도록 하면, 종래 벌크형 CMOS 디바이스보다 오프 전류(off current)가 훨씬 더 신속해진다.
MuGFET 트랜지스터의 사용은 또한 벌크형 CMOS 디바이스에 있어서보다 더 큰 경사를 갖는 더 양호한 임계값 이하의 경사를 제공할 수 있어서, 디바이스가 더 신속하게 스위치 오프한다. 채널이 좁은 핀을 사용하여 형성되기 때문에, 디바이스들의 개선된 매칭이 평면 벌크형 CMOS 디바이스에 있어서보다 상당히 용이해질 수 있어서, 전류 특성의 더 양호한 제어가 가능해진다.
도 3은 도 1의 2중 포트 MuGFET SRAM 코어 셀의 예시적인 레이아웃(300)이다. 레이아웃(300)은 매우 소형이어서, 레이아웃을 외측으로 여러번(multiple times) 접음(folding)으로써 어레이 내의 SRM 셀이 더 높은 밀도를 갖도록 해준다. 도 3에서, 도 1의 구성요소들은 동일한 참조부호가 붙여진다. 트랜지스터들은 대응하는 핀들에 의해 식별된다. 워드선 및 비트선은 또한 마찬가지로 공급 전원 VDD 및 접지 VSS에 대한 연결에 따라 식별된다. 추가적인 연결을 예시하기 위해, 크로스 결합(cross coupling)을 제공하도록 게이트들을 풀업 트랜지스터 및 풀다운 트랜지스터의 각각의 활성 영역에 결합하는 금속 경로(metal paths)가 또한 참조부호 310 및 312에 도시되어 있다.
다수의 기타 다른 레이아웃이 도 1의 2중 포트 MuGFET 코어 셀을 형성하기 위해 당업자에 의해 사용될 수 있다. 레이아웃(300)은 파선(broken line) 또는 대시선(dash line)에 의해 표시되는 개별적인 셀 경계를 제공하며, 중앙 셀의 경계는 pFET 트랜지스터들만을 포함한다. 이것은 셀 성능을 최적화하도록 전류 특성을 변경하기 위해 상이한 트랜지스터들에 대해 사용될 상이한 프로세싱을 가능하게 할 수 있다. 추가적인 레이아웃이 최소 면적으로 SRAM 셀 내에서 셀 복제(ell replication)를 최적화하도록 제공될 수 있다.
도 4는 예시적인 실시예에 따른 3중 포트 MuGFET SRAM 코어 셀(400)의 개략적인 다이어그램이다. 셀(400)은 셀(100)과 유사하며, 참조부호가 일관되게 부여된다. 2개 세트의 액세스 디바이스들(110,112 및 140,142)에 추가하여, 셀(400)은 크로스 결합된 인버터 셀에 유사하게 결합되는 제 3 세트의 액세스 디바이스(412,414)를 추가로 포함한다. 제 3 워드선(416)은 또한, 크로스 결합된 인버터 셀을 액세스하기 위해 제 3 세트의 액세스 디바이스(412,414)를 선택적으로 턴온시키도록, 제 3 세트의 액세스 디바이스(412,414)에 결합된다. 비트선(BLC)(420) 및 상보 비트선(/BLC)(422)은 또한 제 3 세트의 액세스 디바이스(412,414)에 결합되어, 미도시된 검지 회로(detection circuitry)에 셀의 상태를 제공한다. 다수의 상이한 레이아웃이 3중 포트 MuGFET SRAM 코어 셀(400)을 형성하도록 사용될 수 있다.
추가적인 포트를 제공하기 위한 추가적인 실시예에서, 추가 세트의 액세스 디바이스, 워드선, 및 비트선이 제공될 수 있다.
요약서는 독자들이 기술적 개시 내용의 특징 및 요점을 신속하게 확인하는 것을 허용하도록 요구하는 37 연방 규정 코드(C.F.R.) 섹션 1.72(b)와 일치하도록 제공된다. 요약서는 청구범위의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않는 것으로 이해되도록 제출된다.
도 1은 예시적인 실시예에 따른 2중 포트 MuGFET SRAM 코어 셀의 개략적인 다이어그램이다.
도 2는 2중 포트 MuGFET SRAM 코어 셀에서 사용하기 위한 MuGFET 트랜지스터의 사시도 다이어그램이다.
도 3은 도 1의 2중 포트 MuGFET SRAM 코어 셀의 예시적인 레이아웃이다.
도 4는 예시적인 실시예에 따른 3중 포트 MuGFET SRAM 코어 셀의 개략적인 다이어그램이다.

Claims (29)

  1. 회로에 있어서,
    크로스 결합된 인버터 셀을 구비한 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스;
    제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및
    제 2 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스
    를 포함하는 회로.
  2. 제 1항에 있어서,
    상기 크로스 결합된 인버터 셀은 한 세트의 풀업 MuGFET 및 한 쌍의 풀다운 MuGFET를 포함하는 회로.
  3. 제 2항에 있어서,
    상기 풀다운 MuGFET는 다중 핀 n-형 MuGFET인 회로.
  4. 제 1항에 있어서,
    상기 크로스 결합된 인버터 셀은 4개의 MuGFET로 구성되는 회로.
  5. 제 1항에 있어서,
    상기 MuGFET는 폭이 대략 20nm 이하인 핀(fins)을 구비하는 회로.
  6. 회로에 있어서,
    크로스 결합된 인버터 셀을 구비한 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스;
    상기 SRAM 디바이스에 제 1 액세스를 제공하기 위한 수단; 및
    상기 SRAM 디바이스에 제 2 액세스를 제공하기 위한 수단
    을 포함하는 회로.
  7. 제 1항에 있어서,
    상기 제 1 액세스를 제공하기 위한 수단 및 상기 제 2 액세스를 제공하기 위한 수단이 단일 핀 MuGFET를 포함하는 회로.
  8. 제 6항에 있어서,
    상기 회로가 상기 SRAM 디바이스에 제 3 액세스를 제공하기 위한 수단을 추가로 포함하는 회로.
  9. 제 6항에 있어서,
    상기 회로가 다중 워드선을 추가로 포함하되, 상기 다중 워드선 각각은 상기 제 1 액세스를 제공하기 위한 수단 및 상기 제 2 액세스를 제공하기 위한 수단 중 어느 하나에 결합되는 회로.
  10. 제 9항에 있어서,
    상기 회로는 다중 쌍의 비트선을 추가로 포함하되, 상기 다중 쌍의 비트선 각각은 상기 SRAM 디바이스에 액세스를 제공하기 위한 상이한 수단에 결합되는 회로.
  11. 회로에 있어서,
    멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스에 대해 크로스 결합된 인버터 메모리 셀;
    제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스;
    제 2 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스;
    상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스에 각각 결합되는 제 1 워드선 및 제 2 워드선; 및
    상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스에 각각 결합되는 제 1 쌍의 상보 비트선 및 제 2 쌍의 상보 비트선
    을 포함하는 회로.
  12. 제 11항에 있어서,
    상기 제 1 워드선 및 상기 제 2 워드선은 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스의 게이트(gates)에 결합되고,
    상기 제 1 쌍의 상보 비트선 및 상기 제 2 쌍의 상보 비트선은 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스의 드레인(drains)에 결합되는
    회로.
  13. 제 11항에 있어서,
    상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스는 n-형 MuGFET인 회로.
  14. 제 11항에 있어서,
    상기 크로스 결합된 인버터는 n-형 풀다운 MuGFET 및 p-형 풀업 MuGFET를 포함하는 회로.
  15. 정적 랜덤 액세스 메모리(SRAM) 회로에 있어서,
    어레이 내에 형성된 다중 메모리 셀을 포함하고,
    상기 다중 메모리 셀 각각은
    멀티게이트 전계 효과 트랜지스터(MuGFET)를 구비한 크로스 결합된 인버터 메모리 셀;
    제 1 포트를 제공하도록 상기 크로스 결합된 인버터 메모리 셀에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및
    제 2 포트를 제공하도록 상기 크로스 결합된 인버터 메모리 셀에 결합되는 제 2 세트의 MuGFET 액세스 디바이스
    를 포함하는 SRAM 회로.
  16. 제 15항에 있어서,
    상기 크로스 결합된 인버터 메모리 셀은 한 세트의 풀업 MuGFET 및 한 쌍의 풀다운 MuGFET를 포함하는 SRAM 회로.
  17. 제 16항에 있어서,
    상기 한 쌍의 풀다운 MuGFET는 다중 핀 n-형 MuGFET인 SRAM 회로.
  18. 제 15항에 있어서,
    상기 크로스 결합된 인버터 메모리 셀은 4개의 MuGFET로 형성되는 SRAM 회로.
  19. 제 15항에 있어서,
    상기 MuGFET는 폭이 대략 20nm 이하인 핀(fins)을 구비하는 SRAM 회로.
  20. 회로에 있어서,
    4개의 멀티게이트 전계 효과 트랜지스터(MuGFET)를 포함하는 크로스 결합된 인버터 셀을 구비한 MuGFET 기반의 정적 랜덤 액세스 메모리(SRAM) 디바이스;
    제 1 포트를 제공하도록 상기 SRAM 디바이스에 결합되는 제 1 세트의 MuGFET 액세스 디바이스; 및
    상기 SRAM 디바이스에 결합되는 제 2 세트의 MuGFET 액세스 디바이스
    를 포함하고,
    상기 4개의 MuGFET는 각각 적어도 하나의 핀 및 상기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하고,
    상기 제 1 세트의 MuGFET 액세스 디바이스의 각각의 트랜지스터는 적어도 하나의 핀 및 상기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하며,
    상기 제 2 세트의 MuGFET 액세스 디바이스의 각각의 트랜지스터는 제 2 포트를 제공하도록 적어도 하나의 핀 및 상기 핀의 적어도 2개의 측면을 덮는 게이트를 구비하는
    회로.
  21. 제 20항에 있어서,
    상기 크로스 결합된 인버터 셀은 한 세트의 풀업 MuGFET 및 한 쌍의 풀다운 MuGFET를 포함하는 회로.
  22. 제 21항에 있어서,
    상기 한 쌍의 풀다운 MuGFET는 다중 핀 n-형 MuGFET인 회로.
  23. 제 20항에 있어서,
    상기 MuGFET의 상기 핀(fins)은 폭이 대략 20nm 이하인 회로.
  24. 제 20항에 있어서,
    상기 회로는 정적 랜덤 액세스 메모리(SRAM) 어레이를 형성하도록 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스 각각에 대한 워드선 및 상기 제 1 세트의 MuGFET 액세스 디바이스 및 상기 제 2 세트의 MuGFET 액세스 디바이스 각각에 대한 비트선을 구비한 어레이 내에서 복제되는 회로.
  25. 멀티게이트 전계 효과 트랜지스터(MuGFET) 기반의 메모리 셀을 액세스하기 위한 방법에 있어서,
    각각이 개별 쌍의 MuGFET 액세스 트랜지스터에 결합되는 2쌍의 상보 비트선 을 충전시키는 단계; 및
    상기 개별 쌍의 MuGFET 액세스 트랜지스터를 개별 워드선을 통해 턴온시키는 단계
    를 포함하는 메모리 셀 액세스 방법.
  26. 제 25항에 있어서,
    상기 메모리 셀 액세스 방법은 상기 메모리 셀 내에 저장된 값을 결정하기 위해 상기 상이한 쌍의 상보 비트선 상의 전압을 감지하는 단계를 추가로 포함하는 메모리 셀 액세스 방법.
  27. 제 25항에 있어서,
    상기 MuGFET 기반의 메모리 셀은 한 세트의 풀업 MuGFET 및 한 쌍의 풀다운 MuGFET를 포함하는 크로스 결합된 인버터 셀(cross coupled inverter cell)을 포함하는 메모리 셀 액세스 방법.
  28. 제 27항에 있어서,
    상기 한 쌍의 풀다운 MuGFET는 다중 핀 n-형 MuGFET인 메모리 셀 액세스 방법.
  29. 제 25항에 있어서,
    상기 MuGFET 기반의 메모리 셀은 2개의 MuGFET p-형 풀업 트랜지스터 및 2개의 MuGFET n-형 풀다운 트랜지스터로 형성되는 인버터 셀을 포함하는 메모리 셀 액세스 방법.
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