CN116230043A - 半导体器件 - Google Patents

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CN116230043A CN202211503949.4A CN202211503949A CN116230043A CN 116230043 A CN116230043 A CN 116230043A CN 202211503949 A CN202211503949 A CN 202211503949A CN 116230043 A CN116230043 A CN 116230043A
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wiring
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extending
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崔圭源
尹锡
李灿昊
金兑衡
白尚叶
李仁学
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Abstract

一种半导体器件包括：衬底，包括第一存储单元、在第一方向上与第一存储单元相邻的第二存储单元、以及在第二方向上与第一存储单元和第二存储单元相邻的比较器电路；真位线和互补位线，与第一存储单元和第二存储单元电连接并且从衬底上的第一布线层在第一方向上延伸；第一电源布线，位于第一布线层上，在真位线与互补位线之间在第一方向上延伸，并且与第一存储单元和第二存储单元电连接；第一字线和第二字线，从衬底上的第二布线层在第二方向上延伸；第一字线焊盘，位于第一布线层上，并且将第一存储单元与第一字线电连接；第二字线焊盘，位于第一布线层上，并且将第二存储单元与第二字线电连接；以及第一接地焊盘，位于第一布线层上。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年12月2日在韩国知识产权局提交的韩国专利申请No.10-2021-0170630的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本公开的示例实施例涉及半导体器件。
背景技术
内容可寻址存储器可以是在涉及极高速度的搜索应用中使用的特殊存储器。内容可寻址存储器可以缩写为CAM，也可以称为关联存储器。
与当用户提供相应地址时可以返回存储在存储地址的数据的RAM不同，在CAM中，当用户提供搜索项时，CAM可以搜索其整个存储空间，并且可以连同与搜索项相关的数据一起返回其中存在相应搜索项的地址。
CAM单元可以基本上包括负责存储的SRAM和负责比较的CAM端口，它们可以形成CAM单元，并且通常可以有NOR型CAM和NAND型CAM。
NOR型存储器可以被相对广泛地使用，因为NOR型存储器比NAND型存储器更快，10T(10晶体管)NOR型CAM可以被称为二态CAM(BCAM)，并且16T NOR型CAM可以被称为三态CAM(TCAM)。
BCAM可以在一个单元中仅存储0或1，而TCAM除了0和1之外还可以存储“X”(无关)，从而可以在搜索中提供更大的灵活性。例如，当“1”存储在TCAM中时，可以在将“1”输入到TCAM搜索行时将“1”输出到匹配行，并且当输入“0”时，可以输出“0”。当“X”存储在TCAM中时，无论“0”还是“1”被输入到TCAM的搜索行，均可以从匹配行输出“1”。
提供这种灵活性可能需要额外的成本，并且与BCAM相比，TCAM可能需要额外的存储器来存储“X”状态。
发明内容
本公开的示例实施例可以提供具有提高的集成密度和性能的半导体器件。
本公开的示例实施例可以提供形成在TCAM单元区域上的金属布线的改进布局。
根据本公开的示例实施例，一种半导体器件包括：包括：衬底，所述衬底包括第一存储单元、在第一方向上与所述第一存储单元相邻的第二存储单元、以及在与所述第一方向相交的第二方向上与所述第一存储单元和所述第二存储单元相邻的比较器电路；真位线和互补位线，所述真位线和所述互补位线与所述第一存储单元和所述第二存储单元电连接并且从所述衬底上的第一布线层(在本公开中，例如，“从所述衬底上的第一布线层”可以被理解为“在所述衬底上的第一布线层中”，并且该解释同样适用于其他类似表述)在所述第一方向上延伸；第一电源布线，所述第一电源布线位于所述第一布线层上，在所述真位线与所述互补位线之间在所述第一方向上延伸，并且与所述第一存储单元和所述第二存储单元电连接；第一字线和第二字线，所述第一字线和所述第二字线从所述衬底上的与所述第一布线层不同的第二布线层在所述第二方向上延伸；第一字线焊盘，所述第一字线焊盘位于所述第一布线层上，并且将所述第一存储单元与所述第一字线电连接；第二字线焊盘，所述第二字线焊盘位于所述第一布线层上，并且将所述第二存储单元与所述第二字线电连接；以及第一接地焊盘，所述第一接地焊盘位于所述第一布线层上，与所述第一存储单元和所述第二存储单元电连接，并且在所述第二方向上处于与一个所述第一字线焊盘和一个所述第二字线焊盘相同的位置。
根据本公开的示例实施例，一种半导体器件，包括：衬底，所述衬底包括存储区域和比较区域；第一有源区至第四有源区，所述第一有源区至所述第四有源区从所述存储区域在第一方向上延伸，并且在与所述第一方向相交的第二方向上彼此间隔开；第五有源区，所述第五有源区在所述比较区域中在所述第二方向上与所述第四有源区间隔开，并且在所述第一方向上延伸；第一栅极结构和第四栅极结构，所述第一栅极结构和所述第四栅极结构在所述第二方向上延伸并且与所述第一有源区至所述第四有源区相交；第二栅极结构和第三栅极结构，所述第二栅极结构和所述第三栅极结构在所述第二方向上延伸并且与所述第一有源区至所述第五有源区相交；第五栅极结构，所述第五栅极结构在所述第二方向上延伸，与所述第五有源区相交，并且在所述第一方向上处于与所述第一栅极电极相同的位置；第六栅极结构，所述第六栅极结构在所述第二方向上延伸，与所述第五有源区相交，并且在所述第一方向上处于与所述第四栅极电极相同的位置；有源接触，所述有源接触与所述第一栅极结构至所述第六栅极结构相邻并且与所述第一有源区至所述第五有源区中的至少一者连接；第一字线焊盘和第二字线焊盘，所述第一字线焊盘与所述第二栅极结构连接，所述第二字线焊盘在所述第二方向上处于与所述第一字线焊盘相同的位置并且与所述第三栅极结构连接；第三字线焊盘和第四字线焊盘，所述第三字线焊盘与所述第一栅极结构连接，所述第四字线焊盘在所述第二方向上处于与所述第三字线焊盘相同的位置并且与所述第四栅极结构连接；第一接地焊盘，所述第一接地焊盘在所述第二方向上处于与所述第一字线焊盘和所述第二字线焊盘相同的位置，与所述第一有源区连接，并且连接到与所述第一栅极结构相邻的有源接触；第二接地焊盘，所述第二接地焊盘设置在所述第二方向上与所述第一字线焊盘和所述第二字线焊盘相同的位置，与所述第一有源区连接，并且连接到与所述第四栅极结构相邻的有源接触；以及第三接地焊盘，所述第三接地焊盘在所述第二方向上处于与所述第三字线焊盘和所述第四字线焊盘相同的位置，与所述第四有源区连接，并且与由所述第二栅极结构和所述第三栅极结构共享的有源区连接。
根据本公开的示例实施例，一种半导体器件，包括：衬底，所述衬底包括在第一方向上延伸的有源区、与所述有源区相交并且在第二方向上延伸的第一栅极结构至第四栅极结构、与所述第一栅极结构至所述第四栅极结构中的至少一者相邻的有源接触、以及分别与第二栅极结构和第三栅极结构连接的第一存储单元和第二存储单元；第一搜索线，所述第一搜索线从所述衬底上的第一布线层在所述第一方向上延伸，并且与所述第一栅极结构连接；第二搜索线，所述第二搜索线从所述第一布线层在所述第一方向上延伸并且与所述第四栅极结构连接；以及第一接地布线，所述第一接地布线位于所述第一布线层上，在所述第一搜索线与所述第二搜索线之间在所述第一方向上延伸，并且连接到与所述第一栅极结构相邻的有源接触和与所述第四栅极结构相邻的有源接触。
根据本公开的示例实施例，一种半导体器件包括：衬底，所述衬底包括在第一方向上延伸的有源区、与所述有源区相交并且在第二方向上延伸的第一栅极结构至第四栅极结构、与所述第一栅极结构至所述第四栅极结构中的至少一者相邻的有源接触、以及分别与第二栅极结构和第三栅极结构连接的第一存储单元和第二存储单元；第一接地布线，所述第一接地布线位于所述衬底上的第一布线层上，并且连接到与所述第一栅极结构相邻的有源接触和与所述第四栅极结构相邻的有源接触；第一搜索线，所述第一搜索线从所述第一布线层在所述第一方向上延伸并且与所述第一栅极结构连接；第二搜索线，所述第二搜索线从所述第一布线层在所述第一方向上延伸并且与所述第四栅极结构连接；以及匹配线焊盘，所述匹配线焊盘在所述第一布线层上与由所述第二栅极结构和所述第三栅极结构共享的有源接触连接，其中，所述第一搜索线和所述第二搜索线位于所述第一接地布线与所述匹配线焊盘之间，并且所述第一接地布线与所述第一存储单元和所述第二存储单元相邻。
根据本公开的示例实施例，一种半导体器件包括：衬底，所述衬底包括在第一方向上延伸的有源区、与所述有源区相交并且在第二方向上延伸的第一栅极结构至第四栅极结构、与所述第一栅极结构至所述第四栅极结构中的至少一者相邻的有源接触、以及分别与所述第二栅极结构和所述第三栅极结构连接的第一存储单元和第二存储单元；第一搜索线，所述第一搜索线从所述衬底上的第一布线层在所述第一方向上延伸，并且与所述第一栅极结构连接；第二搜索线，所述第二搜索线从所述第一布线层在所述第一方向上延伸并且与所述第四栅极结构连接；匹配线焊盘，所述匹配线焊盘在所述第一布线层上与由所述第二栅极结构和所述第三栅极结构共享的有源接触连接；第一接地焊盘，所述第一接地焊盘在所述第一布线层上连接到与所述第一栅极结构相邻的有源接触；第二接地焊盘，所述第二接地焊盘在所述第一布线层上连接到与所述第四栅极结构相邻的有源接触，其中，所述第一接地焊盘和所述第二接地焊盘以及所述匹配线焊盘在所述第二方向上处于相同的位置。
附图说明
从下面结合附图的详细描述中，将更清楚地理解本公开中阐述的上述和其他方面、特征和优点，在附图中：
图1是示出了根据本公开的示例实施例的三态内容可寻址存储器(TCAM)的电路图；
图2是示出了根据本公开的比较示例的半导体器件的布局图；
图3是示出了根据本发明主题的比较示例的半导体器件的布局图；
图4是示出了图3中的布局图的前端处理的布局的布局图；
图5是示出了将第一布线层添加到图4中的布局的示例的布局图；
图6是示出了图3中的布局图中的第一布线层和第二布线层的布局图；
图7是示出了沿着线I-I'截取的图3中的布局的横截面图；
图8是示出了沿着线II-II'截取的图3中的布局的横截面图；
图9是示出了根据本发明主题的第二示例实施例的半导体器件的布局图；
图10是示出了将第一布线层添加到图9中的布局图的前端工艺的布局中的示例的布局图；
图11是示出了图9中的布局图中的第一布线层和第二布线层的布局图；
图12是示出了沿着线III-III'截取的图9中的布局的横截面图；
图13是示出了根据本发明主题的第三示例实施例的半导体器件的布局图；
图14是示出了将第一布线层添加到图13中的布局图的前端工艺的布局中的示例的布局图；
图15是示出了图13中的布局图中的第一布线层至第三布线层的布局图；
图16是示出了沿着线I-I'截取的图3中的布局的横截面图；以及
图17是示出了沿着线II-II'截取的图3中的布局的横截面图。
具体实施方式
在下文中，将参照附图描述本发明主题的实施例。然而，本发明主题可以以许多不同的形式实施，并且不应该被解释为限于本文阐述的实施例。在附图中，贯穿本申请，相同的数字指代相同的元件，并且可以省略重复的描述。应当理解，尽管在本文中使用了术语“第一”、“第二”等来描述各种元件，但是这些元件不应当受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。因此，例如，下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。如文中中使用的，术语“和/或”包括相关所列项中一个或更多个的任意和所有组合。注意，关于一个实施例描述的方面可以结合到不同的实施例中，尽管没有相对于其的具体描述。即，所有实施例和/或任何实施例的特征能够以任何方式和/或组合进行组合。
图1是示出了根据示例实施例的三态内容可寻址存储器(TCAM)的电路图。
TCAM单元区域可以包括存储区域SR和比较区域CR。存储区域SR可以包括第一单元区域R1和第二单元区域R2。
第一单元区域R1可以包括在电源端子VDD与接地端子VSS之间彼此并联连接的第一反相器INV1和第二反相器INV2，以及与第一反相器INV1和第二反相器INV2的输出端子连接的通道晶体管PS1和PS2。第一反相器INV1和第二反相器INV2以及第一通道晶体管PS1和第二通道晶体管PS2可以提供第一存储单元。
第一通道晶体管PS1和第二通道晶体管PS2可以分别与真位线BLT和互补位线BLC连接。第一通道晶体管PS1和第二通道晶体管PS2的栅极可以与数据字线CWL连接。
第一反相器INV1可以包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器可以包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以被配置为P沟道MOS(PMOS)晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可以被配置为N沟道MOS(NMOS)晶体管。
第一反相器INV1和第二反相器INV2可以被包括在单个锁存电路中。具体地，第一反相器INV1的输入端子可以与第二反相器INV2的输出端子连接，并且第二反相器INV2的输入端子可以与第一反相器INV1的输出端子连接。
类似地，第二单元区域R2可以包括在电源端子VDD与接地端子VSS之间彼此并联连接的第三反相器INV3和第四反相器INV4，以及与第三反相器INV3和第四反相器INV4的输出端子连接的第三通道晶体管PS3和第四通道晶体管PS4。第三反相器INV3和第四反相器INV4以及第三通道晶体管PS3和第四通道晶体管PS4可以提供第二存储单元。
第三通道晶体管PS3和第四通道晶体管PS4可以分别与真位线BLT和互补位线BLC连接。第三通道晶体管PS3和第四通道晶体管PS4的栅极可以与屏蔽字线(mask word line)MWL连接。
第三反相器INV3可以包括彼此串联连接的第三上拉晶体管PU3和第三下拉晶体管PD3，并且第四反相器INV4可以包括彼此串联连接的第四上拉晶体管PU4和第四下拉晶体管PD4。第三上拉晶体管PU3和第四上拉晶体管PU4可以被配置为PMOS晶体管，并且第三下拉晶体管PD3和第四下拉晶体管PD4可以被配置为NMOS晶体管。
第三反相器INV3和第四反相器INV4可以被包括在锁存电路中。具体地，第三反相器INV3的输入端子可以与第四反相器INV4的输出端子连接，并且第四反相器INV4的输入端子可以与第三反相器INV3的输出端子连接。
示例实施例中的半导体器件的第一单元区域R1和第二单元区域R2可以被包括在数据单元和/或屏蔽单元(mask cell)中。在图1的示例中，第一单元区域R1的第一存储单元可以被配置为数据单元，并且第二单元区域R2的第二存储单元可以被配置为屏蔽单元。然而，其示例实施例不限于此，并且第二存储单元可以被配置为数据单元，并且第一存储单元可以被配置为屏蔽单元。
为了在TCAM中存储数据，数据可以通过真位线BLT存储在第一单元区域R1中，并且屏蔽数据(mask data)可以存储在第二单元区域R2中。例如，当数据“1”将要被存储在TCAM中时，数据“1”可以被存储在第一单元区域R1中，而数据“0”可以被存储在第二单元区域R2中。
具体地，为了将数据“1”存储在第一单元区域R1中，可以向数据字线CWL施加电压以导通第一通道晶体管PS1和第二通道晶体管PS2，并且可以向真位线BLT施加与数据“1”相对应的电压，并且可以向互补位线BLC施加与数据“0”相对应的电压。当数据“1”存储在第一单元区域R1中时，可以在真数据节点CT(即，第一反相器INV1的输出端子和第二反相器INV2的输入端子)处产生与数据“1”相对应的电压，并且可以在互补数据节点CC(即，第二反相器INV2的输出端子和第一反相器INV1的输入端子)处产生与数据“0”相对应的电压。
为了将数据“0”存储在第二单元区域R2中，可以向屏蔽字线MWL施加电压以导通第三通道晶体管PS3和第四通道晶体管PS4，可以向真位线BLT施加与数据“0”相对应的电压，并且可以向互补位线BLC施加与数据“0”相对应的电压。当数据“0”存储在第二单元区域R2中时，可以在真屏蔽节点MT(即，第三反相器INV3的输出端子和第四反相器INV4的输入端子)处产生与数据“0”相对应的电压，并且可以在互补屏蔽节点MC(即，第四反相器INV4的输出端子和第三反相器INV3的输入端子)处产生与数据“1”相对应的电压。
当“0”存储在数据单元和屏蔽单元二者中时，存储在存储区域SR中的数据可以表示“无关”(X)。“无关”可以是包括“1”和“0”二者的值。
比较区域CR可以包括第一至第四晶体管T1-T4。第一晶体管T1可以使用互补搜索线SLC的电压作为栅极电压将接地端子VSS与第二晶体管T2串联连接。第二晶体管T2可以使用真数据节点CT的电压作为栅极电压将第一晶体管T1与匹配线ML串联连接。第三晶体管T3可以使用真搜索线SLT的电压作为栅极电压将接地端子VSS与第四晶体管T4串联连接。第四晶体管T4可以使用真屏蔽节点MT的电压作为栅极电压将第三晶体管T3与匹配线ML串联连接。
比较区域CR的第一至第四晶体管T1-T4可以被包括在比较器电路中。比较器电路可以被配置为将施加到搜索线对SLT和SLC的信号与在真数据节点CT和真屏蔽节点MT处产生的电压进行比较，并且可以向匹配线ML输出逻辑“0”或“1”信号。
为了从TCAM搜索数据，可以关断数据字线CWL和屏蔽字线MWL，并且可以对匹配线ML端子进行预充电。当搜索数据“0”时，真搜索线SLT可以关断为“0”，而互补搜索线SLC可以导通为“1”。当真搜索线SLT关断为“0”时，第三晶体管T3的栅极电压信号可以变为“0”，并且第三晶体管T3可以被关断。此外，当互补搜索线SLC导通为“1”时，第一晶体管T1的栅极电压信号可以变为“1”，并且第一晶体管T1可以导通。
当存储在第一单元区域R1中的数据是“0”时，第二晶体管T2的栅极电压信号可以是“0”。因为匹配线ML被第二晶体管T2和第三晶体管T3浮置，所以预充电的匹配线ML的端子可以保持“1”状态，这可以指示匹配状态。当存储在第一单元区域R1中的数据为“1”时，第二晶体管T2的栅极电压信号可以变为“1”，并且第二晶体管T2可以导通。因为匹配线ML可以通过第一晶体管T1和第二晶体管T2与接地信号VSS连接，所以匹配线ML的端子可以放电，并且端子值可以变为“0”，这可以指示“不匹配”状态。
当无关值存储在TCAM中时，即，当“0”存储在第一单元区域R1中并且“0”也存储在第二单元区域R2中时，第二晶体管T2和第四晶体管T4二者的栅极电压信号可以是“0”。在这种情况下，不管真搜索线SLT是导通为“1”还是关断为“0”，匹配线ML均可以浮置，并且可以保持预充电状态。因此，匹配线ML可以指示匹配，而不管真搜索线SLT的状态如何。
可以在包括在TCAM中的第一单元区域R1、第二单元区域R2和比较区域CR上形成有多个布线图案。例如，可以在前述区域上形成电源布线图案和接地布线图案，并且可以形成用于提供字线信号、位线信号和搜索线信号的布线图案，并且可以形成用于从比较区域输出匹配线信号的布线图案。当没有有效地布置多个布线图案时，由布线图案占据的半导体电路的区域可能会增加，使得包括TCAM单元的半导体电路的集成密度可能会降低。
在下文中，可以提供其中包括TCAM单元的半导体电路的集成密度可以提高的布局。
图2是示出了根据比较示例的半导体器件的布局图。
参考图2，根据比较示例的半导体器件可以包括第一单元区域R1、第二单元区域R2和比较区域CR。第一单元区域R1、第二单元区域R2和比较区域CR可以与参考图1描述的第一单元区域R1、第二单元区域R2和比较区域CR相对应。参考图2，第一单元区域R1和第二单元区域R2可以在第一方向上彼此相邻，并且比较区域CR可以在第二方向上与第一单元区域R1和第二单元区域R2相邻。
根据比较示例的半导体器件可以包括在第一方向上延伸的有源区ACT和在第二方向上延伸并且与有源区ACT相交的栅极结构GS。有源区ACT和栅极结构GS可以提供多个半导体器件。
例如，栅极结构GS之一和设置在栅极结构GS两侧的有源区ACT可以提供晶体管。有源区ACT可以连接到与栅极结构GS相邻的有源接触CNT。包括在半导体器件中的晶体管可以彼此连接，并且可以提供参考图1描述的电路。在图2中，示出了其中可以分别形成有通道晶体管PS1-PS4、上拉晶体管PU1-PU4、下拉晶体管PD1-PD4和第一至第四晶体管T1-T4的第一单元区域R1、第二单元区域R2和比较区域CR中的区域。
半导体器件可以包括与栅极结构GS和有源区ACT中的至少一者连接的下布线图案M1。下布线图案M1可以由诸如金属或金属硅化物的导电材料形成，并且可以在第一方向上延伸，如图2所示。一部分下布线图案M1可以在第二方向上设置在相同的位置，并且可以彼此绝缘。例如，将数据字线与第一通道晶体管PS1的栅极连接的数据字线焊盘CWLP和将屏蔽字线与第二通道晶体管PS2的栅极连接的屏蔽字线焊盘MWLP可以在第二方向上设置在相同的位置，并且可以彼此绝缘。
在图2中，下布线图案M1当中彼此相邻的布线图案可以被配置为不同的图案M1_E1和M1_E2。根据半导体工艺精细化的趋势，相邻的下布线图案之间的间隙可以形成得足够窄并且不会彼此干扰。为了形成布线图案，使得彼此相邻的下布线图案不会彼此干扰，可以对彼此相邻的下布线图案M1_E1和M1_E2使用不同的工艺。例如，可以执行在布线层上沉积金属、蚀刻金属、沉积绝缘体并形成下布线图案M1_E1的第一工艺，并且可以执行蚀刻下布线图案M1_E1之间的绝缘体、沉积金属并形成与下布线图案M1_E1相邻的下布线图案M1_E2的第二工艺。
下布线图案M1可以通过栅极接触CB与至少一个栅极结构GS连接，并且可以提供信号路径，输入信号通过该信号路径传输到由半导体器件提供的电路。输入信号可以通过至少一个下布线图案M1输入到一个栅极结构GS，并且输出信号可以通过至少一个有源区ACT输出。
根据图2中的比较示例，形成在TCAM单元区域上的下布线图案M1可以包括三条接地布线M1(VSS)。三条接地布线M1(VSS)中的两条接地布线可以为第一单元区域R1和第二单元区域R2提供接地，并且另一条接地布线可以为比较区域CR提供接地。下布线图案M1(包括三条接地布线M1(VSS))可以在第二方向上形成在TCAM单元区域上部的11个轨道(track)中。例如，数据字线焊盘CWLP和屏蔽字线焊盘MWLP可以设置在第一轨道①上，并且下布线图案M1可以以与在第二轨道②中设置接地布线M1(VSS)相同的方式形成在11个轨道中。即使当彼此相邻的TCAM单元在TCAM单元的两端共享下布线图案M1时，下布线图案M1也可以在每个TCAM单元中在第二方向上平均形成在10个轨道中。TCAM单元区域在第二方向上的长度可以基于下布线图案M1的数目而增加，并且TCAM单元区域长度的增加可以增加半导体器件的面积。
在示例实施例中，可以提供一种半导体器件，在该半导体器件中，包括在TCAM单元区域中的接地布线M1(VSS)的数目减少，因此可以提高集成密度。在下文中，将参考图3至图13更详细地描述根据示例实施例的半导体器件。
图3是示出了根据本发明主题的一些实施例的比较示例的半导体器件的布局图。图4是示出了图3中的布局图的前端处理的布局的布局图。图5是示出了将第一布线层添加到图4中的布局的示例的布局图。图6是示出了图3中的布局图中的第一布线层和第二布线层的布局图。图7是示出了沿着线I-I'截取的图3中的布局的横截面图。图8是示出了沿着线II-II'截取的图3中的布局的横截面图。
参考图3至图8，示例实施例中的半导体器件200可以包括衬底201、有源区ACT、栅极结构GS、有源接触CNT和布线图案M1、M2和M3。
衬底201可以由一种或更多种半导体材料形成，包括但不限于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和/或InP。此外，可以使用绝缘体上硅(SOI)衬底。
衬底201可以包括第一单元区域R1、第二单元区域R2和比较区域CR。第一单元区域R1、第二单元区域R2和比较区域CR可以被包括在TCAM单元区域中，并且每个区域可以与参考图1描述的示例相对应。参考图3，第一单元区域R1和第二单元区域R2可以在第一方向上彼此相邻。比较区域CR可以在第二方向上与第一单元区域R1和第二单元区域R2相邻。
参考图3，第一单元区域R1与第二单元区域R2之间的边界线可以在第二方向上延伸，并且第一单元区域R1与比较区域CR之间的边界线可以在第一方向上延伸。第二单元区域R2与比较区域CR之间的边界线也可以在第一方向上延伸。
第一方向和第二方向可以彼此垂直。然而，其示例实施例不限于此。第三方向可以垂直于第一方向和第二方向二者。
第一单元区域R1和第二单元区域R2可以是存储区域SR。参考图1描述的第一存储单元和第二存储单元可以形成在第一单元区域R1和第二单元区域R2中。
比较区域CR可以被配置为将第一单元区域R1和第二单元区域R2的信号与输入到真搜索线SLT的信号进行比较。示例实施例中的半导体器件200可以形成包括第一单元区域R1、第二单元区域R2和比较区域CR的TCAM单元。
参考图4，半导体器件200可以包括在第一方向上延伸并且可以在第二方向上彼此间隔开的有源区ACT1-ACT5。在有源区ACT1-ACT5当中，第一有源区ACT1、第四有源区ACT4和第五有源区ACT5可以被配置为N型掺杂区，并且第二有源区ACT2和第三有源区ACT3可以被配置为P型掺杂区。
此外，半导体器件200可以包括在第二方向上延伸并且在第一方向上彼此间隔开的栅极结构GS1-GS6。栅极结构GS1-GS6当中的第二栅极结构GS2可以延伸跨越第一单元区域R1和比较区域CR，并且第三栅极结构GS3可以延伸跨越第二单元区域R2和比较区域CR。第一栅极结构GS1和第五栅极结构GS5可以在第一方向上设置在相同的位置，并且可以在第一单元区域R1与比较区域CR之间绝缘。此外，第四栅极结构GS4和第六栅极结构GS6可以在第一方向上设置在相同的位置，并且可以在第二单元区域R2与比较区域CR之间绝缘。
有源接触CNT1-CNT10可以在栅极结构GS1-GS6之间在第二方向上延伸。有源接触CNT1-CNT10可以将有源区ACT1-ACT5与布线图案连接。
可以在栅极结构GS1-GS4中的每一者中形成用于共享栅极结构的相邻晶体管之间的绝缘的栅极切口CT。此外，可以在有源接触CNT1-CNT5中的每一者中形成用于共享有源接触的相邻晶体管之间的绝缘的有源切口CX。在图4中，栅极切口可以设置在单个栅极结构上，但是其示例实施例不限于此。例如，单个栅极切口CT可以被设置成与第二栅极结构GS2和第三栅极结构GS3相交，并且可以切割第二栅极结构GS2和第三栅极结构GS3二者。此外，在示例实施例中，栅极切口CT和有源切口CX的位置、形状和尺寸可以变化。
栅极结构GS1-GS6之一和设置在其两侧的有源区ACT可以提供晶体管。有源区ACT可以连接到与栅极结构GS相邻的有源接触CNT。包括在半导体器件中的晶体管可以彼此连接，并且可以提供参考图1描述的电路。在图4中，示出了分别形成通道晶体管PS1-PS4、上拉晶体管PU1-PU4、下拉晶体管PD1-PD4和第一至第四晶体管T1-T4的区域。
具体地，第二栅极结构GS2和设置在第二栅极结构GS2两侧的第一有源区ACT1可以形成第一通道晶体管PS1，并且第一栅极结构GS1和设置在第一栅极结构GS1两侧的第四有源区ACT4可以形成第二通道晶体管PS2。此外，第三栅极结构GS3和设置在第三栅极结构GS3两侧的第一有源区ACT1可以形成第三通道晶体管PS3，并且第四栅极结构GS4和设置在第四栅极结构GS4两侧的第四有源区ACT4可以形成第四通道晶体管PS4。
第一栅极结构GS1和设置在第一栅极结构GS1两侧的第一有源区ACT1可以形成第一下拉晶体管PD1，并且第一栅极结构GS1和设置在第一栅极结构GS1两侧的第二有源区ACT2可以形成第一上拉晶体管PU1。即，第一下拉晶体管PD1和第一上拉晶体管PU1可以共享第一栅极结构GS1。类似地，可以形成共享第二栅极结构GS2的第二下拉晶体管PD2和第二上拉晶体管PU2，可以形成共享第四栅极结构GS4的第三下拉晶体管PD3和第二下拉晶体管PD3，并且可以形成共享第三栅极结构GS3的第四下拉晶体管PD4和第四上拉晶体管PU4。
反相器的输入端子和输出端子可以通过栅极接触CB连接。具体地，由第一上拉晶体管PU1和第一下拉晶体管PD1共享的第一栅极结构GS1可以通过栅极接触CB与由第二上拉晶体管PU2和第二下拉晶体管PD2共享的第二有源接触CNT2连接。此外，由第二上拉晶体管PU2和第二下拉晶体管PD2共享的第二栅极结构GS2可以通过栅极接触CB与由第一上拉晶体管PU1和第一下拉晶体管PD1共享的第二有源接触CNT2连接。
类似地，由第三上拉晶体管PU3和第三下拉晶体管PD3共享的第四栅极结构GS4可以通过栅极接触CB与由第四上拉晶体管PU4和第四下拉晶体管PD4共享的第四有源接触CNT4连接。此外，由第四上拉晶体管PU4和第四下拉晶体管PD4共享的第三栅极结构GS3可以通过栅极接触CB与由第三上拉晶体管PU3和第三下拉晶体管PD3共享的第四有源接触CNT4连接。
第五栅极结构GS5和第五有源区ACT5可以形成第一晶体管T1，第二栅极结构GS2和第五有源区ACT5可以形成第二晶体管T2，第六栅极结构GS6和第五有源区ACT5可以形成第三晶体管T3，并且第三栅极结构GS3和第五有源区ACT5可以形成第四晶体管T4。
参考图5，可以在图4中的TCAM单元区域上形成有包括下布线图案M1的第一布线层。下布线图案M1可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。一部分下布线图案M1可以在第二方向上设置在相同的位置，并且可以彼此绝缘。
参考图6，可以在第一布线层上形成包括中间布线图案M2的第二布线层。中间布线图案M2可以在第二方向上延伸，并且可以在第一方向上彼此间隔开。一部分中间布线图案M2可以在第一方向上设置在相同的位置，并且可以彼此绝缘。
参考图4至图6，形成第一通道晶体管PS1的第二栅极结构GS2可以通过栅极接触CB与数据字线焊盘CWLP连接。数据字线焊盘CWLP可以通过下通路V1与数据字线CWL连接。类似地，形成第二通道晶体管PS2的第一栅极结构GS1也可以通过数据字线焊盘CWLP与数据字线CWL连接。此外，形成第三通道晶体管PS3的第三栅极结构GS3可以通过屏蔽字线焊盘MWLP与屏蔽字线MWL连接，形成第四通道晶体管PS4的第四栅极结构GS4也可以通过屏蔽字线焊盘MWLP与屏蔽字线MWL连接。
由第一通道晶体管PS1和第三通道晶体管PS3共享的第三有源接触CNT3可以通过有源通路VA与真位线M1(BLT)连接。此外，与第二通道晶体管PS2相邻的连接到第四有源区ACT4的第一有源接触CNT1可以通过有源通路VA与互补位线M1(BLC)连接，并且与第四通道晶体管PS4相邻的连接到第四有源区ACT4的第五有源接触CNT5可以通过有源通路VA与互补位线M1(BLC)连接。
由第二晶体管T2和第四晶体管T4共享的第八有源接触CNT8可以通过有源通路VA与匹配线焊盘MLP连接。匹配线焊盘MLP可以通过下通路V1与匹配线ML连接。
第一至第四上拉晶体管PU1-PU4可以通过有源通路VA连接到与第一、第三和第五有源接触CNT1、CNT3和CNT5连接的电源布线M1(VDD)。第一至第四上拉晶体管PU1-PU4可以通过电源布线M1(VDD)接收外部电源VDD。
在第一示例实施例中，可以从第一单元区域R1和第二单元区域R2上的第一布线层去除接地布线M1(VSS)。此外，可以通过比较区域CR上的接地布线M1(VSS)向第一至第四下拉晶体管PD1-PD4提供接地。
具体地，参考图5，比较区域CR上的接地布线M1(VSS)可以与外部接地连接。比较区域CR上的接地布线M1(VSS)可以通过有源通路VA连接到与第一晶体管T1相邻的第六有源接触CNT6，并且可以通过有源通路VA连接到与第三晶体管T3相邻的第十有源接触CNT10。
参考图6，比较区域CR上的接地布线M1(VSS)可以通过下通路V1与形成在第二布线层中的接地布线M2(VSS)连接。接地布线M2(VSS)可以通过下通路V1与第一布线层的接地焊盘VSSP连接。
返回参考图5，与第一下拉晶体管PD1相邻的第一有源接触CNT1可以通过有源通路VA与接地焊盘VSSP连接。类似地，由第二下拉晶体管PD2和第四下拉晶体管PD4共享的第三有源接触CNT3可以通过有源通路VA与接地焊盘VSSP连接，并且与第三下拉晶体管PD3相邻的第五有源接触CNT5可以通过有源通路VA与接地焊盘VSSP连接。
例如，形成在比较区域CR上的第一布线层上的单个接地布线M1(VSS)可以提供第一晶体管T1和第三晶体管T3的接地VSS，并且还可以提供第一至第四下拉晶体管PD1-PD4的接地VSS。
在参考图2描述的比较示例中，可以在TCAM单元区域上的第一布线层上形成有三条接地布线M1(VSS)，以向TCAM单元的晶体管提供接地。与比较示例不同，在第一示例实施例中，可以使用形成在TCAM单元区域上的第一布线层上的单个接地布线M1(VSS)向TCAM单元的晶体管提供接地。为第一至第四下拉晶体管PD1-PD4的接地VSS形成的接地焊盘VSSP可以在第二方向上处于与数据字线焊盘CWLP和屏蔽字线焊盘MWLP相同的位置。即，接地焊盘VSSP、数据字线焊盘CWLP和屏蔽字线焊盘MWLP可以设置在单个轨道中。因此，TCAM单元中其上设置有下布线图案M1的轨道的数目可以减少，并且TCAM单元在第二方向上的长度可以减少。因此，可以提高包括TCAM单元的半导体电路的集成密度。
此外，在第一示例实施例中，形成在比较区域CR上的接地布线M1(VSS)可以形成在真搜索线M1(SLT)与互补搜索线M1(SLC)之间。
在参考图2描述的比较示例中，真搜索线M1(SLT)和互补搜索线M1(SLC)可以彼此相邻。当在不同的工艺中形成彼此相邻的布线图案时，传输互补信号的真搜索线M1(SLT)和互补搜索线M1(SLC)可以具有不同的电特性。与上述示例不同，在第一示例实施例中，真搜索线M1(SLT)和互补搜索线M1(SLC)可以彼此不相邻。真搜索线M1(SLT)和互补搜索线M1(SLC)可以在同一工艺中形成。因此，在第一示例实施例中，真搜索线M1(SLT)和互补搜索线M1(SLC)可以具有相同的电特性，使得可以提高互补信号传输性能。因此，可以提高TCAM单元的数据检索性能。
参考图7和图8，第一示例实施例中的半导体器件200可以包括形成在衬底201上的有源区ACT、设置在有源区ACT之间的栅极结构GS和与有源区ACT连接的有源接触CNT。在第一方向上彼此相邻的有源区ACT之间可以限定有沟道区203，并且可以在沟道区203上设置有至少一个栅极结构GS。栅极结构GS可以在第二方向上延伸。
在参考图7和图8描述的示例实施例中，可以假设包括在半导体器件200中的沟道区203可以由鳍状结构提供，但是可以实现为设置在衬底201上并且至少部分地被栅极结构GS围绕的纳米线或纳米片。当沟道区203被实现为纳米线、纳米片等时，沟道区203可以在第三方向上与衬底201分开。在其他实施例中，沟道区203可以不在第三方向上突出，并且有源区ACT的上表面可以与沟道区203的上表面共面。换句话说，每个半导体器件可以实现为通用平面晶体管。
参考图7，每个栅极结构GS可以包括栅极间隔物211、栅极绝缘层212、栅极导电层213和覆盖层214。然而，在不同的示例实施例中，每个栅极结构GS的结构可以变化。例如，考虑到每个半导体器件的阈值电压，可以改变栅极绝缘层212的厚度和/或材料，或者，可以改变栅极导电层213的材料和/或堆叠结构。
沟道区203可以由在垂直于衬底201的上表面的第三方向上形成的鳍状结构提供，并且栅极结构GS的栅极绝缘层212可以具有符合鳍状结构的形状。换句话说，鳍状结构的侧表面和上表面均可以与栅极绝缘层212接触。栅极绝缘层212可以与鳍状结构的侧表面和上表面接触，并且栅极导电层213和覆盖层214可以形成在栅极绝缘层212上。
半导体器件200可以包括层间绝缘层270，并且层间绝缘层270可以包括多个层间绝缘层271至277。例如，第一层间绝缘层271可以设置在第三方向上与栅极结构GS和有源接触CNT的高度相同的高度上，并且第二层间绝缘层272可以设置在第三方向上与栅极接触CB和有源通路VA的高度相同的高度上。第三层间绝缘层273可以设置在第三方向上与第一布线层的高度相同的高度上，并且第四层间绝缘层274可以设置在第三方向上与下通路V1的高度相同的高度上。第五层间绝缘层275可以设置在第三方向上与第二布线层的高度相同的高度上，第六层间绝缘层276可以设置在第三方向上与中间通路V2的高度相同的高度上，并且第七层间绝缘层277可以设置在第三方向上与第三布线层的高度相同的高度上。层间绝缘层270可以由氧化硅、氮化硅、氮氧化硅等形成。
例如，栅极接触CB可以与栅极导电层213连接，并且可以穿透第一层间绝缘层271和第二层间绝缘层272。栅极接触CB的下表面可以与栅极导电层213接触，并且栅极接触CB的上表面可以设置在比有源接触CNT的上表面的高度高的位置。例如，栅极接触CB的上表面可以设置在第三方向上与层间绝缘层272的上表面的高度相同的高度上。
有源区ACT可以在第一方向上与沟道区203连接。例如，可以通过对衬底201应用选择性外延生长工艺来形成有源区ACT。有源区ACT可以与有源接触CNT连接，例如，有源接触CNT可以以凹入到有源区ACT的一部分中的形状形成。在第二方向上彼此物理分离的有源区ACT可以通过每个有源接触CNT彼此电连接。
参考图7，有源通路VA的下表面可以设置在第三方向上与第一层间绝缘层271的上表面的高度相同的高度上，并且可以与有源接触CNT接触。因此，有源通路VA的下表面可以在第三方向上设置在栅极结构GS的上表面与栅极接触CB的上表面之间。然而，其示例实施例不限于此，在其他示例实施例中，有源通路VA、栅极结构GS和栅极接触CB的布置形式和高度可以变化。
有源接触CNT可以在第一方向上与栅极结构GS相邻，并且可以与有源区ACT连接。有源区ACT可以由金属、金属硅化物和/或多晶硅形成，并且可以包括由不同材料形成的两层或更多层。例如，每个有源接触CNT可以包括金属硅化物层和/或金属层，并且在示例实施例中，每个有源接触CNT可以包括与有源区ACT直接接触的金属硅化物层，以及设置在金属硅化物层上的金属层。
至少一个有源接触CNT可以通过设置在其上的有源通路VA与下布线图案M1之一连接。有源通路VA和下布线图案M1也可以包括多个层，并且可以包括例如阻挡金属层和填充金属层。在示例实施例中，下布线图案M1和有源通路VA可以在单个工艺中形成。在这种情况下，下布线图案M1和有源通路VA的阻挡金属层可以作为单个或单片组件彼此连接，并且填充金属层也可以作为单个或单片组件彼此连接。
下布线图案M1可以通过下通路V1与中间布线图案M2连接。例如，其上设置有下布线图案M1的层可以被定义为第一布线层，并且其上设置有中间布线图案M2的层可以被定义为第二布线层。
尽管在图3至图6的布局图中没有提供，但是第一示例实施例中的半导体器件200还可以包括第三布线层。参考图7和图8，中间布线图案M2可以通过中间通路V2与上布线图案M3连接。其上设置有上布线图案M3的层可以被定义为第三布线层。上布线图案M3可以在第二方向上平行于中间布线图案M2延伸。此外，上布线图案M3可以在第三方向上与中间布线图案M2交叠。上布线图案M3可以传输与交叠的中间布线图案M2相同的信号。例如，可以在接地布线M2(VSS)上形成有接地布线M3(VSS)，可以在数据字线M2(CWL)上形成有数据字线M3(CWL)，并且可以在屏蔽字线M2(MWL)上形成有屏蔽字线M3(MWL)。在第一示例实施例中，因为两个布线图案(即，中间布线图案M2和上布线图案M3)可以用于传输相同的信号，所以可以减小接地布线、数据字线和屏蔽字线的电阻，并且可以提高TCAM的操作性能。
参考图8，半导体器件可以通过形成在衬底201上的器件隔离层202在半导体器件中彼此分离。例如，在第二方向上设置在器件隔离层202两侧的半导体器件可以分别是PMOS器件和NMOS器件。
在第一示例实施例中，下布线图案M1可以形成在第二方向上的九个轨道(①-⑨)中。当相邻的TCAM单元在两端共享下布线图案M1时，下布线图案M1可以在每个TCAM单元中在第二方向上平均形成在八个轨道中。将参考图2描述的比较示例与第一示例实施例相比较，每个TCAM单元中设置有下布线图案M1的轨道的数目可以减少两个，并且TCAM单元在第二方向上的长度可以减小。因此，可以提高半导体器件的集成密度。
图9是示出了根据本发明主题的一些实施例的第二示例的半导体器件的布局图。图10是示出了将第一布线层添加到图9中的布局图的前端工艺的布局中的示例的布局图。图11是示出了图9中的布局图中的第一布线层和第二布线层的布局图。图12是示出了沿着线III-III'截取的图9中的布局的横截面图。
参考图9至图12，第二示例实施例中的半导体器件300可以包括衬底301、有源区ACT、栅极结构GS、有源接触CNT和布线图案M1、M2和M3。
衬底301可以由一种或更多种半导体材料形成，包括但不限于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和/或InP。此外，可以使用绝缘体上硅(SOI)衬底。
衬底301可以包括第一单元区域R1、第二单元区域R2和比较区域CR。第一单元区域R1、第二单元区域R2和比较区域CR可以被包括在TCAM单元区域中，并且每个区域可以与参考图1描述的示例相对应。第一单元区域R1、第二单元区域R2和比较区域CR可以类似于参考图3至图8描述的第一示例实施例设置。
参考图9至图10，半导体器件300可以包括在第一方向上延伸并且在第二方向上彼此间隔开的有源区ACT。此外，半导体器件300可以包括在第二方向上延伸并且在第一方向上彼此间隔开的栅极结构GS。有源接触CNT可以在栅极结构GS之间在第二方向上延伸。有源接触CNT可以将有源区ACT与布线图案连接。
栅极结构GS之一和设置在其两侧的有源区ACT可以提供晶体管。包括在半导体器件300中的晶体管可以彼此连接，并且可以提供参考图1描述的电路。即，半导体器件300可以提供包括通道晶体管PS1-PS4、上拉晶体管PU1-PU4、下拉晶体管PD1-PD4和第一至第四晶体管T1-T4的电路。第一单元区域R1、第二单元区域R2和比较区域CR中的晶体管可以以参考图4描述的相同方式设置。
参考图10，包括下布线图案M1的第一布线层可以形成在以与参考图4描述的相同方式设置的晶体管上。下布线图案M1可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。一部分下布线图案M1可以在第二方向上设置在相同的位置，并且可以彼此绝缘。
参考图11，包括中间布线图案M2的第二布线层可以被包括在第一布线层上方(即，在第三方向上)的区域中。中间布线图案M2可以在第二方向上延伸，并且可以在第一方向上彼此间隔开。一部分中间布线图案M2可以在第一方向上设置在相同的位置，并且可以彼此绝缘。
参考图10和图11，通道晶体管PS1-PS4可以以类似于参考图4至图6描述的示例的方式与数据字线CWL和屏蔽字线MWL连接，并且第二晶体管T2和第四晶体管T4可以以类似于参考图4至图6描述的示例的方式与匹配线ML连接。此外，上拉晶体管PU1-PU4可以以类似于参考图4至图6描述的示例的方式与电源布线M1(VDD)连接，并且可以接收外部电源VDD。
参考图11，比较区域CR上的接地布线M1(VSS)可以通过下通路V1与形成在第二布线层中的接地布线M2(VSS)连接。可以在第二布线层中形成有匹配线ML，并且接地布线M2(VSS)之一可以在第一方向上设置在与匹配线ML相同的位置。
在第二示例实施例中，接地布线M1(VSS)可以从第一单元区域R1和第二单元区域R2上的第一布线层去除，并且比较区域CR上的第一布线层可以包括接地布线M1(VSS)。类似于参考图5至图6描述的示例，比较区域CR上的接地布线M1(VSS)可以与外部接地连接，并且可以为第一至第四下拉晶体管PD1-PD4和第一至第四晶体管T1-T4提供接地。
参考图12，第二示例实施例中的半导体器件300可以包括形成在衬底301上的有源区ACT、设置在有源区ACT之间的栅极结构GS和与有源区ACT连接的有源接触CNT。此外，半导体器件可以通过形成在半导体器件300的衬底301上的器件隔离层302在半导体器件中彼此分离。此外，半导体器件300还可以包括包含多个层间绝缘层371-377的层间绝缘层370。半导体器件300的栅极结构GS、有源区ACT、有源接触CNT和器件隔离层302的结构和布置可以类似于参考图7和图8描述的示例，并且层间绝缘层370可以类似于参考图7和图8描述的层间绝缘层270。
类似于参考图3至图8描述的第一示例实施例，每个TCAM单元所需的下布线图案M1的数目平均可以是八个。将参考图2描述的比较示例与第二示例实施例相比较，每个TCAM单元所需的下布线图案M1的数目可以减少两个。因此，可以提高半导体器件的集成密度。
此外，在第二示例实施例中，比较区域CR上的接地布线M1(VSS)可以形成为与存储区域SR相邻。可以在接地布线M1(VSS)与匹配线焊盘MLP之间形成互补搜索线M1(SLC)和真搜索线M1(SLT)。即，形成在第一布线层中的接地布线M1(VSS)和匹配线焊盘MLP可以彼此充分间隔开，并且形成在第二布线层中的接地布线M2(VSS)和匹配线ML也可以彼此充分间隔开。因为接地布线M2(VSS)和匹配线ML可以彼此间隔开，所以可以减少信号之间的干扰。
图13是示出了根据本发明主题的一些实施例的第三示例的半导体器件的布局图。图14是示出了将第一布线层添加到图13中的布局图的前端工艺的布局中的示例的布局图。图15是示出了图13中的布局图中的第一布线层至第三布线层的布局图。图16是示出了沿着线I-I'截取的图3中的布局的横截面图。图17是示出了沿着线II-II'截取的图3中的布局的横截面图。
参考图13至图17，第二示例实施例中的半导体器件400可以包括衬底401、有源区ACT、栅极结构GS、有源接触CNT和布线图案M1、M2和M3。
衬底401可以由一种或更多种半导体材料形成，包括但不限于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和/或InP。此外，可以使用绝缘体上硅(SOI)衬底。
衬底401可以包括第一单元区域R1、第二单元区域R2和比较区域CR。第一单元区域R1、第二单元区域R2和比较区域CR可以被包括在TCAM单元区域中，并且每个区域可以与参考图1描述的示例相对应。第一单元区域R1、第二单元区域R2和比较区域CR可以类似于参考图3至图12描述的第一示例实施例和第二示例实施例设置。
参考图13至图14，半导体器件400可以包括在第一方向上延伸并且在第二方向上彼此间隔开的有源区ACT。此外，半导体器件400可以包括在第二方向上延伸并且在第一方向上彼此间隔开的栅极结构GS。有源接触CNT可以在栅极结构GS之间在第二方向上延伸。有源接触CNT可以将有源区ACT与布线图案连接。
栅极结构GS之一和设置在其两侧的有源区ACT可以提供晶体管。包括在半导体器件300中的晶体管可以彼此连接，并且可以提供参考图1描述的电路。即，半导体器件400可以提供包括通道晶体管PS1-PS4、上拉晶体管PU1-PU4、下拉晶体管PD1-PD4和第一至第四晶体管T1-T4的电路。第一单元区域R1、第二单元区域R2和比较区域CR中的晶体管可以以参考图4描述的相同方式设置。
参考图14，包括下布线图案M1的第一布线层可以形成在以与参考图4描述的相同方式设置的晶体管上。下布线图案M1可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。一部分下布线图案M1可以在第二方向上设置在相同的位置，并且可以彼此绝缘。
参考图15，包括中间布线图案M2的第二布线层可以被包括在第一布线层上方(即，在第三方向上)的区域中。中间布线图案M2可以在第二方向上延伸，并且可以在第一方向上彼此间隔开。一部分中间布线图案M2可以在第一方向上设置在相同的位置，并且可以彼此绝缘。此外，包括上布线图案M3的第三布线层还可以被包括在第二布线层上方(即，在第三方向上)的区域中。
参考图14和图15，通道晶体管PS1-PS4可以以类似于参考图4至图6描述的示例的方式与数据字线CWL和屏蔽字线MWL连接，并且第二晶体管T2和第四晶体管T4可以以类似于参考图4至图6描述的示例的方式与匹配线ML连接。此外，上拉晶体管PU1-PU4可以以类似于参考图4至图6描述的示例的方式与电源布线M1(VDD)连接，并且可以接收外部电源VDD。
在第三示例实施例中，可以从第一单元区域R1和第二单元区域R2上的第一布线层去除接地布线M1(VSS)。此外，可以去除包括在比较区域CR上的第一布线层中的接地布线M1(VSS)。在第二示例实施例中，TCAM单元区域上的第三布线层可以包括与外部接地连接的接地布线M3(VSS)。此外，第一至第四下拉晶体管PD1-PD4和第一至第四晶体管T1-T4可以通过形成在第三布线层中的接地布线M3(VSS)与外部接地连接。
具体地，参考图15，第三布线层的接地布线M3(VSS)可以通过中间通路V2与形成在第二布线层上的接地布线M2(VSS)连接。接地布线M2(VSS)可以通过下通路V1与第一布线层的接地焊盘VSSP连接。
参考图14，与第一下拉晶体管PD1相邻的有源接触CNT可以通过有源通路VA与接地焊盘VSSP连接。类似地，由第二下拉晶体管PD2和第四下拉晶体管PD4共享的有源接触CNT可以通过有源通路VA与接地焊盘VSSP连接，并且与第三下拉晶体管PD3相邻的有源接触CNT可以通过有源通路VA与接地焊盘VSSP连接。此外，与第一晶体管T1相邻的有源接触CNT和与第三晶体管T3相邻的有源接触CNT中的每一者可以通过有源通路VA与接地焊盘VSSP连接。
在参考图2描述的比较示例中，可以在TCAM单元区域上的第一布线层上形成有三个接地布线M1(VSS)，以向TCAM单元的晶体管提供接地。与上述示例不同，在第三示例实施例中，可以去除形成在第一布线层中的三条接地布线M1(VSS)，并且可以使用形成在第三布线层上的接地布线M3(VSS)向TCAM单元的晶体管提供接地。
在示例实施例中，第三布线层的接地布线M3(VSS)可以在第三方向上与第一布线层的电源布线M1(VDD)交叠。此外，接地焊盘VSSP可以在第二方向上设置在与数据字线焊盘CWLP、屏蔽字线焊盘MWLP或匹配线焊盘MLP相同的位置。因此，在TCAM单元中在第二方向上设置有下布线图案M1的轨道的数目可以减少，并且TCAM单元在第二方向上的长度可以减少。因此，可以提高包括TCAM单元的半导体电路的集成密度。
参考图16和图17，第三示例实施例中的半导体器件400可以包括形成在衬底401上的有源区ACT、设置在有源区ACT之间的栅极结构GS和与有源区ACT连接的有源接触CNT。此外，半导体器件可以通过形成在半导体器件400的衬底401上的器件隔离层402在半导体器件中彼此分离。此外，半导体器件400还可以包括包含多个层间绝缘层471-477的层间绝缘层470。半导体器件400的栅极结构GS、有源区ACT、有源接触CNT和器件隔离层402的结构和布置可以类似于参考图7和图8描述的示例，并且层间绝缘层470可以类似于参考图7和图8描述的层间绝缘层270。
参考图16，半导体器件400可以包括在第三方向上与形成在第一布线层上的电源布线M1(VDD)交叠并形成在第三布线层上的接地布线M3(VSS)。第三布线层的接地布线M3(VSS)可以与外部接地连接，并且可以通过中间通路V2与第二布线层的接地布线M2(VSS)连接，并且可以向TCAM单元的晶体管器件提供接地。
参考图17，在第三示例实施例中，下布线图案M1可以形成在TCAM单元区域上的第二方向上的八个轨道(①-⑧)中。当彼此相邻的TCAM单元在两端共享下布线图案M1时，下布线图案M1可以在每个TCAM单元中平均设置在七个轨道中。将参考图2描述的比较示例与第三示例实施例相比较，每个TCAM单元中设置有下布线图案M1的轨道的数目可以减少三个，并且TCAM单元在第二方向上的长度可以减小。因此，可以提高半导体器件的集成密度。
在参考图3至图17描述的示例实施例中，可以去除包括在第一单元区域R1和第二单元区域R2上的第一布线层中的接地布线M1(VSS)，从而可以减小TCAM单元的面积，并且可以提高半导体器件的集成密度。
具体地，在第一示例实施例中，形成在比较区域CR上的第一布线层上并向TCAM单元区域的晶体管提供接地的接地布线M1(VSS)设置在真搜索线SLT与互补搜索线SLC之间。通过将接地布线M1(VSS)设置在真搜索线SLT与互补搜索线SLC之间，用于传输互补信号的真搜索线SLT和互补搜索线SLC可以具有相同的电特性，从而可以提高TCAM单元的性能。
此外，在第一示例实施例中，通过在第三布线层上形成传输与在第二布线层上形成的布线图案相同的信号的布线图案，可以降低信号线的电阻，并且可以提高TCAM单元的性能。
在第二示例实施例中，形成在第一布线层上的接地布线M1(VSS)可以与存储区域SR相邻地设置。接地布线M1(VSS)可以与匹配线焊盘MLP间隔开。因此，在第二布线层上在第一方向上设置在与匹配线ML相同的位置的接地布线M2(VSS)可以与匹配线ML充分间隔开。因为用于传输不同信号的匹配线ML和接地布线M2(VSS)可以充分地间隔开，所以可以防止信号之间的干扰，并且可以提高TCAM单元的性能。
在第三示例实施例中，与外部接地连接并向TCAM单元区域的晶体管提供接地的接地布线M3(VSS)可以设置在第三布线层上。在第二示例实施例中，也可以去除比较区域CR上的接地布线M1(VSS)，从而可以提高半导体器件的集成密度。
根据前述示例实施例，可以提供具有提高的集成度和性能的半导体器件。
此外，可以改善形成在TCAM单元区域上的金属布线的布局。具体地，可以减少单个TCAM单元所需的下布线层中的布线的数目。此外，下布线层的布线图案当中的传输互补信号的布线图案的电特性可以彼此一致。因此，可以提高包括TCAM单元的半导体器件的集成密度和性能。
尽管已经示出并且在上文中描述了示例实施例，但是对于本领域技术人员显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
衬底，所述衬底包括第一存储单元、在第一方向上与所述第一存储单元相邻的第二存储单元、以及在与所述第一方向相交的第二方向上与所述第一存储单元和所述第二存储单元相邻的比较器电路；
真位线和互补位线，所述真位线和所述互补位线与所述第一存储单元和所述第二存储单元电连接，并且从所述衬底上的第一布线层在所述第一方向上延伸；
第一电源布线，所述第一电源布线位于所述第一布线层上，在所述真位线与所述互补位线之间在所述第一方向上延伸，并且与所述第一存储单元和所述第二存储单元电连接；
第一字线和第二字线，所述第一字线和所述第二字线从所述衬底上的与所述第一布线层不同的第二布线层在所述第二方向上延伸；
第一字线焊盘，所述第一字线焊盘位于所述第一布线层上，并且将所述第一存储单元与所述第一字线电连接；
第二字线焊盘，所述第二字线焊盘位于所述第一布线层上，并且将所述第二存储单元与所述第二字线电连接；以及
第一接地焊盘，所述第一接地焊盘位于所述第一布线层上，与所述第一存储单元和所述第二存储单元电连接，并且在所述第二方向上处于与一个所述第一字线焊盘和一个所述第二字线焊盘相同的位置。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一接地布线，所述第一接地布线位于所述第一布线层上，并且与所述比较器电路和外部接地电连接；以及
第二接地布线，所述第二接地布线位于所述第二布线层上，并且将所述第一接地焊盘与所述第一接地布线电连接。
3.根据权利要求2所述的半导体器件，所述半导体器件还包括：
真搜索线和互补搜索线，所述真搜索线和所述互补搜索线从所述第一布线层在所述第一方向上延伸，并且与所述比较器电路电连接，
其中，所述第一接地布线在所述真搜索线与所述互补搜索线之间在所述第一方向上延伸。
4.根据权利要求2所述的半导体器件，其中，所述第二接地布线在所述第一字线与所述第二字线之间在所述第二方向上延伸。
5.根据权利要求2所述的半导体器件，所述半导体器件还包括：
第一匹配线，所述第一匹配线从所述第二布线层在所述第二方向上延伸；以及
匹配线焊盘，所述匹配线焊盘位于所述第一布线层上，并且将所述第一匹配线与所述比较器电路电连接，
其中，所述第二接地布线在所述第二方向上延伸，并且在所述第一方向上处于与所述第一匹配线相同的位置。
6.根据权利要求5所述的半导体器件，所述半导体器件还包括：
第二匹配线，所述第二匹配线在所述第二方向上延伸到所述衬底上的与所述第一布线层和所述第二布线层不同的第三布线层，所述第二匹配线和所述第一匹配线被配置为传输相同的信号；以及
第三接地布线，所述第三接地布线在所述第二方向上延伸到所述第三布线层，所述第三接地布线和所述第二接地布线被配置为传输相同的信号，
其中，所述第一匹配线和所述第二匹配线在垂直于所述衬底的第三方向上彼此交叠，并且所述第二接地布线和所述第三接地布线在所述第三方向上彼此交叠。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一接地布线，所述第一接地布线从所述第一布线层在所述第一方向上延伸，并且与所述比较器电路和外部接地电连接；
真搜索线和互补搜索线，所述真搜索线和所述互补搜索线从所述第一布线层在所述第一方向上延伸，并且与所述比较器电路电连接；以及
匹配线焊盘，所述匹配线焊盘位于所述第一布线层上并且与所述比较器电路电连接，
其中，所述真搜索线和所述互补搜索线位于所述第一接地布线与所述匹配线焊盘之间。
8.根据权利要求7所述的半导体器件，所述半导体器件还包括：
第二接地布线，所述第二接地布线从所述第二布线层在所述第二方向上延伸，并且与所述第一接地布线电连接；以及
匹配线，所述匹配线从所述第二布线层在所述第二方向上延伸，并且与所述匹配线焊盘电连接，
其中，所述第二接地布线和所述匹配线在所述第一方向上处于相同的位置。
9.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一匹配线，所述第一匹配线从所述第二布线层在所述第二方向上延伸；
匹配线焊盘，所述匹配线焊盘位于所述第一布线层上，并且将所述第一匹配线与所述比较器电路电连接；以及
第二接地焊盘，所述第二接地焊盘位于所述第一布线层上，与所述比较器电路电连接，并且在所述第二方向上处于与所述匹配线焊盘相同的位置。
10.根据权利要求9所述的半导体器件，所述半导体器件还包括：
第四接地布线，所述第四接地布线位于所述衬底上的与所述第一布线层和所述第二布线层不同的第三布线层上，并且与外部接地电连接；以及
第五接地布线，所述第五接地布线位于所述第二布线层上，并且将所述第一接地焊盘和所述第二接地焊盘中的每一者与所述第四接地布线电连接。
11.根据权利要求10所述的半导体器件，其中，所述第四接地布线在垂直于所述衬底的第三方向上与所述第一电源布线交叠。
12.根据权利要求9所述的半导体器件，所述半导体器件还包括：
主搜索线和互补搜索线，所述主搜索线和所述互补搜索线从所述第一布线层在所述第一方向上延伸，并且与所述比较器电路电连接，
其中，所述主搜索线和所述互补搜索线在所述第二方向上彼此相邻。
13.一种半导体器件，包括：
衬底，所述衬底包括存储区域和比较区域；
第一有源区至第四有源区，所述第一有源区至所述第四有源区从所述存储区域在第一方向上延伸，并且在与所述第一方向相交的第二方向上彼此间隔开；
第五有源区，所述第五有源区位于所述比较区域中，在所述第二方向上与所述第四有源区间隔开，并且在所述第一方向上延伸；
第一栅极结构和第四栅极结构，所述第一栅极结构和所述第四栅极结构在所述第二方向上延伸，并且与所述第一有源区至所述第四有源区相交；
第二栅极结构和第三栅极结构，所述第二栅极结构和所述第三栅极结构在所述第二方向上延伸，并且与所述第一有源区至所述第五有源区相交；
第五栅极结构，所述第五栅极结构在所述第二方向上延伸，与所述第五有源区相交，并且在所述第一方向上处于与所述第一栅极电极相同的位置；
第六栅极结构，所述第六栅极结构在所述第二方向上延伸，与所述第五有源区相交，并且在所述第一方向上处于与所述第四栅极电极相同的位置；
有源接触，所述有源接触与所述第一栅极结构至所述第六栅极结构相邻，并且与所述第一有源区至所述第五有源区中的至少一者连接；
第一字线焊盘和第二字线焊盘，所述第一字线焊盘与所述第二栅极结构连接，所述第二字线焊盘在所述第二方向上处于与所述第一字线焊盘相同的位置，并且与所述第三栅极结构连接；
第三字线焊盘和第四字线焊盘，所述第三字线焊盘与所述第一栅极结构连接，所述第四字线焊盘在所述第二方向上处于与所述第三字线焊盘相同的位置，并且与所述第四栅极结构连接；
第一接地焊盘，所述第一接地焊盘在所述第二方向上处于与所述第一字线焊盘和所述第二字线焊盘相同的位置，与所述第一有源区连接，并且连接到与所述第一栅极结构相邻的有源接触；
第二接地焊盘，所述第二接地焊盘在所述第二方向上处于与所述第一字线焊盘和所述第二字线焊盘相同的位置，与所述第一有源区连接，并且连接到与所述第四栅极结构相邻的有源接触；以及
第三接地焊盘，所述第三接地焊盘在所述第二方向上处于与所述第三字线焊盘和所述第四字线焊盘相同的位置，与所述第四有源区连接，并且与由所述第二栅极结构和所述第三栅极结构共享的有源接触连接。
14.根据权利要求13所述的半导体器件，所述半导体器件还包括：
第一接地布线，所述第一接地布线在第一方向上延伸，并且将连接到所述第五有源区并且与所述第五栅极结构相邻的有源接触与连接到所述第五有源区并且与所述第六栅极结构相邻的有源接触连接；以及
第二接地布线至第四接地布线，所述第二接地布线至所述第四接地布线从所述第一接地布线和所述第一接地焊盘至所述第三接地焊盘的上层在所述第二方向上延伸，并且将所述第一接地布线分别与所述第一接地焊盘至所述第三接地焊盘连接。
15.根据权利要求14所述的半导体器件，所述半导体器件还包括：
第一搜索线，所述第一搜索线在所述第一方向上延伸，并且与所述第五栅极结构连接；以及
第二搜索线，所述第二搜索线在所述第一方向上延伸，并且与所述第六栅极结构连接，
其中，所述第一接地布线位于所述第一搜索线与所述第二搜索线之间。
16.根据权利要求13所述的半导体器件，所述半导体器件还包括：
匹配线焊盘，所述匹配线焊盘与连接到所述第五有源区并且由所述第二栅极结构和所述第三栅极结构共享的有源接触连接；
第四接地焊盘，所述第四接地焊盘在所述第二方向上处于与所述匹配线焊盘相同的位置，与连接到所述第五有源区的有源接触连接，并且与所述第五栅极结构相邻；以及
第五接地焊盘，所述第五接地焊盘在所述第二方向上处于与所述匹配线焊盘和所述第四接地焊盘相同的位置，与连接到所述第五有源区的有源接触连接，并且与所述第六栅极结构相邻。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括：
第二接地布线，所述第二接地布线从所述第一接地焊盘和所述第四接地焊盘的上层在所述第二方向上延伸，并且与所述第一接地焊盘和所述第四接地焊盘连接；
第三接地布线，所述第三接地布线从所述第三接地焊盘的上层在所述第二方向上延伸，并且与所述第三接地焊盘连接；
第四接地布线，所述第四接地布线从所述第二接地焊盘和所述第五接地焊盘的上层在所述第二方向上延伸，并且与所述第二接地焊盘和所述第五接地焊盘连接；以及
第五接地布线，所述第五接地布线从所述第二接地布线至所述第四接地布线的上层在所述第一方向上延伸，并且与所述第二接地布线至所述第四接地布线和外部接地连接。
18.一种半导体器件，包括：
衬底，所述衬底包括在第一方向上延伸的有源区、与所述有源区相交并且在第二方向上延伸的第一栅极结构至第四栅极结构、与所述第一栅极结构至所述第四栅极结构中的至少一者相邻的有源接触、以及分别与第二栅极结构和第三栅极结构连接的第一存储单元和第二存储单元；
第一搜索线，所述第一搜索线从所述衬底上的第一布线层在所述第一方向上延伸，并且与所述第一栅极结构连接；
第二搜索线，所述第二搜索线从所述第一布线层在所述第一方向上延伸并且与所述第四栅极结构连接；以及
第一接地布线，所述第一接地布线位于所述第一布线层上，在所述第一搜索线与所述第二搜索线之间在所述第一方向上延伸，并且连接到与所述第一栅极结构相邻的有源接触和与所述第四栅极结构相邻的有源接触。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括：
第二接地布线，所述第二接地布线从所述衬底上的与所述第一布线层不同的第二布线层在所述第二方向上延伸，
其中，所述第一接地布线通过所述第二接地布线与所述第一存储单元和所述第二存储单元电连接。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括：
第一字线和第二字线，所述第一字线和所述第二字线从所述第二布线层在所述第二方向上延伸；
第一字线焊盘，所述第一字线焊盘位于所述第一布线层上，并且将所述第一存储单元与所述第一字线电连接；
第二字线焊盘，所述第二字线焊盘位于所述第一布线层上，并且将所述第二存储单元与所述第二字线电连接；以及
接地焊盘，所述接地焊盘位于所述第一布线层上，与所述第一存储单元和所述第二存储单元电连接，在所述第二方向上处于与所述第一字线焊盘和所述第二字线焊盘相同的位置，并且与所述第二接地布线连接。
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