CN108242471B - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括鳍状物、第一栅电极至第四栅电极、第一存储器件和第二存储器件、第一搜索端子和第二搜索端子、以及第一虚设搜索端子和第二虚设搜索端子。鳍状物在第一方向上延伸。栅电极交叉鳍状物。存储器件与栅电极连接。第一搜索端子与第二栅电极连接并与鳍状物间隔开第一距离。第二搜索端子与第三栅电极连接并与鳍状物间隔开不同于第一距离的第二距离。第一虚设搜索端子与第二栅电极连接并与鳍状物间隔开第二距离。第二虚设搜索端子与第三栅电极连接并与鳍状物间隔开第一距离。

Description

半导体器件及制造其的方法
技术领域
这里描述的一个或更多个实施方式涉及半导体器件及制造半导体器件的方法。
背景技术
内容可寻址存储器(CAM)或关联存储器是在快速搜索应用中使用的专门的存储器。与搜索并提供仅与特定存储地址对应的数据的随机存取存储器(RAM)不同，CAM搜索其整个存储空间并返回对应的查询所在的地址，并且在一些情况下返回与查询相关联的数据。
CAM可以被实现为包括存储单元和用于执行比较操作的端口的静态随机存取存储器(SRAM)。CAM中的每个存储单元可以是NOR型单元或NAND型单元。
具有NOR型单元的CAM可以比具有NAND型单元的CAM更快。因此，具有NOR型单元的CAM更常被使用。一种类型的NOR型CAM具有16晶体管(16T)配置并且可以被称为三元CAM(TCAM)。另一种类型的NOR型CAM具有10晶体管(10T)配置并且可以被称为二元CAM(BCAM)。
BCAM可以基于仅由1和0组成的查询操作。TCAM可以基于包括“X”(随意)以及1和0的查询操作，因而可以提供更大的搜索灵活性。例如，当TCAM用“10XX0”搜索时，执行“10000”、“10010”、“10100”和“10110”的四查询搜索。然而，实现这样的TCAM相对昂贵，例如与BCAM相比，TCAM使用额外的存储器来存储“X”状态。
发明内容
根据一个或更多个实施方式，一种半导体器件包括：在第一方向上延伸的鳍状物；交叉鳍状物的第一栅电极至第四栅电极；分别与第一栅电极和第四栅电极连接的第一存储器件和第二存储器件；第一搜索端子，其与第二栅电极连接并与鳍状物间隔开第一距离；第二搜索端子，其与第三栅电极连接并与鳍状物间隔开不同于第一距离的第二距离；第一虚设搜索端子，其与第二栅电极连接并与鳍状物间隔开第二距离；以及第二虚设搜索端子，其与第三栅电极连接并与鳍状物间隔开第一距离。
根据一个或更多个另外的实施方式，一种半导体器件包括：在第一方向上平行延伸的第一鳍状物至第六鳍状物，第一鳍状物至第三鳍状物、第五鳍状物和第六鳍状物在交叉第一方向的第二方向上顺序地间隔开，第一鳍状物、第二鳍状物和第四鳍状物至第六鳍状物在第二方向上顺序地间隔开，第三鳍状物和第四鳍状物在第一方向上间隔开；第一栅电极，其交叉第一鳍状物、第二鳍状物和第三鳍状物并在第二方向上延伸；第二栅电极，其交叉第一鳍状物、第二鳍状物和第四鳍状物并在第二方向上延伸；第三栅电极，其交叉第二鳍状物、第三鳍状物、第五鳍状物和第六鳍状物并在第二方向上延伸；第四栅电极，其交叉第二鳍状物和第四鳍状物至第六鳍状物并在第二方向上延伸；在第三栅电极与第四栅电极之间、交叉第六鳍状物、并在第二方向上延伸的第五栅电极和第六栅电极，第五栅电极和第六栅电极在第一方向上彼此间隔开；第一搜索端子，其与第五栅电极连接并与第六鳍状物间隔开第一距离；第二搜索端子，其与第六栅电极连接并与第六鳍状物间隔开不同于第一距离的第二距离；第一虚设搜索端子，其与第五栅电极连接并与第六鳍状物间隔开第二距离；以及第二虚设搜索端子，其与第六栅电极连接并与第六鳍状物间隔开第一距离。
根据一个或更多个另外的实施方式，一种半导体器件包括：在第一方向上延伸的鳍状物；交叉鳍状物的第一栅电极和第二栅电极；第一搜索端子，其与第一栅电极连接并与鳍状物间隔开第一距离；第二搜索端子，其与第二栅电极连接并与鳍状物间隔开不同于第一距离的第二距离；第一虚设搜索端子，其与第一栅电极连接并与鳍状物间隔开第二距离；第二虚设搜索端子，其与第二栅电极连接并与鳍状物间隔开第一距离；第一配线，其在第一搜索端子和第二虚设搜索端子上在第一方向上延伸，第一配线与第一搜索端子电连接并与第二虚设搜索端子电绝缘；以及第二配线，其在第二搜索端子和第一虚设搜索端子上在第一方向上延伸，第二配线与第二搜索端子电连接并与第一虚设搜索端子电绝缘。
根据一个或更多个另外的实施方式，一种半导体器件包括：在第一方向上延伸的鳍状物；交叉鳍状物的第一栅电极至第四栅电极；分别与第一栅电极和第四栅电极连接的第一存储器件和第二存储器件；第一搜索端子，其与第二栅电极连接并与鳍状物间隔开第一距离；第二搜索端子，其与第三栅电极连接并与鳍状物间隔开不同于第一距离的第二距离；第一虚设搜索端子，其与第二栅电极连接，第一搜索端子在第一虚设搜索端子与鳍状物之间；以及第二虚设搜索端子，其与第三栅电极连接并在鳍状物与第二搜索端子之间。
根据一个或更多个另外的实施方式，一种半导体器件包括：在第一方向上延伸的鳍状物；交叉鳍状物的第一栅电极和第二栅电极；第一搜索端子，其与第一栅电极连接、与鳍状物间隔开第一距离、并且在第一时间点接收第一大小的第一电压；第二搜索端子，其与第二栅电极连接、与鳍状物间隔开不同于第一距离的第二距离、并且在第一时间点接收不同于第一大小的第二大小的第二电压，第一电压和第二电压是彼此相反的数字信号；第一虚设搜索端子，其与第一栅电极连接，第一搜索端子在第一虚设搜索端子与鳍状物之间；第二虚设搜索端子，其与第二栅电极连接并且在鳍状物与第二搜索端子之间；以及在第一栅电极和第二栅电极之间的匹配线端子，匹配线端子在早于第一时间点的第二时间点被预充电，并且在晚于第一时间点的第三时间点输出匹配信号。
根据一个或更多个另外的实施方式，一种半导体器件包括：第一SRAM单元，其包括第一反相器和第二反相器以及第一传输栅(pass-gate)晶体管和第二传输栅晶体管；第二SRAM单元，其包括第三反相器和第四反相器以及第三传输栅晶体管和第四传输栅晶体管；第一晶体管，其与第一反相器的输入端子和第二反相器的输出端子连接；第二晶体管，其与第四反相器的输入端子和第三反相器的输出端子连接；与第一晶体管和第二晶体管串联连接的第三晶体管和第四晶体管，第三晶体管和第四晶体管共用相同的鳍型图案，并且包括交叉鳍型图案的相应第一栅电极和第二栅电极；第一搜索端子，其与第一栅电极连接并与鳍型图案间隔开第一距离；第二搜索端子，其与第二栅电极连接并与鳍型图案间隔开不同于第一距离的第二距离，第一搜索端子和第二搜索端子接收相反的信号；第一虚设搜索端子，其与第一栅电极连接并与鳍型图案间隔开第二距离；以及第二虚设搜索端子，其与第二栅电极连接并与鳍型图案间隔开第一距离。
根据一个或更多个另外的实施方式，一种制造半导体器件的方法包括：形成在第一方向上延伸的鳍状物；形成交叉鳍状物的第一栅电极和第二栅电极；形成与第一栅电极连接并与鳍状物间隔开第一距离的第一搜索端子、与第二栅电极连接并与鳍状物间隔开不同于第一距离的第二距离的第二搜索端子、与第一栅电极连接并与鳍状物间隔开第二距离的第一虚设搜索端子、以及与第二栅电极连接并与鳍状物间隔开第一距离的第二虚设搜索端子；以及形成在第一搜索端子和第二虚设搜索端子上在第一方向上延伸的第一配线以及在第二搜索端子和第一虚设搜索端子上在第一方向上延伸的第二配线，第一配线与第一搜索端子电连接并与第二虚设搜索端子电绝缘，第二配线与第二搜索端子电连接并与第一虚设搜索端子电绝缘。
根据一个或更多个另外的实施方式，一种半导体器件包括：鳍状物；栅电极；与栅电极连接的存储器件；第一搜索端子，其与栅电极中的第一栅电极连接并与鳍状物间隔开第一距离；第二搜索端子，其与栅电极中的第二栅电极连接并与鳍状物间隔开不同于第一距离的第二距离；第一虚设搜索端子，其与第一栅电极连接并与鳍状物间隔开第二距离；以及第二虚设搜索端子，其与第二栅电极连接并与鳍状物间隔开第一距离，其中第一搜索端子和第二搜索端子与鳍状物间隔开不同的距离，以及其中第一虚设搜索端子和第二虚设搜索端子与鳍状物间隔开不同的距离。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出半导体器件的布局实施方式；
图2示出第一层阶段的布局实施方式；
图3示出第一层阶段至第三层阶段的布局实施方式；
图4示出具有第五层和第六层的第四层阶段的布局实施方式；
图5示出沿着图1中的剖面线A-A'、B-B'和C-C'的视图；
图6示出沿着图1中的剖面线D-D'的视图；
图7示出沿着图4的剖面线E-E'的视图；
图8示出半导体器件的电路实施方式；
图9示出匹配图8中的电路的布局实施方式；
图10示出半导体器件的另一布局实施方式；
图11示出沿着图10中的剖面线A-A'、B-B'和C-C'的视图；
图12示出半导体器件的另一布局实施方式；
图13示出沿着图12中的剖面线A-A'、B-B'和C-C'的视图；
图14示出半导体器件的另一布局实施方式；以及
图15至18示出制造半导体器件的方法的一实施方式的阶段。
具体实施方式
参照图1至9，半导体衬底包括衬底100、第一鳍状物F1至第九鳍状物F9、第一栅电极G1至第十栅电极G10、第一下接触CS1至第十八下接触CS18、第一栅极接触CG1至第八栅极接触CG8、第一真实接触RC1和第二真实接触RC2、第一虚设接触DC1至第二虚设接触DC2、第一上接触C1至第十二上接触C12、以及第一下配线L1至第十三下配线L13。衬底100可以包括一种或更多种半导体材料，包括但不限于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs或InP。在一个实施方式中，衬底100可以是绝缘体上硅(SOI)衬底。
衬底100可以包括第一区域R1至第三区域R3。如图1中所示，第一区域至第三区域可以通过将矩形的整个区域分成三个相等部分而形成。第一区域R1和第二区域R2可以在第二方向Y上彼此相邻。第一区域R1和第三区域R3可以在第一方向上彼此相邻。此外，第二区域R2和第三区域R3可以在第一方向上彼此相邻。因此，第一区域R1至第三区域R3的边界线可以具有T形状。
例如，第一区域R1与第二区域R2之间的边界线可以在第一方向X上延伸。第一区域R1与第三区域R3之间的边界线可以在第二方向Y上延伸。第二区域R2与第三区域R3之间的边界线也可以在第二方向Y上延伸，并且可以和第一区域R1与第三区域R3之间的边界线连接。
在一个实施方式中，第一方向X和第二方向Y可以彼此正交。在一个实施方式中，第三方向Z可以与第一方向X和第二方向Y正交，例如，第一方向至第三方向X、Y、Z可以是全部正交的方向。
第一区域R1和第二区域R2可以是存储区域RS，例如，第一区域R1和第二区域R2可以分别以存储器件形成。在一示例中，存储器件可以是静态随机存取存储器(SRAM)。第三区域R3可以包括比较器用于将第一区域R1和第二区域R2的信号相互比较。结果，根据图1中所示的一些示例性实施方式的半导体器件可以形成具有存储区域RS和第三区域R3(例如比较区域)的三元内容可寻址存储(TCAM)单元。
参照图2，第一鳍状物F1至第九鳍状物F9可以在第二方向Y上延伸并且可以在第一方向X上彼此间隔开。第一鳍状物F1至第九鳍状物F9可以顺序地设置在第一方向X上。
第一鳍状物F1、第二鳍状物F2、第六鳍状物F6、第七鳍状物F7、第八鳍状物F8和第九鳍状物F9可以在半导体器件的TCAM单元内在第二方向Y上具有相同的长度。在一个实施方式中，第三鳍状物F3、第四鳍状物F4和第五鳍状物F5可以在TCAM单元内在第二方向Y上较短。例如，在一个实施方式中，第三鳍状物F3在第二方向Y上的所有端部可以不到达TCAM单元的边界，例如存储区域RS在第二方向Y上的边界。因此，第三鳍状物F3可以在存储区域RS内在第二方向Y的中央上。
第四鳍状物F4和第五鳍状物F5可以在第二方向Y上重叠并且可以在第二方向Y上彼此间隔开。第四鳍状物F4和第五鳍状物F5可以是通过将一完整的鳍状物切割成两个分离的鳍状物而形成的鳍状物。因此，第四鳍状物F4可以在第一区域R1内，第五鳍状物F5可以在第二区域R2内。
第一鳍状物F1至第七鳍状物F7可以在存储区域RS上。例如，第一鳍状物F1至第七鳍状物F7当中的不包括第五鳍状物F5的其它鳍状物可以在第一区域R1上，第一鳍状物F1至第七鳍状物F7当中的不包括第四鳍状物F4的其它鳍状物可以在第二区域R2上。因此，第一区域R1和第二区域R2可以共用第一鳍状物F1至第三鳍状物F3、第六鳍状物F6和第七鳍状物F7，并且可以分别独占地包括第四鳍状物F4和第五鳍状物F5。
第八鳍状物F8和第九鳍状物F9可以在第三区域R3即比较区域上。
第一栅电极G1至第十栅电极G10可以在第一方向X上延伸，并且可以在第一方向X和第二方向Y上彼此间隔开。例如，第一栅电极G1至第二栅电极G2可以分别在第一鳍状物F1和第二鳍状物F2上交叉第一鳍状物F1和第二鳍状物F2。第三栅电极G3可以交叉第一鳍状物F1至第四鳍状物F4。第四栅电极G4可以交叉第一鳍状物F1至第三鳍状物F3和第五鳍状物F5。第五栅电极G5可以交叉第三鳍状物F3、第四鳍状物F4和第六鳍状物F6至第九鳍状物F9。第六栅电极G6可以交叉第三鳍状物F3和第五鳍状物F5至第九鳍状物F9。第七栅电极G7和第八栅电极G8可以交叉第六鳍状物F6和第七鳍状物F7。第九栅电极G9和第十栅电极G10可以交叉第八鳍状物F8和第九鳍状物F9。第九栅电极G9和第十栅电极G10的长度可以彼此相等。
第一鳍状物F1至第九鳍状物F9和第一栅电极G1至第十栅电极G10可以关于第一区域R1与第二区域R2之间的在第一方向X上延伸作为轴的边界线对称地设置。该对称是为了减小或最小化诸如栅电极的阈值电压的根据半导体器件位置的性能的散布。
第一栅电极G1和第五栅电极G5可以在第一方向X上重叠并且可以在第一方向X上彼此间隔开。如上所述形成的栅电极可以由将完整的栅电极分成两个部分而产生。类似地，第二栅电极G2和第六栅电极G6可以由将形成为在第一方向X上延伸的完整的栅电极分成两个部分而产生。
第三栅电极G3、第七栅电极G7和第九栅电极G9可以由将形成为在第一方向X上延伸的完整的栅电极分成三个部分而产生。类似地，第四栅电极G4、第八栅电极G8和第十栅电极G10可以由将形成为在第一方向X上延伸的完整的栅电极分成三个部分而产生。
源极/漏极可以形成在第一鳍状物F1至第九鳍状物F9上的第一栅电极G1至第十栅电极G10的不同侧上。例如，源极/漏极可以对应于图5中的第一源极/漏极160和图6中的第二源极/漏极120。
图3示出形成在源极/漏极上的第一下接触CS1至第十八下接触CS18、形成在第一栅电极G1至第十栅电极G10上的第一栅极接触CG1至第八栅极接触CG8、第一真实接触RC1和第二真实接触RC2、第一虚设接触DC1至第二虚设接触DC2、以及形成在第一下接触CS1至第十八下接触CS18上的第一上接触C1至第十二上接触C12。
第一下接触CS1至第十八下接触CS18可以将源极/漏极彼此连接。因此，第一鳍状物F1和第二鳍状物F2的源极/漏极、第六鳍状物F6和第七鳍状物F7的源极/漏极、以及第八鳍状物F8和第九鳍状物F9的源极/漏极可以全部被共用。
第一栅极接触CG1至第八栅极接触CG8可以将第一栅电极G1至第十栅电极G10与上层的结构连接。第一真实接触RC1和第二真实接触RC2以及第一虚设接触DC1和第二虚设接触DC2可以是与第一栅极接触CG1至第八栅极接触CG8同时形成的栅极接触。当在此使用时，表述“同时”可以涵盖特征使用相同工艺形成的情形或者存在微小时间差的情形。
第一真实接触RC1可以在第九栅电极G9上与以第八鳍状物F8和第九鳍状物F9及第九栅电极G9形成的晶体管间隔开第一距离d1。第二真实接触RC2可以在第十栅电极G10上与以第八鳍状物F8和第九鳍状物F9及第十栅电极G10形成的晶体管间隔开第二距离d2。第一距离d1可以不同于(例如小于)第二距离d2。
该设计可以允许图1或4中所示的第十下配线L10和第十一下配线L11在第二方向Y上延伸而不互相干扰。例如，第一真实接触RC1和第二真实接触RC2可以彼此间隔开不同的距离，从而传输在电路和电方面不同的信号。
当第一真实接触RC1和第二真实接触RC2与对应的晶体管之间的距离彼此不同时，会存在使晶体管的阈值电压的均匀性劣化的不对称。例如，形成第一真实接触RC1和第二真实接触RC2中所用的等离子体处理可以分别影响相邻晶体管，并且对相邻晶体管的影响会随着它们距离等离子体处理的目标的距离变得彼此不同而以不同的程度被施加。例如，作为前述不对称的结果，以第八鳍状物F8和第九鳍状物F9及第九栅电极G9形成的晶体管以及以第八鳍状物F8和第九鳍状物F9及第十栅电极G10形成的晶体管的阈值电压会彼此不同。
因此，即使当施加相同的信号时，也会获得不同的结果。这会导致半导体器件的总体可靠性和性能上的问题。
根据一些示例性实施方式的半导体器件可以通过第一虚设接触DC1和第二虚设接触DC2的形成去除不对称。例如，第一虚设接触DC1可以形成在第九栅电极G9上，并且与以第八鳍状物F8和第九鳍状物F9及第九栅电极G9形成的晶体管间隔开第二距离d2。此外，第二虚设接触DC2可以形成在第十栅电极G10上，并且与以第八鳍状物F8和第九鳍状物F9及第十栅电极G10形成的晶体管间隔开第一距离d1。因此，第一虚设接触DC1可以在第二方向Y上重叠第二真实接触RC2，第二虚设接触DC2可以在第二方向Y上重叠第一真实接触RC1。通过第一虚设接触DC1和第二虚设接触DC2的形成，以第八鳍状物F8和第九鳍状物F9及第九栅电极G9形成的晶体管以及以第八鳍状物F8和第九鳍状物F9及第十栅电极G10形成的晶体管的阈值电压可以彼此相等。
第一上接触C1至第十二上接触C12可以形成在第一下接触CS1至第十八下接触CS18上。第一上接触C1至第十二上接触C12可以用于将第一下接触CS1至第十八下接触CS18与上部结构连接。
参照图1和4，下面将描述第一下配线L1至第十三下配线L13和第一接触MC1至第七接触MC7以及第一上配线M1至第五上配线M5。第三下配线L3至第七下配线L7以及第十下配线L10至第十二下配线L12可以在第二方向Y上平行地延伸并且在第一方向X上间隔开。第一下配线L1、第二下配线L2、第八下配线L8、第九下配线L9和第十三下配线L13可以在第一方向X和第二方向Y两者上是孤立的岛型。
第一下配线L1至第十三下配线L13可以与第一栅极接触CG1至第八栅极接触CG8、第一真实接触RC1和第二真实接触RC2以及第一上接触C1至第十二上接触C12电连接。例如，第一下配线L1可以与第一栅极接触CG1连接，第二下配线L2可以与第二栅极接触CG2连接。第三下配线L3可以与第三上接触C3连接。第四下配线L4可以与第一上接触C1和第二上接触C2连接。例如，第四下配线L4可以将第一上接触C1和第二上接触C2彼此连接。第五下配线L5可以将第四上接触C4至第六上接触C6彼此连接。第六下配线L6可以与第九上接触C9连接。第七下配线L7可以将第七上接触C7和第八上接触C8彼此连接。第八下配线L8可以与第七栅极接触CG7连接，第九下配线L9可以与第八栅极接触CG8连接。
第十下配线L10可以与第二真实接触RC2连接，第十一下配线L11可以与第一真实接触RC1连接。第十下配线L10可以在第三方向Z上重叠第一虚设接触DC1，但是可以不连接到第一虚设接触DC1。第十一下配线L11可以在第三方向Z上重叠第二虚设接触DC2，但是可以不连接到第二虚设接触DC2。
第十二下配线L12可以将第十上接触C10至第十二上接触C12彼此连接。第十三下配线L13可以与第十二上接触C12连接。
第一接触MC1至第七接触MC7可以形成在第一下配线L1至第十三下配线L13上。第一接触MC1至第七接触MC7可以将第一下配线L1至第十三下配线L13与上部结构连接。例如，第一接触MC1可以在第一下配线L1上，第二接触MC2可以在第二下配线L2上，第三接触MC3可以在第八下配线L8上，第四接触MC4可以在第九下配线L9上，第五接触MC5和第六接触MC6可以在第十二下配线L12上，第七接触MC7可以在第十三下配线L13上。
第一上配线M1至第五上配线M5可以在第一下配线L1至第十三下配线L13和第一接触MC1至第七接触MC7上接触第一接触MC1至第七接触MC7。第一上配线M1至第五上配线M5可以在第一方向X上平行地延伸，并且可以在第二方向Y上彼此间隔开。例如，第一上配线M1可以与第五接触MC5连接。第二上配线M2可以连接第一接触MC1和第三接触MC3。因此，第一栅极接触CG1和第七栅极接触CG7可以彼此电连接。
第三上配线M3可以与第七接触MC7连接。第四上配线M4可以连接第二接触MC2和第四接触MC4。因此，第二栅极接触CG2和第八栅极接触CG8可以彼此电连接。
第五上配线M5可以与第六接触MC6连接。例如，第一上配线M1和第五上配线M5可以通过第十二下配线L12彼此连接。
将参照图1至5说明根据一些示例性实施方式的半导体器件的剖面。半导体器件可以具有顺序地在衬底100上的第一层LV1至第六层LV6。在一示例中，第一层LV1至第六层LV6可以是垂直的高度层。
第一层LV1可以以第一栅电极G1至第十栅电极G10、第一鳍状物F1至第九鳍状物F9、诸如如图示出的第一源极/漏极160的源极/漏极、以及第一下接触CS1至第十八下接触CS18形成。此外，第一层间绝缘膜150可以形成在此处不形成以上构成元件的位置中。
在本实施方式中，形成在第一层LV1上的构成元件的上表面相同。就是说，在根据一些示例性实施方式的半导体器件中，每个构成元件的上表面可以不同。
第一真实接触RC1和第二真实接触RC2以及第一虚设接触DC1和第二虚设接触DC2可以在第二层LV2上。此外，第一栅极接触CG1至第八栅极接触CG8可以被形成。此外，第一上接触C1至第十二上接触C12可以形成在第二层LV2上。第二层间绝缘膜250可以形成在此处不形成以上构成元件的部分上。
第一通路V1至第三通路V3可以形成在第三层LV3上。通路可以将第一真实接触RC1和第二真实接触RC2、第一栅极接触CG1至第八栅极接触CG8、以及第一上接触C1至第十二上接触C12与第一下配线L1至第十三下配线L13电连接。第三层间绝缘膜350可以形成在此处不形成上述构成元件的部分上。
第一通路V1可以连接第一真实接触RC1和第十一下配线L11。第十下配线L10和第一虚设接触DC1可以在第三方向Z上彼此重叠，但是可以彼此绝缘。类似地，第二通路V2可以连接第二真实接触RC2和第十下配线L10。第十一下配线L11和第二虚设接触DC2可以在第三方向Z上彼此重叠，但是可以彼此绝缘。第三通路V3可以连接第十二上接触C12和第十二下配线L12。类似地，诸如第三通路V3的通路可以连接第一上接触C1至第十二上接触C12和第一下配线L1至第十三下配线L13。
第一下配线L1至第十三下配线L13可以形成在第四层LV4上。第四层间绝缘膜450可以形成在此处不形成第一下配线L1至第十三下配线L13的部分上。
参照图5和6，栅极间隔物170可以形成在第一层LV1上的第六栅电极G6的侧表面上。在一个实施方式中，栅极间隔物不仅可以形成在第六栅电极G6的侧表面上而且可以分别形成在第一栅电极G1至第五栅电极G5和第七栅电极G7至第十栅电极G10的侧表面上。
此外，栅极绝缘膜可以形成在第一栅电极G1至第十栅电极G10的下部和侧表面上。此外，第一栅电极G1至第十栅电极G10可以形成为功函数金属和填充金属的多膜结构。此外，盖膜可以形成在第一栅电极G1至第十栅电极G10的上表面上。
此外，源极/漏极可以形成在第一鳍状物F1至第九鳍状物F9内并且在第一栅电极G1至第十栅电极G10的侧面。图6例示了第二源极/漏极120被掩埋在第六栅电极G6的不同侧。在图5中，第一源极/漏极160可以在第九鳍状物F9上形成为五边形或六边形形状。例如，源极/漏极可以当在第一方向X上被切割时具有五边形或六边形形状，并且可以当在第二方向Y上被切割时具有掩埋形状。
诸如第一源极/漏极160和第二源极/漏极120的源极/漏极可以当对应的晶体管是PMOS时包括诸如掺杂以硼B的SiGe的材料，或者可以当对应的晶体管是NMOS时包括诸如掺杂以磷P的Si或SiC的材料。
参照图1、4和7，下面将说明第五层LV5和第六层LV6。第一接触MC1至第七接触MC7可以形成在第五层LV5上。第五层间绝缘膜550可以形成在此处不形成第一接触MC1至第七接触MC7的部分上。
第一上配线M1至第五上配线M5可以形成在第六层LV6上。第六层间绝缘膜650可以形成在此处不形成第一上配线M1至第五上配线M5的部分上。
第一层间绝缘膜150至第六层间绝缘膜650可以包括氧化物膜、氮化物膜或氮氧化物膜中的至少一种。第一层间绝缘膜150至第六层间绝缘膜650被示为单层膜，但是在另外的实施方式中可以是多层膜。
将参照图8和9描述根据一些示例性实施方式的半导体器件关电路的方面。如图8中所示，第一区域R1可以包括在电源端子VDD与地端子VSS之间并联连接的第一反相器INV1和第二反相器INV2、以及与第一反相器INV1和第二反相器INV2的输出端子连接的第一传输栅晶体管PS1和第二传输栅晶体管PS2。第一传输栅晶体管PS1和第二传输栅晶体管PS2可以分别与真(true)位线BLT和互补(complementary)位线BLC连接。第一传输栅晶体管PS1和第二传输栅晶体管PS2的栅极可以与第一字线WL0连接。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是p沟道MOSFET(PMOS)晶体管。第一下拉晶体管PD1和第二下拉晶体管PD2可以是n沟道MOSFET(NMOS)晶体管。
为了使第一反相器INV1和第二反相器INV2构成一个锁存电路，第一反相器INV1的输入端子与第二反相器INV2的输出端子连接，第二反相器INV2的输入端子与第一反相器INV1的输出端子连接。
类似地，第二区域R2可以包括在电源端子VDD与地端子VSS之间并联连接的第三反相器INV3和第四反相器INV4、以及与第三反相器INV3和第四反相器INV4的输出端子连接的第三传输栅晶体管PS3和第四传输栅晶体管PS4。第三传输栅晶体管PS3和第四传输栅晶体管PS4可以分别与真位线BLT和互补位线BLC连接。第三传输栅晶体管PS3和第四传输栅晶体管PS4的栅极可以与第二字线WL1连接。
第三反相器INV3包括串联连接的第三上拉晶体管PU3和第三下拉晶体管PD3。第四反相器INV4包括串联连接的第四上拉晶体管PU4和第四下拉晶体管PD4。第三上拉晶体管PU3和第四上拉晶体管PU4可以是PMOS晶体管。第三下拉晶体管PD3和第四下拉晶体管PD4可以是NMOS晶体管。
为了使第三反相器INV3和第四反相器INV4构成一个锁存电路，第三反相器INV3的输入端子与第四反相器INV4的输出端子连接，第四反相器INV4的输入端子与第三反相器INV3的输出端子连接。
第三区域R3可以包括第一晶体管T1至第四晶体管T4。第一晶体管T1可以使用第一反相器INV1的输出端子(第二反相器INV2的输入端子)的电压作为栅电压串联连接在地端子VSS与第二晶体管之间。第二晶体管T2可以使用互补(complementary)搜索线SLC端子的电压作为栅电压串联连接在匹配线ML端子与第一晶体管T1之间。
第三晶体管T3可以使用第三反相器INV3的输出端子(第四反相器INV4的输入端子)的电压作为栅电压串联连接在地端子VSS与第四晶体管之间。第四晶体管T4可以使用真(true)搜索线SLT端子的电压作为栅电压串联连接在匹配线ML端子与第三晶体管T3之间。
相反的信号可以被施加到真位线BLT和互补位线BLC。相反的信号可以被施加到真搜索线SLT和互补搜索线SLC。当在此使用时，“相反的信号”指在诸如“1”和“0”或“+”和“－”的二进制系统中具有彼此相反含义的信号，例如数字电路中相反的数字信号。
参照图8和9，第一鳍状物F1和第二鳍状物F2以及第一栅电极G1可以形成第一传输栅晶体管PS1。第六鳍状物F6和第七鳍状物F7以及第七栅电极G7可以形成第二传输栅晶体管PS2。类似地，第一鳍状物F1和第二鳍状物F2以及第二栅电极G2可以形成第三传输栅晶体管PS3。第六鳍状物F6和第七鳍状物F7以及第八栅电极G8可以形成第四传输栅晶体管PS4。
第一鳍状物F1和第二鳍状物F2以及第三栅电极G3可以形成第一下拉晶体管PD1。第六鳍状物F6和第七鳍状物F7以及第五栅电极G5可以形成第二下拉晶体管PD2。类似地，第一鳍状物F1和第二鳍状物F2以及第四栅电极G4可以形成第三下拉晶体管PD3。第六鳍状物F6和第七鳍状物F7以及第六栅电极G6可以形成第四下拉晶体管PD4。
第三鳍状物F3和第三栅电极G3可以形成第一上拉晶体管PU1。第四鳍状物F4和第五栅电极G5可以形成第二上拉晶体管PU2。类似地，第三鳍状物F3和第四栅电极G4可以形成第三上拉晶体管PU3。第五鳍状物F5和第六栅电极G6可以形成第四上拉晶体管PU4。
第八鳍状物F8和第九鳍状物F9以及第五栅电极G5可以形成第一晶体管T1。第八鳍状物F8和第九鳍状物F9以及第九栅电极G9可以形成第二晶体管T2。类似地，第八鳍状物F8和第九鳍状物F9以及第十栅电极G10可以形成第三晶体管T3。第八鳍状物F8和第九鳍状物F9以及第六栅电极G6可以形成第四晶体管T4。
参照图4、8和9，第一栅极接触CG1和第七栅极接触CG7可以与第二上配线M2连接，以形成第一字线WL0端子。第二栅极接触CG2和第八栅极接触CG8可以与第四上配线M4连接，以形成第二字线WL1端子。
第三上接触C3可以以地端子VSS形成。此外，第七上接触C7和第八上接触C8可以与第七下配线L7连接，以形成地端子VSS。此外，第十上接触C10和第十一上接触C11可以与第十二下配线L12连接，以形成地端子VSS。
第一上接触C1和第二上接触C2可以与第四下配线L4连接，以形成真位线BLT端子。第四上接触C4至第六上接触C6可以与第五下配线L5连接，以形成电源端子VDD。第九上接触C9可以以互补位线BLC端子形成。
第十二上接触C12可以以匹配线ML端子形成。第一真实接触RC1可以以互补搜索线SLC端子形成。相反，第二真实接触RC2可以以真搜索线SLT端子形成。
根据一些示例性实施方式，半导体器件的第一区域R1和第二区域R2可以被分成数据单元部分和掩码单元部分。第一区域R1或第二区域R2可以是数据单元。为了便于讨论，第一区域R1将被假设为数据单元。
写入数据的过程首先通过真实位线BLT将数据存储在第一区域R1中，并将掩码数据存储在第二区域R2中。当数据单元和掩码单元两者被存储为“0”时，这样的数据可以表示“随意”值。这是包括'1'和'0'两者的值。
当搜索数据时，第一字线WL0和第二字线WL1可以被设定为“关”，并且匹配线ML端子可以被预充电。接着，互补搜索线SLC可以变为“开”。在相同的时间点，真搜索线SLT可以是“关”。因此，预充电时间点可以早于互补搜索线SLC的“开”时间点。
当存储在第一区域R1中的数据(T1的栅电压信号)为“0”时，预充电后的匹配线ML端子保持“高”状态(例如“1”状态)，这表示匹配状态。当存储在第一区域R1中的数据(T1的栅电压信号)为“1”时，第一晶体管T1导通并且匹配线ML端子值放电而变成“低”状态(例如“0”状态)，因而表示“不匹配”状态。因此，匹配线ML端子值的输出时间点可以晚于互补搜索线SLC的“开”时间点。
图10是半导体器件的另一布局实施方式，图11是在图10的线A-A'、B-B'和C-C'上截取的剖视图。参照图10和11，将描述不包括图1至9中所述实施方式中的第一上接触C1至第十二上接触C12的实施方式。
第一下接触CS1至第十八下接触CS18可以在第一层LV1和第二层LV2上与诸如第三通路V3的通路直接接触。例如，参照图1至9描述的实施方式中的源极/漏极可以在经过第一下接触CS1至第十八下接触CS18、第一上接触C1至第十二上接触C12以及通路之后与第一下配线L1至第十三下配线L13电连接。
根据一示例性实施方式，第一下接触CS1至第十八下接触CS18可以直接通过诸如第三通路V3的通路与第一下配线L1至第十三下配线L13电连接。
结果，根据一些示例性实施方式的半导体器件可以减小或最小化充足的空间余量。例如，当使用第一下接触CS1至第十八下接触CS18和第一上接触C1至第十二上接触C12的两层时，蚀刻工艺和图案化工艺必须被执行两次，并且也需要用于以上工艺的掩模工作。这样的多工艺由于未对准而应确保有空间余量。
随着半导体器件的水平规模逐渐减小，确保充足的空间余量变得越来越困难。因此，根据一些示例性实施方式的半导体器件可以在第一层LV1和第二层LV2上在不包括上接触的同时仅以第一下接触CS1至第十八下接触CS18形成接触结构，以便减小或最小化确保空间余量的需要而且减少或最小化工艺浪费和工艺成本。
图12示出根据一些示例性实施方式的半导体器件的一布局实施方式。图13示出在图12中的线A-A'、B-B'和C-C'上截取的剖视图。
参照图12和13，根据一些示例性实施方式的半导体器件中的第一真实接触RC1'和第二真实接触RC2'以及第一虚设接触DC1'和第二虚设接触DC2'的位置可以与图1至11的实施方式相反。例如，在第九栅电极G9上，第一真实接触RC1'可以与以第八鳍状物F8和第九鳍状物F9以及第九栅电极G9形成的晶体管间隔开第二距离d2。在第十栅电极G10上，第二真实接触RC2'可以与以第八鳍状物F8和第九鳍状物F9以及第十栅电极G10形成的晶体管间隔开第一距离d1。第一距离d1可以不同于(例如小于)第二距离d2。
在一个实施方式中，为了使第十下配线L10和第十一下配线L11在第二方向Y上延伸而不相互干扰，仅第一真实接触RC1'和第二真实接触RC2'的距离可以彼此不同。因此，第一真实接触RC1'的距离不一定必须小于第二真实接触RC2'的距离。
即使在这种情况下，因为仍存在不对称，所以第一虚设接触DC1'和第二虚设接触DC2'可以被提供，并且第一虚设接触DC1'和第二虚设接触DC2'的位置可以根据第一真实接触RC1'和第二真实接触RC2'的位置而不同。例如，在第九栅电极G9上，第一虚设接触DC1'可以与以第八鳍状物F8和第九鳍状物F9以及第九栅电极G9形成的晶体管间隔开第一距离d1。此外，在第十栅电极G10上，第二虚设接触DC2'可以与以第八鳍状物F8和第九鳍状物F9以及第十栅电极G10形成的晶体管间隔开第二距离d2。
第一通路至第三通路V1'、V2'、V3可以形成在第三层LV3上。通路可以将第一真实接触RC1'和第二真实接触RC2'、第一栅极接触CG1至第八栅极接触CG8以及第一上接触C1至第十二上接触C12与第一下配线L1至第十三下配线L13电连接。第三层间绝缘膜350可以形成在此处不形成以上构成元件的部分上。
第一通路V1'可以将第一真实接触RC1'与第十下配线L10连接。第十一下配线L11和第一虚设接触DC1'可以在第三方向Z上彼此重叠，但是可以彼此绝缘。类似地，第二通路V2'可以将第二真实接触RC2'与第十一下配线L11连接。第十下配线L10和第二虚设接触DC2'可以在第三方向Z上彼此重叠，但是可以彼此绝缘。
图14示出可以包括存储器件10和第三区域R3的半导体器件的另一布局实施方式。第三区域R3是可以形成CAM端口区域的如上述示例性实施方式中的比较区域。第三区域R3可以执行比较通过第五栅电极G5和第六栅电极G6的两个信号的操作。
存储器件10可以是与第三区域R3的第五栅电极G5和第六栅电极G6连接的存储器件。在一个实施方式中，存储器件10可以包括如图1中的两个8晶体管(8T)SRAM单元结构。存储器件10可以具有关于作为轴的第一方向X的对称布局。例如，当存储器件10沿着在第一方向X上从存储器件10的第二方向Y的中央延伸的虚线被切割时，用虚线分割的两个部分可以关于在第一方向X上延伸的虚线对称。
因此，仅第三区域R3的第一真实接触RC1和第二真实接触RC2可以形成为不对称。为了防止不对称，第一虚设接触DC1和第二虚设接触DC2可以被形成。由于第一虚设接触DC1和第二虚设接触DC2的存在，不仅可以恢复第三区域R3的对称，而且可以恢复根据一些示例性实施方式的包括存储器件10的半导体器件的对称。
图15至18示出制造半导体器件的方法的一实施方式的阶段。为了说明的目的，将参照图1至7和15至18说明该方法。
首先参照图2和15，第一鳍状物F1至第九鳍状物F9可以形成为在衬底100上在第二方向Y上延伸。第一鳍状物F1至第九鳍状物F9可以在第三方向Z上从衬底100凸出。第一鳍状物F1至第九鳍状物F9的每个可以沿着长度方向例如在第二方向Y上纵长地延伸。第一鳍状物F1至第九鳍状物F9可以具有长边和短边。长边方向被示为第二方向Y，短边方向被示为第一方向X，但是短边和长边可以在另外的实施方式中在其它方向上延伸。第一鳍状物F1至第九鳍状物F9可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。例如，第一鳍状物F1至第九鳍状物F9可以包括Si或SiGe。
接着，参照图2、6和16，第一栅电极G1至第十栅电极G10可以被形成。第一栅电极G1至第十栅电极G10可以在第一方向X上延伸。第一栅电极G1至第十栅电极G10可以在第一鳍状物F1至第九鳍状物F9上形成并与第一鳍状物F1至第九鳍状物F9交叉。例如，如图2中所示，第一栅电极G1至第十栅电极G10和第一鳍状物F1至第九鳍状物F9可以被形成。
接着，参照图6，栅极间隔物170可以在第一栅电极G1至第十栅电极G10的侧表面上形成。栅极间隔物170可以包括氧化物膜、氮化物膜或氮氧化物膜中的至少一种。栅极间隔物170被示为单层膜，但是在另外的实施方式中可以是多层膜。栅极间隔物170可以具有例如I形状或L形状。
接着，凹陷可以在第一栅电极G1至第十栅电极G10的侧面在第一鳍状物F1至第九鳍状物F9内形成，源极/漏极可以在凹陷中形成。如在图16的第一源极/漏极160中地，源极/漏极在第一方向X上的剖面可以是例如五边形或六边形形状，但不限于此。如在图6的第二源极/漏极120中地,源极/漏极在第二方向Y上的剖面可以具有掩埋在鳍状物内的形状。
接着，参照图3和16，第一下接触CS1至第十八下接触CS18可以在源极/漏极上形成。通过这么做，第一层LV1的所有构成元件可以被形成。
接着，参照图3和17，第一栅极接触CG1至第八栅极接触CG8、第一真实接触RC1和第二真实接触RC2以及第一虚设接触DC1和第二虚设接触DC2可以在第一栅电极G1至第十栅电极G10上形成。同时，第一上接触C1至第十二上接触C12可以在第一下接触CS1至第十八下接触CS18上形成。例如，如图3中所示，上述构成元件可以在第二层LV2上形成。
表述“同时”可以包括使用相同工艺以形成特征或执行操作和/或可对应于微小时间差的情形。
第一下接触CS1至第十八下接触CS18被示为在第一栅极接触CG1至第八栅极接触CG8、第一真实接触RC1和第二真实接触RC2以及第一虚设接触DC1和第二虚设接触DC2之前被形成。在一个实施方式中，前述特征可以以不同的次序形成。
接着，参照图18，第一通路V1至第三通路V3可以在第三层LV3上形成。第一通路V1可以连接第一真实接触RC1和第十一下配线L11。第十下配线L10和第一虚设接触DC1可以在第三方向Z上彼此重叠，但是可以彼此绝缘。
第二通路V2可以连接第二真实接触RC2和第十下配线L10。第十一下配线L11和第二虚设接触DC2可以在第三方向Z上彼此重叠，但是可以彼此绝缘。
第三通路V3可以连接第十二上接触C12和第十二下配线L12。诸如第三通路V3的通路可以连接第一上接触C1至第十二上接触C12和第一下配线L1至第十三下配线L13。
接着，参照图1和5，第一下配线L1至第十三下配线L13可以被形成。例如，第一下配线L1至第十三下配线L13可以在第四层LV4上形成为图1中的布局的形状。
接着，参照图4和7，第一接触MC1至第七接触MC7可以被形成。例如，第一接触MC1至第七接触MC7可以在第五层LV5上设置为图4的布局的形状。
接着，第一上配线M1至第五上配线M5可以被形成。例如，第一上配线M1至第五上配线M5可以在第六层LV6上设置为图4中的布局的形状。
已经在此公开了示例实施方式，虽然采用了特定的术语，但是它们仅在一般性的和描述性的意义上被使用和解释，并且不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域普通技术人员将明显地，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有指示。因此，可以作出形式和细节上的各种改变而不背离权利要求中阐明的实施方式的精神和范围。
本申请要求享有2016年12月26日提交的韩国专利申请第10-2016-0178886号的优先权，其内容通过引用全部合并于此。

Claims (20)

1.一种半导体器件，包括：
在第一方向上延伸的鳍状物；
交叉所述鳍状物的第一栅电极至第四栅电极；
分别与所述第一栅电极和所述第四栅电极连接的第一存储器件和第二存储器件；
第一搜索端子，其与所述第二栅电极连接并与所述鳍状物间隔开第一距离；
第二搜索端子，其与所述第三栅电极连接并与所述鳍状物间隔开不同于所述第一距离的第二距离；
第一虚设搜索端子，其与所述第二栅电极连接并与所述鳍状物间隔开所述第二距离；以及
第二虚设搜索端子，其与所述第三栅电极连接并与所述鳍状物间隔开所述第一距离，
其中所述第一搜索端子和所述第一虚设搜索端子重叠所述第二栅电极；以及
所述第二搜索端子和所述第二虚设搜索端子重叠所述第三栅电极。
2.如权利要求1所述的半导体器件，其中所述第一搜索端子和所述第二搜索端子接收相反的信号。
3.如权利要求1所述的半导体器件，还包括：
第一配线，其在所述第一搜索端子和所述第二虚设搜索端子上，所述第一配线在所述第一方向上延伸并重叠所述第一搜索端子和所述第二虚设搜索端子；以及
第二配线，其在所述第二搜索端子和所述第一虚设搜索端子上，所述第二配线在所述第一方向上延伸并重叠所述第二搜索端子和所述第一虚设搜索端子。
4.如权利要求3所述的半导体器件，其中：
所述第一配线与所述第一搜索端子电连接，并与所述第二虚设搜索端子电绝缘，以及
所述第二配线与所述第二搜索端子电连接并与所述第一虚设搜索端子电绝缘。
5.如权利要求3所述的半导体器件，其中所述第一配线和所述第二配线平行并且在相同的层上。
6.如权利要求3所述的半导体器件，还包括：
匹配端子，其在所述第二栅电极与所述第三栅电极之间在所述鳍状物上；以及
第三配线，其形成在与所述第一配线和所述第二配线相同的层上，并与所述匹配端子电连接。
7.如权利要求1所述的半导体器件，其中所述鳍状物包括在交叉所述第一方向的第二方向上彼此间隔开的第一鳍状物和第二鳍状物。
8.如权利要求1所述的半导体器件，其中所述第一存储器件和所述第二存储器件的布局在所述第一方向上彼此对称。
9.如权利要求1所述的半导体器件，其中所述第二栅电极和所述第三栅电极的长度彼此相等。
10.如权利要求1所述的半导体器件，还包括：
第一晶体管，其包括所述第二栅电极和所述鳍状物；以及
第二晶体管，其包括所述第三栅电极和所述鳍状物，
其中所述第一晶体管和所述第二晶体管的阈值电压彼此相等。
11.如权利要求10所述的半导体器件，还包括：
第一源极/漏极，其在所述第一栅电极的与所述第二栅电极的方向相反的侧面上；
第二源极/漏极，其形成在所述第四栅电极的与所述第三栅电极的方向相反的侧面上；以及
分别在所述第一源极/漏极和所述第二源极/漏极上的第一地端子和第二地端子。
12.一种半导体器件，包括：
在第一方向上平行延伸的第一鳍状物至第六鳍状物，所述第一鳍状物至所述第三鳍状物、所述第五鳍状物和所述第六鳍状物在交叉所述第一方向的第二方向上顺序地间隔开，所述第一鳍状物、所述第二鳍状物和所述第四鳍状物至所述第六鳍状物在所述第二方向上顺序地间隔开，所述第三鳍状物和所述第四鳍状物在所述第一方向上间隔开；
第一栅电极，其交叉所述第一鳍状物、所述第二鳍状物和所述第三鳍状物并在所述第二方向上延伸；
第二栅电极，其交叉所述第一鳍状物、所述第二鳍状物和所述第四鳍状物并在所述第二方向上延伸；
第三栅电极，其交叉所述第二鳍状物、所述第三鳍状物、所述第五鳍状物和所述第六鳍状物并在所述第二方向上延伸；
第四栅电极，其交叉所述第二鳍状物和所述第四鳍状物至所述第六鳍状物并在所述第二方向上延伸；
在所述第三栅电极与所述第四栅电极之间、交叉所述第六鳍状物、并在所述第二方向上延伸的第五栅电极和第六栅电极，所述第五栅电极和所述第六栅电极在所述第一方向上彼此间隔开；
第一搜索端子，其与所述第五栅电极连接并与所述第六鳍状物间隔开第一距离；
第二搜索端子，其与所述第六栅电极连接并与所述第六鳍状物间隔开不同于所述第一距离的第二距离；
第一虚设搜索端子，其与所述第五栅电极连接并与所述第六鳍状物间隔开所述第二距离；以及
第二虚设搜索端子，其与所述第六栅电极连接并与所述第六鳍状物间隔开所述第一距离，
其中所述第一搜索端子和所述第一虚设搜索端子重叠所述第五栅电极；以及
所述第二搜索端子和所述第二虚设搜索端子重叠所述第六栅电极。
13.如权利要求12所述的半导体器件，其中所述第一搜索端子和所述第二搜索端子接收相反的信号。
14.如权利要求12所述的半导体器件，其中：
所述第一鳍状物至所述第四鳍状物在存储区域中，
所述第五鳍状物和所述第六鳍状物在比较区域中，以及
所述存储区域和所述比较区域通过所述第三栅电极和所述第四栅电极电连接。
15.如权利要求14所述的半导体器件，其中：
所述存储区域包括在所述第一方向上彼此相邻的第一存储区域和第二存储区域，所述第一存储区域和所述第二存储区域的边界线在所述第二方向上延伸，以及
所述第一存储区域和所述第二存储区域的布局关于在所述第二方向上延伸作为轴的所述边界线彼此对称。
16.如权利要求15所述的半导体器件，其中所述边界线在所述第一栅电极与所述第二栅电极之间。
17.如权利要求12所述的半导体器件，其中：
所述第一栅电极和所述第五栅电极在所述第二方向上彼此重叠并在所述第二方向上彼此间隔开，以及
所述第二栅电极和所述第六栅电极在所述第二方向上彼此重叠并在所述第二方向上间隔开。
18.一种半导体器件，包括：
在第一方向上延伸的鳍状物；
交叉所述鳍状物的第一栅电极和第二栅电极；
第一搜索端子，其与所述第一栅电极连接并与所述鳍状物间隔开第一距离；
第二搜索端子，其与所述第二栅电极连接并与所述鳍状物间隔开不同于所述第一距离的第二距离；
第一虚设搜索端子，其与所述第一栅电极连接并与所述鳍状物间隔开所述第二距离；
第二虚设搜索端子，其与所述第二栅电极连接并与所述鳍状物间隔开所述第一距离；
第一配线，其在所述第一搜索端子和所述第二虚设搜索端子上在所述第一方向上延伸，所述第一配线与所述第一搜索端子电连接并与所述第二虚设搜索端子电绝缘；以及
第二配线，其在所述第二搜索端子和所述第一虚设搜索端子上在所述第一方向上延伸，所述第二配线与所述第二搜索端子电连接并与所述第一虚设搜索端子电绝缘，
其中所述第一搜索端子和所述第一虚设搜索端子重叠所述第一栅电极；以及
所述第二搜索端子和所述第二虚设搜索端子重叠所述第二栅电极。
19.如权利要求18所述的半导体器件，其中所述第一搜索端子和所述第二搜索端子接收相反的信号。
20.如权利要求18所述的半导体器件，其中：
所述第一栅电极和所述第二栅电极在第一层上，
所述第一配线和所述第二配线在所述第一层上的第四层上，
第二层和所述第二层上的第三层在所述第一层与所述第四层之间，以及
所述第一层至所述第四层对应于在垂直方向上的层。
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