CN109285837B - 一种半导体器件的布局结构 - Google Patents

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Abstract

本发明提供了一种半导体器件的布局结构，包括：基底；沿第一方向并列且间隔地设置于基底上的第一晶体管阵列和第二晶体管阵列；其中，第一晶体管阵列包括沿与第一方向垂直的第二方向依次电连接设置的第一晶体管和第三晶体管；第二晶体管阵列包括沿第二方向依次电连接设置的第二晶体管和第四晶体管；第一晶体管和第二晶体管包括第一类型晶体管，第三晶体管和第四晶体管包括第二类型晶体管；其中，第一晶体管和第三晶体管之间设置有第一间隔空间区域，第二晶体管和第四晶体管之间设置有第二间隔空间区域，第一间隔空间区域在第一方向上与第四晶体管相对设置，第二间隔空间区域在第一方向上与第三晶体管相对设置。

Description

一种半导体器件的布局结构
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的布局结构。
背景技术
在集成电路制造领域，随着MOS晶体管的不断缩小，尤其是在28nm以下的工艺中，各种因为器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。
当前工艺的解决方法是采用高K栅极材料和金属栅的方法，所述高K金属栅极包括高K介电层、覆盖层、功函数层，扩散阻挡层和金属导电层等，虽然在金属栅极结构中形成有扩散阻挡层，但是仍然难以控制所述金属导电层的横向扩散(lateral diffusion)，例如从NMOS金属栅极(NMG)到PMOS金属栅极(PMG)扩散，或者从PMOS金属栅极到NMOS金属栅极扩散，所述扩散会导致金属栅极功函数偏移，影响阈值电压等。
其中，在SRAM中上拉晶体管和下拉晶体之间的边界空间越大，所述阈值电压的变化越小，但是由于器件尺寸的减小，不可能进一步增加边界空间的大小。此外，在SRAM中上拉晶体管对于边界空间的大小更为敏感，对器件的影响更大。
因此，需要对目前所述半导体器件的设计进行改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种半导体器件的布局结构，所述布局结构包括：
基底；
第一晶体管阵列和第二晶体管阵列，所述第一晶体管阵列和所述第二晶体管阵列沿第一方向并列且间隔地设置于所述基底上；
其中，所述第一晶体管阵列包括沿与所述第一方向垂直的第二方向依次电连接设置的第一晶体管和第三晶体管；所述第二晶体管阵列包括沿所述第二方向依次电连接设置的第二晶体管和第四晶体管；所述第一晶体管和所述第二晶体管包括第一类型晶体管，所述第三晶体管和所述第四晶体管包括第二类型晶体管；
其中，所述第一晶体管和所述第三晶体管之间设置有第一间隔空间区域，所述第二晶体管和所述第四晶体管之间设置有第二间隔空间区域，所述第一间隔空间区域在所述第一方向上与所述第四晶体管相对设置，所述第二间隔空间区域在所述第一方向上与所述第三晶体管相对设置。
可选地，所述第三晶体管和所述第四晶体管在所述第二方向上交错设置。
可选地，在所述第二方向上依次顺序的设置所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第一晶体管。
可选地，所述第一晶体管为第一下拉NOMS晶体管，所述第二晶体管为第二下拉NMOS晶体管，所述第三晶体管为第一上拉PMOS晶体管，所述第四晶体管为第二上拉PMOS晶体管；
其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极电连接，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极电连接；
所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极电连接，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极电连接。
可选地，所述布局结构还包括：
第五晶体管和第六晶体管，在所述第二方向上所述第五晶体管设置于所述第二晶体管阵列的一侧，在所述第二方向上所述第六晶体管设置于所述第一晶体管阵列的一侧；
其中，所述第一晶体管、所述第三晶体管和所述第五晶体管组成第一反相器，所述第二晶体管、所述第四晶体管和所述第六晶体管组成与所述第一反相器交叉耦合的第二反相器。
可选地，所述第五晶体管和所述第六晶体管为传输晶体管，所述第五晶体管的源极与所述第一晶体管和所述第三晶体管的漏极电连接，所述第六晶体管的源极与所述第二晶体管和所述第四晶体管的漏极电连接。
可选地，所述第五晶体管的漏极与第一位线电连接，所述第六晶体管的漏极与第二位线电连接，所述第五晶体管和所述第六晶体管的栅极与字线电连接。
可选地，所述布局结构还包括：
接触结构，位于所述第一晶体管阵列和所述第二晶体管阵列上，以实现所述电连接。
可选地，所述接触结构包括：
通孔，位于所述第一晶体管阵列和所述第二晶体管阵列上；
金属层，位于相邻的所述通孔上。
可选地，所述金属层包括第一部分和第二部分，其中，所述第一部分电连接所述第二晶体管的漏极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极和所述第四晶体管的栅极。
可选地，所述金属层包括第一部分和第二部分，所述第一部分电连接所述第二晶体管的漏极、第六晶体管的源极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极、第五晶体管的源极和所述第四晶体管的栅极。
综上所述，本发明为了解决第三晶体管与第一晶体管之间空间过小，即所述第三晶体管与所述第三晶体管和所述第一晶体管之间边界的空间过小的问题，在所述第三晶体管与第一晶体管之间设置第一间隔空间区域，以增大所述第三晶体管与所述第三晶体管和所述第一晶体管之间边界的空间，进而减小对所述第三晶体管的边界效应，在所述第二晶体管和第四晶体管之间设置有第二间隔空间区域，以增大所述第二晶体管与所述第二晶体管和所述第四晶体管之间边界的空间，进而减小对所述第四晶体管的边界效应，进而提高了半导体器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明所述半导体器件的电路结构示意图；
图2A-2C为本发明所述半导体器件的版图结构示意图；
图3为一种所述半导体器件的参照版图结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
根据本发明的一个方面，在本发明提供了一种半导体器件的版图结构，其中所述版图结构的等效电路图如图1所示，其中，所述半导体器件包括SRAM储存单元或者含有所述SRAM储存单元的器件，并不局限于某一种，下面以所述半导体器件中的所述SRAM为例进行说明，但是所述器件除了所述SRAM器件以外还可以包含其他器件，在此不再赘述。
如图1所示，所述SRAM包含六个晶体管(6-T)的SRAM单元的电路结构示意图，所述SRAM单元包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5和第六晶体管Q6。
可选地，所述第一晶体管Q1、所述第三晶体管Q3和所述第五晶体管Q5组成第一反相器，所述第二晶体管Q2、所述第四晶体管Q4和所述第六晶体管Q6组成与所述第一反相器交叉耦合的第二反相器。
其中，所述第一反相器和所述第二反相器连接在第一存储节点与第二存储节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一存储节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二存储节点。
其中，所述第五晶体管Q5和所述第六晶体管Q6为传输晶体管，例如其中一个读传输晶体管，一个为写传输晶体管。
其中，位线(BL)对BL、BLB通过所述第五晶体管Q5和所述第六晶体管Q6两个传输晶体管连接至所述第一存储节点和所述第二存储节点。
其中，所述第五晶体管Q5和所述第六晶体管Q6的栅极与字线电连接。
下面结合附图2A-2C对所述半导体器件的布局结构作进一步的详细的说明。
其中，如图2A所示，所述布局结构包括：
基底；
第一晶体管阵列和第二晶体管阵列，沿第一方向并列且间隔地设置于所述基底上；
其中，所述第一晶体管阵列包括沿与所述第一方向垂直的第二方向依次设置的电连接的第一晶体管Q1和第三晶体管Q3；所述第二晶体管阵列包括沿与所述第一方向垂直的第二方向依次设置的电连接的第二晶体管Q2和第四晶体管Q4；所述第一晶体管Q1和所述第二晶体管Q2包括第一类型晶体管，所述第三晶体管Q3和所述第四晶体管Q4包括第二类型晶体管；
其中，所述第一晶体管和第三晶体管之间设置有第一间隔空间区域，所述第二晶体管和第四晶体管之间设置有第二间隔空间区域，所述第一间隔空间区域在第一方向上与所述第四晶体管相对设置，所述第二间隔空间区域在第一方向上与所述第三晶体管相对设置。
其中，所述第一方向是指沿A-A1的方向，其中，所述第一晶体管阵列和所述第二晶体管阵列在所述第一方向上并列设置，并且所述第一晶体管阵列和所述第二晶体管阵列平行设置。
其中，所述第一晶体管阵列是指在第一晶体管Q1和第三晶体管Q3中的栅极结构为一个长条状的栅极条，其中所述栅极条沿第二方向，例如B-B1的方向延伸，在所述栅极条的两端分别形成所述第一晶体管Q1和第三晶体管Q3。
其中，所述第一晶体管Q1为第一下拉晶体管，所述第一晶体管Q3为第一上拉晶体管，因此所述第一晶体管Q1和第三晶体管Q3的类型是不同的。
其中，所述第一晶体管Q1和第三晶体管Q3之间的通过NMOS和PMOS边界(boundary)相分隔，其中所述NMOS和PMOS边界(boundary)可以定义为在NMOS和PMOS的中线处的一个界限，所述界限到相应的NMOS和PMOS的距离即为边界的空间大小。
目前工艺中所述第一晶体管Q1和第三晶体管Q3之间的边界空间大小很小，如图3所示，所述第一晶体管Q1和第三晶体管Q3的栅极相邻设置，中间的距离很小，从而影响所述第三晶体管Q3的功能。
为此，在所述新的布局设计中，如图2A-2C所示，在所述第一晶体管Q1和第三晶体管Q3之间设置第一间隔空间区域，如图2A中第一晶体管Q1和第三晶体管Q3之间的虚线框所示，通过设置所述第一间隔空间区域可以增加所述第三晶体管Q3的边界空间的大小，增加所述第一晶体管Q1和第三晶体管Q3之间的距离，所述第一晶体管Q1和第三晶体管Q3的金属栅极功函数偏移和阈值电压的改变都极大的降低，特别是第三晶体管Q3，从而进一步增加所述第三晶体管Q3的功能。
同样，所述第二晶体管为第二下拉晶体管，所述第四晶体管为第二上拉晶体管。
目前工艺中所述第二晶体管Q2和第四晶体管Q4之间的边界空间大小很小，如图3所示，所述第二晶体管Q2和第四晶体管Q4的栅极相邻设置，中间的距离很小，从而影响所述第四晶体管Q4的功能。
为此，在所述新的布局设计中，如图2A-2C所示，在所述第二晶体管Q2和第四晶体管Q4之间设置第二间隔空间区域，如图2A中第二晶体管Q2和第四晶体管Q4之间的虚线框所示，通过设置所述第二间隔空间区域可以增加所述第四晶体管Q4的边界空间的大小，增加所述第二晶体管Q2和第四晶体管Q4之间的距离，所述第二晶体管Q2和第四晶体管Q4的金属栅极功函数偏移和阈值电压的改变都极大的降低，特别是第四晶体管Q4，从而进一步增加所述第四晶体管Q4的功能。
其中，所述第三晶体管Q3和所述第四晶体管Q4在所述第二方向上交错设置。
其中，所述布局结构还包括：
第五晶体管Q5和第六晶体管Q6，在所述第二方向上所述第五晶体管Q5设置于所述第二晶体管阵列的一侧，在所述第二方向上所述第六晶体管Q6设置于所述第一晶体管阵列的一侧；
其中，所述第一晶体管Q1、所述第三晶体管Q3和所述第五晶体管Q5组成第一反相器，所述第二晶体管Q2、所述第四晶体管Q4和所述第六晶体管Q6组成与所述第一反相器交叉耦合的第二反相器。
具体地，所述第一晶体管Q1为第一下拉NOMS晶体管，所述第二晶体管Q2为第二下拉NMOS晶体管，所述第三晶体管Q3为第一上拉PMOS晶体管，所述第四晶体管Q4为第二上拉PMOS晶体管；
其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极电连接，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极电连接；
更具体地，所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一存储节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二存储节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二存储节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一存储节点。
具体地，所述存储单元的尺寸在很大程度上决定了SRAM芯片的尺寸，因此，需要使存储单元的尺寸尽可能地小。存储单元可以由反向单元构成，用于将存储节点的电位反向。存储单元包括第一反相器、第二反相器、读传输晶体管和写传输晶体管。
其中，第一反相器和第二反相器连接在第一存储节点与第二存储节点之间，其中第一反相器的输入端与第二反相器的输出端连接至第一存储节点，第一反相器的输出端与第二反相器的输入端连接至第二存储节点。该存储单元的第一反相器和第二反相器形成锁存电路，用以锁存存储节点第一存储节点和第二存储节点的数据。
如图2A所示，第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中第一上拉PMOS晶体管和第二上拉PMOS晶体管的源极与供电电压连接，且第一下拉NMOS晶体管和第二下拉NMOS晶体管的源极接地；第一上拉PMOS晶体管和第一下拉NMOS晶体管的漏极连接至第一存储节点，第二上拉PMOS晶体管和第二下拉NMOS晶体管的漏极连接至第二存储节点；第一上拉PMOS晶体管和第一下拉NMOS晶体管的栅极连接至第二存储节点，且第二上拉PMOS晶体管和第二下拉NMOS晶体管的栅极连接至第一存储节点。
所述第五晶体管Q5和第六晶体管Q6为传输晶体管，其中，所述第五晶体管Q5的漏极与第一位线电连接，所述第六晶体管Q6的漏极与第二位线电连接，所述第五晶体管Q5和所述第六晶体管Q6的栅极与字线电连接。
可选地，所述布局结构还包括：
接触结构，位于所述第一晶体管阵列和所述第二晶体管阵列上，以实现所述电连接。
可选地，所述接触结构包括：
通孔，位于所述第一晶体管阵列和所述第二晶体管阵列上；
金属层，位于相邻的所述通孔上。
所述金属层包括第一部分10和第二部分20，其中，所述第一部分电连接所述第二晶体管的漏极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极和所述第四晶体管的栅极，如图2B所示。
其中，所述金属层还可以分为若干层，例如所述金属层包括第一金属层30(虚线边框)和第二金属层，其中所述第一金属层位于所述第二金属层的下方。
其中，所述第二金属层包括第一部分40和第二部分50，所述第一部分电连接所述第二晶体管的漏极、第六晶体管的源极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极、第五晶体管的源极和所述第四晶体管的栅极，如图2C所示。
其中，所述金属层之间以及是金属层和晶体管的源漏和栅极之间均可以通过通孔连接，其中，所述金属层和所述通孔的形成方法，在此不再赘述。
综上所述，本发明为了解决第三晶体管与第一晶体管之间空间过小，即所述第三晶体管与所述第三晶体管和所述第一晶体管之间边界的空间过小的问题，在所述第三晶体管与第一晶体管之间设置第一间隔空间区域，以增大所述第三晶体管与所述第三晶体管和所述第一晶体管之间边界的空间，进而减小对所述第三晶体管的边界效应，在所述第二晶体管和第四晶体管之间设置有第二间隔空间区域，以增大所述第二晶体管与所述第二晶体管和所述第四晶体管之间边界的空间，进而减小对所述第四晶体管的边界效应，进而提高了半导体器件的性能和可靠性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的布局结构，其特征在于，所述布局结构包括：
基底；
第一晶体管阵列和第二晶体管阵列，所述第一晶体管阵列和所述第二晶体管阵列沿第一方向并列且间隔地设置于所述基底上；
其中，所述第一晶体管阵列包括沿与所述第一方向垂直的第二方向依次电连接设置的第一晶体管和第三晶体管；所述第二晶体管阵列包括沿所述第二方向依次电连接设置的第二晶体管和第四晶体管；所述第一晶体管和所述第二晶体管包括第一类型晶体管，所述第三晶体管和所述第四晶体管包括第二类型晶体管；
其中，所述第一晶体管和所述第三晶体管之间设置有第一间隔空间区域，所述第二晶体管和所述第四晶体管之间设置有第二间隔空间区域，所述第一间隔空间区域在所述第一方向上与所述第四晶体管相对设置，所述第二间隔空间区域在所述第一方向上与所述第三晶体管相对设置，所述第三晶体管和所述第四晶体管在所述第二方向上交错设置，在所述第二方向上依次顺序的设置所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第一晶体管。
2.根据权利要求1所述的布局结构，其特征在于，所述第一晶体管为第一下拉NOMS晶体管，所述第二晶体管为第二下拉NMOS晶体管，所述第三晶体管为第一上拉PMOS晶体管，所述第四晶体管为第二上拉PMOS晶体管；
其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极电连接，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极电连接；
所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极电连接，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极电连接。
3.根据权利要求2所述的布局结构，其特征在于，所述布局结构还包括：
第五晶体管和第六晶体管，在所述第二方向上所述第五晶体管设置于所述第二晶体管阵列的一侧，在所述第二方向上所述第六晶体管设置于所述第一晶体管阵列的一侧；
其中，所述第一晶体管、所述第三晶体管和所述第五晶体管组成第一反相器，所述第二晶体管、所述第四晶体管和所述第六晶体管组成与所述第一反相器交叉耦合的第二反相器。
4.根据权利要求3所述的布局结构，其特征在于，所述第五晶体管和所述第六晶体管为传输晶体管，所述第五晶体管的源极与所述第一晶体管和所述第三晶体管的漏极电连接，所述第六晶体管的源极与所述第二晶体管和所述第四晶体管的漏极电连接。
5.根据权利要求4所述的布局结构，其特征在于，所述第五晶体管的漏极与第一位线电连接，所述第六晶体管的漏极与第二位线电连接，所述第五晶体管和所述第六晶体管的栅极与字线电连接。
6.根据权利要求1所述的布局结构，其特征在于，所述布局结构还包括：
接触结构，位于所述第一晶体管阵列和所述第二晶体管阵列上，以实现所述电连接。
7.根据权利要求6所述的布局结构，其特征在于，所述接触结构包括：
通孔，位于所述第一晶体管阵列和所述第二晶体管阵列上；
金属层，位于相邻的所述通孔上。
8.根据权利要求7所述的布局结构，其特征在于，所述金属层包括第一部分和第二部分，其中，所述第一部分电连接所述第二晶体管的漏极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极和所述第四晶体管的栅极。
9.根据权利要求8所述的布局结构，其特征在于，所述金属层包括第一部分和第二部分，所述第一部分电连接所述第二晶体管的漏极、第六晶体管的源极和所述第三晶体管的栅极；所述第二部分电连接所述第一晶体管的漏极、第五晶体管的源极和所述第四晶体管的栅极。
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