CN114792540A - 三态内容可定址存储器以及两端口静态随机存取存储器 - Google Patents

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CN114792540A CN202110095452.2A CN202110095452A CN114792540A CN 114792540 A CN114792540 A CN 114792540A CN 202110095452 A CN202110095452 A CN 202110095452A CN 114792540 A CN114792540 A CN 114792540A
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郭有策
王淑如
曾俊砚
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Abstract

本发明公开一种三态内容可定址存储器与双端口静态随机存取存储器，其包括存储单元以及两晶体管。存储单元包括沿着第一方向延伸的第一主动区、第二主动区、第三主动区与第四主动区、以及沿着第二方向延伸的第一栅极线、第二栅极线、第三栅极线与第四栅极线。第一栅极线横跨第三主动区与第四主动区，第二栅极线横跨第四主动区，第三栅极线横跨第一主动区，且第四栅极线横跨第一主动区与第二主动区。晶体管电连接到存储单元，其中晶体管与存储单元沿着第一方向排列。

Description

三态内容可定址存储器以及两端口静态随机存取存储器
技术领域
本发明涉及一种三态内容可定址存储器(ternary content addressablememory,TCAM)以及两端口(two-port)静态随机存取存储器(static random accessmemory,SRAM)，特别是涉及以8颗晶体管作为单元结构的TCAM与两端口SRAM。
背景技术
在传统存储器阵列结构中，常见以6颗晶体管的静态随机存取存储器(six-transistor static-random access memory,6T-SRAM)单元作为位元单元结构。随着存储器效能的提升，存储器位元单元结构中进一步包括两颗晶体管。然而，这两颗晶体管的设置使得原本较为对称的布局结构失去对称性，造成存储器位元单元结构中的晶体管特性不同，进而影响存储器的效能。举例来说，在传统存储器位元单元结构中，这两颗晶体管会设置于6T-SRAM沿着栅极线延伸方向的一侧，在避免下拉(pull-down,PD)晶体管与通栅(pass-gate,PG)晶体管受到这两颗晶体管的影响的情况下，这两颗晶体管与下拉晶体管之间的浅沟槽隔离(shallow trench isolation,STI)的宽度会大于6T-SRAM相对于这两颗晶体管的一侧的STI的宽度。由于受到不同的扩散长度(length of diffusion,LOD)效应(也称为STI应力效应)，6T-SRAM中邻近两侧STI的两下拉晶体管会具有不同的晶体管特性，且邻近两侧STI的两通栅晶体管也会具有不同的晶体管特性，例如具有不同的临界电压，导致存储器的读取操作与位元错误率(bit error rate,BER)变差。
发明内容
根据本发明的一实施例，提供一种TCAM，其包括一存储单元以及两搜寻晶体管。存储单元包括第一主动区、第二主动区、第三主动区、第四主动区、第一栅极线、第二栅极线、第三栅极线以及第四栅极线。第一主动区、第二主动区、第三主动区、第四主动区沿着第一方向延伸，且沿着第二方向依序排列。第一栅极线横跨第三主动区与第四主动区并沿着第二方向延伸，第二栅极线横跨第四主动区并沿着第二方向延伸。第三栅极线横跨第一主动区并沿着第二方向延伸。第四栅极线横跨第一主动区与第二主动区并沿着第二方向延伸。搜寻晶体管电连接到存储单元，其中搜寻晶体管与存储单元沿着第一方向排列。
根据本发明的一实施例，提供一种两端口SRAM，其包括一存储单元以及两读取晶体管。存储单元包括第一主动区、第二主动区、第三主动区、第四主动区、第一栅极线、第二栅极线、第三栅极线以及第四栅极线。第一主动区、第二主动区、第三主动区、第四主动区沿着第一方向延伸，且沿着第二方向依序排列。第一栅极线横跨第三主动区与第四主动区并沿着第二方向延伸，第二栅极线横跨第四主动区并沿着第二方向延伸。第三栅极线横跨第一主动区并沿着第二方向延伸。第四栅极线横跨第一主动区与第二主动区并沿着第二方向延伸。读取晶体管电连接到存储单元，其中读取晶体管与存储单元沿着第一方向排列。
附图说明
图1为本发明一实施例的TCAM的电路示意图；
图2为本发明一实施例的单一个基本单元的布局结构的俯视示意图；
图3为本发明一实施例的TCAM的主动区、栅极线、第一接触层与第一金属层的俯视示意图；
图4为本发明一实施例的TCAM的主动区、栅极线、第二接触层以及第二金属层的俯视示意图；
图5为本发明一实施例的TCAM的主动区、栅极线、第三接触层以及第三金属层的俯视示意图；
图6为本发明一实施例的两端口SRAM的电路示意图；
图7为本发明一实施例的两端口SRAM的主动区、栅极线、第一接触层与第一金属层的俯视示意图；
图8为本发明一实施例的两端口SRAM的主动区、栅极线、第二接触层以及第二金属层的俯视示意图；
图9为本发明一实施例的两端口SRAM的主动区、栅极线、第三接触层以及第三金属层的俯视示意图。
主要元件符号说明
1 TCAM
10 TCAM位元单元
10A 第一TCAM位元单元
10B 第二TCAM位元单元
10C 第三TCAM位元单元
11 重复结构
12 基本单元
14、22 存储单元
16 搜寻晶体管组
16a 第一搜寻晶体管
16b 第二搜寻晶体管
18 绝缘层
18a 第一绝缘区块
18b 第二绝缘区块
2 两端口SRAM
20 SRAM单元
20A 第一SRAM单元
20B 第二SRAM单元
20C 以及第三SRAM单元
24 读取晶体管组
AR1 第一主动(有源)区
AR2 第二主动区
AR3 第三主动区
AR4 第四主动区
BL1、BL2、wBL、wBLB、rBL 位线
C1～C44 接触插塞
CL 连接线
CL1、CL2 中心线
D1 第一方向
D2 第二方向
DGL1、DGL2 虚置栅极线
E1～E20 电极
GL1 第一栅极线
GL2 第二栅极线
GL3 第三栅极线
GL4 第四栅极线
GL5 第五栅极线
GL6 第六栅极线
IN1 第一反相器
IN2 第二反相器
ML 匹配线
N1 第一端
N2 第二端
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG1 第一通栅晶体管
PG2 第二通栅晶体管
PL1 第一电压源线
PL2 第二电压源线
PU1 第一上拉晶体管
PU2 第二上拉晶体管
PW、PW2 第二电压源
PW1 第一电压源
rPD 第一读取晶体管
rPG 第二读取晶体管
SL1、SL2 搜寻线
VD 俯视方向
W1、W2 宽度
WL1、WL2、wWL、rWL 字符线
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。需注意，以下附图仅为示意，其尺寸与元件间的比例关系可与实际不同，且不以此为限。
请参照图1，其绘示了本发明一实施例的三态内容可定址存储器(ternarycontent addressable memory,TCAM)的电路示意图。如图1所示，TCAM 1可包括多个TCAM位元单元(bit cell)10、多条位线BL1、BL2、多条字符线WL1、WL2、多条搜寻线SL1、SL2以及匹配线ML，且每个TCAM位元单元10可电连接到对应的位线BL1、BL2、字符线WL1、WL2、搜寻线SL1、SL2与匹配线ML。为清楚显示，图1显示两个相邻的TCAM位元单元10以及对应的位线BL1、BL2、字符线WL1、WL2、搜寻线SL1、SL2与匹配线ML，但不以此为限。由于每个TCAM位元单元10可具有相同的电连接方式，因此下文以单一个TCAM位元单元10为例作描述，但不限于此。
在图1的实施例中，各TCAM位元单元10可包括两个基本单元12，且每个基本单元12可包括一存储单元14以及一搜寻晶体管组16，其中每个存储单元14可包括一第一反相器IN1、一第二反相器IN2、一第一通栅(pass-gate)晶体管PG1与一第二通栅晶体管PG2。在每个存储单元14中，第一反相器IN1与第二反相器IN2可分别具有第一端N1与第二端N2，例如分别为输入端与输出端，第一反相器IN1的第一端N1可电连接第一通栅晶体管PG1的漏/源极以及第二反相器IN2的第二端N2，且第二反相器IN2的第一端N1可电连接第二通栅晶体管PG2的漏/源极以及第一反相器IN1的第二端N2。虽然图1未绘示，第一反相器IN1与第二反相器IN2均可包括一上拉(pull-up,PU)晶体管与一下拉(pull-down,PD)晶体管，其中在各反相器中，上拉晶体管与下拉晶体管的栅极彼此电连接并作为第二端N2，上拉晶体管与下拉晶体管的漏/源极彼此电连接并作为第一端N1，上拉晶体管的源/漏极与下拉晶体管的源/漏极分别电连接到第一电压源与第二电压源PW，且第一电压源所提供的电压可大于第二电压源PW所提供的电压。换言之，存储单元14可例如包括6T-SRAM单元。
如图1所示，在同一TCAM位元单元10中，基本单元12的第一通栅晶体管PG1的源/漏极可均电连接到对应的同一位线BL1，第二通栅晶体管PG2的源/漏极可均电连接到对应的同一位线BL2，且其中一个基本单元12的第一通栅晶体管PG1与第二通栅晶体管PG2的栅极与另一基本单元12的第一通栅晶体管PG1与第二通栅晶体管PG2的栅极分别电连接到两不同的字符线WL1、WL2。
如图1所示，每个搜寻晶体管组16可包括第一搜寻晶体管16a与第二搜寻晶体管16b，其中第一搜寻晶体管16a的栅极、漏/源极与源/漏极可分别电连接到第一反相器IN1的第二端N2、第二电压源PW以及第二搜寻晶体管16b的漏/源极，且第二搜寻晶体管16b源/漏极可电连接对应的匹配线ML。在同一TCAM位元单元10中，不同基本单元12的第二搜寻晶体管16b的栅极可分别电连接到两不同的搜寻线SL1、SL2。
请参考图2，其绘示了本发明一实施例的单一个基本单元的布局结构的俯视示意图。如图2所示，基本单元12的存储单元14可包括第一主动区AR1、第二主动区AR2、第三主动区AR3、第四主动区AR4、第一栅极线GL1、第二栅极线GL2、第三栅极线GL3以及第四栅极线GL4。第一主动区AR1、第二主动区AR2、第三主动区AR3以及第四主动区AR4可沿着第一方向D1延伸，且第一主动区AR1、第二主动区AR2、第三主动区AR3与第四主动区AR4沿着第二方向D2依序排列。第一主动区AR1与第四主动区AR4可以第一方向D1为对称轴呈镜像对称，且第二主动区AR2与第三主动区AR3则以存储单元14的中心为对称中心彼此对称。第一主动区AR1、第二主动区AR2、第三主动区AR3与第四主动区AR4可例如由绝缘层18所环绕，并可通过绝缘层18电性隔离。绝缘层18可例如包括浅沟槽隔离(shallow trench isolation,STI)。
举例来说，第一主动区AR1、第二主动区AR2、第三主动区AR3与第四主动区AR4可分别包括从半导体基底连续延伸而突出的长条状的鳍状结构或为半导体基底中的掺杂区。当第一主动区AR1、第二主动区AR2、第三主动区AR3与第四主动区AR4包括鳍状结构时，通过第一、第二、第三与第四主动区AR1、AR2、AR3、AR4所形成的晶体管可为鳍式场效应晶体管(FinField-Effect Transistor，FINFET)，但不限于此。在一些实施例中，依据所形成的晶体管的类型，鳍状结构可例如包括掺杂有N型掺质或P型掺质的半导体基底材料。举例来说，半导体基底材料可包括硅、锗、诸如碳化硅或硅锗的IV-IV族化合物半导体、或诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的III-V族半导体、或上述材料的组合。在本实施例中，第一主动区AR1与第四主动区AR4可具有第一导电类型，第二主动区AR2与第三主动区AR3具有不同于第一导电类型的第二导电类型。举例来说，第一导电类型与第二导电类型可分别为p型与n型，但不限于此。
如图2所示，第一栅极线GL1、第二栅极线GL2、第三栅极线GL3以及第四栅极线GL4可沿着第二方向D2延伸。从俯视方向VD观看，第一栅极线GL1可横跨第三主动区AR3与第四主动区AR4，使得横跨于第四主动区AR4上的第一栅极线GL1可形成第一反相器IN1的第一下拉晶体管PD1的栅极，且第一反相器IN1的第一下拉晶体管PD1的源/漏极与漏/源极分别设置于第一栅极线GL1两侧的第四主动区AR4中。横跨于第三主动区AR3上的第一栅极线GL1可形成第一反相器IN1的第一上拉晶体管PU1的栅极，且第一上拉晶体管PU1的源/漏极与漏/源极分别设置于第一栅极线GL1两侧的第三主动区AR3中。从俯视方向VD观看，第二栅极线GL2可横跨第四主动区AR4，使得横跨于第四主动区AR4上的第二栅极线GL2可形成第一通栅晶体管PG1的栅极，且第一通栅晶体管PG1的源/漏极与漏/源极分别设置于第二栅极线GL2两侧的第四主动区AR4中。在本实施例中，第一通栅晶体管PG1的漏/源极与第一反相器IN1的第一下拉晶体管PD1的漏/源极可由设置于第四主动区AR4中的同一掺杂区所形成，但不限于此。从俯视方向VD观看，第三栅极线GL3可横跨第一主动区AR1，使得横跨于第一主动区AR1上的第三栅极线GL3可形成第二通栅晶体管PG2的栅极，且第二通栅晶体管PG2的源/漏极与漏/源极分别设置于第三栅极线GL3两侧的第一主动区AR1中。从俯视方向VD观看，第四栅极线GL4可横跨第一主动区AR1与第二主动区AR2，使得横跨于第一主动区AR1上的第四栅极线GL4可形成第二反相器IN2的第二下拉晶体管PD2的栅极，且第二反相器IN2的第二下拉晶体管PD2的源/漏极与漏/源极分别设置于第四栅极线GL4两侧的第一主动区AR1中。横跨于第二主动区AR2上的第四栅极线GL4可形成第二反相器IN2的第二上拉晶体管PU2的栅极，且第二上拉晶体管PU2的源/漏极与漏/源极分别设置于第四栅极线GL4两侧的第二主动区AR2中。在本实施例中，第二通栅晶体管PG2的漏/源极与第二反相器IN1的第一下拉晶体管PD1的漏/源极可由设置于第一主动区AR1中的同一掺杂区所形成，但不限于此。举例来说，第一上拉晶体管PU1和第二上拉晶体管PU2可为p型场效晶体管(pFET)，例如PMOSFET，且第一下拉晶体管PD1、第二下拉晶体管PD2、第一通栅晶体管PG1和第二通栅晶体管PG2则可为n型场效晶体管(nFET)，例如nMOSFET。
如图2所示，第三栅极线GL3与第四栅极线GL4可以存储单元14的中心为对称中心分别对称于第二栅极线GL2与第一栅极线GL1，使得第一反相器IN1的第一上拉晶体管PU1与第一下拉晶体管PD1的布局结构可分别以存储单元14的中心为对称中心对称于第二反相器IN2的第二上拉晶体管PU2与第二下拉晶体管PD2的布局结构，且第一通栅晶体管PG1的布局结构可以存储单元14的中心为对称中心对称于第二通栅晶体管PG2的布局结构。在一些实施例中，第一栅极线GL1与第四栅极线GL4在第二方向D2上可具有相同的长度。
在图2的实施例中，基本单元12的第一搜寻晶体管16a可另包括第五栅极线GL5，且从俯视方向VD观看，第五栅极线GL5可沿着第二方向D2延伸并横跨第四主动区AR4，使得横跨于第四主动区AR4上的第五栅极线GL5可作为第一搜寻晶体管16a的栅极，且第一搜寻晶体管16a的源/漏极与漏/源极分别设置于第五栅极线GL5两侧的第四主动区AR4中。第五栅极线GL5可邻近第一栅极线GL1设置，且第一搜寻晶体管16a的源/漏极与第一反相器IN1的第一下拉晶体管PD1的源/漏极可由设置于第四主动区AR4中的同一掺杂区所形成，使得两者可彼此电连接，但不限于此。
如图2所示，第五栅极线GL5可与第一栅极线GL1电连接。在本实施例中，TCAM 1可另包括连接线CL，连接于第一栅极线GL1与第五栅极线GL5之间并用以将第一栅极线GL1电连接第五栅极线GL5。举例来说，连接线CL可与第一栅极线GL1以及第五栅极线GL5连接成一体的C形栅极结构，但不以此为限。在一些实施例中，第一栅极线GL1与第五栅极线GL5可以第二方向D2为对称轴呈镜像对称。
在图2的实施例中，基本单元12的第二搜寻晶体管16b可包括第六栅极线GL6，其中第五栅极线GL5可设置于第六栅极线GL6与第一栅极线GL1之间。从俯视方向VD观看，第六栅极线GL6可沿着第二方向D2延伸并横跨第四主动区AR4，使得横跨于第四主动区AR4上的第六栅极线GL6可作为第二搜寻晶体管16b的栅极，且第二搜寻晶体管16b的源/漏极与漏/源极分别设置于第六栅极线GL6两侧的第四主动区AR4中。第一搜寻晶体管16a的漏/源极与第二搜寻晶体管16b的源/漏极可设置于相同的第四主动区AR4中，例如可由同一掺杂区所形成。换言之，在本实施例中，第一搜寻晶体管16a、第二搜寻晶体管16b、第一反相器IN1的第一下拉晶体管PD1以及第一通栅晶体管PG1的源/漏极与漏/源极可设置在相同的第四主动区AR4中，因此第一搜寻晶体管16a与第二搜寻晶体管16b可与存储单元14排列在主动区的延伸方向(例如第一方向D1)上。在图2的实施例中，第六栅极线GL6可以第二方向D2为对称轴对称于第五栅极线GL5，或者第六栅极线GL6与第五栅极线GL5在第二方向D2上的长度可彼此相同，但不限于此。在一些实施例中，第六栅极线GL6与第五栅极线GL5可不对称于第二方向D2。
值得一提的是，由于同一基本单元12中的存储单元14与搜寻晶体管组16可排列在主动区的延伸方向(例如第二方向D2)上，因此位于存储单元14的第四主动区AR4相对于第三主动区AR3的一侧的绝缘层18在第二方向D2上的宽度可在不需考虑搜寻晶体管组16的情况下设计为与第一主动区AR1相对于第二主动区AR2的一侧的绝缘层18在第二方向D2上的宽度相同。由此，可降低第一下拉晶体管PD1与第二下拉晶体管PD1所受到的扩散长度(length of diffusion,LOD)效应(也称为STI应力效应)的差异，进而改善第一下拉晶体管PD1与第二下拉晶体管PD1的晶体管特性的一致性。同理，可降低第一通栅晶体管PU1与第二通栅晶体管PU2的晶体管特性的差异，并提升两者的一致性。
在一些实施例中，如图2所示，基本单元12可选择性另包括两虚置栅极线DGL1、DGL2，排列在第一方向D1上，并分别沿着第二方向D2延伸且横跨第一主动区AR1。值得说明的是，虚置栅极线DGL1可与第五栅极线GL5排列在沿第二方向D2延伸的同一直线上，且虚置栅极线DGL2可与第六栅极线GL6排列在沿着第二方向D2延伸的同一直线上。通过虚置栅极线DGL1、DGL2的设置，可在形成栅极线的图案化制作工艺中提升形成栅极线的品质。
再本发明中，栅极线与连接线CL是指由栅极绝缘层与栅极导电层依序堆叠的结构，例如还可包括间隙壁设置于栅极导电层与栅极绝缘层的侧壁上。栅极线与连接线CL可包括适用的导电材料，例如包括多晶硅、金属硅化物或适当的金属材料，金属材料可例如包括铝或钨。当栅极线与连接线CL为金属栅极线时，栅极线与连接线CL还可包含高介电常数(high-K)材料及功函数(work function)金属，功函数金属可例如包括氮化钛(TiN)用以形成pFET，或铝化钛(TiAl)用以形成nFET，但不限于此。
在图2的实施例中，基本单元12还可包括第一接触层以及第一金属层，依序设置于栅极线与主动区上。为清楚绘示基本单元12的布局结构，图2省略设置于第一金属层与栅极线以及主动区之间并用以将第一金属层与未对应的栅极线以及主动区电隔离的绝缘层，但不以此为限。具体来说，第一接触层可包括接触插塞C1～C14，设置于绝缘层中，且第一金属层可包括电极E1～E12，设置于绝缘层上。接触插塞C1可设置于第三栅极线GL3上，电极E1可设置于接触插塞C1上，用以将第三栅极线GL3电连接到对应的字符线(如图1所示的字符线WL1)。在俯视方向VD上，电极E1可例如横跨第三栅极线GL3以及虚置栅极线DGL1，但不限于此。接触插塞C2～C4可分别设置于第二下拉晶体管PD2的源/漏极与漏/源极以及第二通栅晶体管PG2的源/漏极上。电极E2可设置于接触插塞C2上，用以将第二下拉晶体管PD2的源/漏极电连接到第二电压源(如图1所示的第二电压源PW)。电极E3可设置于接触插塞C3与接触插塞C6上，用以将第二下拉晶体管PD2与第二上拉晶体管PU2的漏/源极电连接。电极E4设置于接触插塞C4上，用以将第二通栅晶体管PG2的源/漏极电连接到对应的位线(如图1所示的位线BL2)。接触插塞C5、C6可分别设置于第二上拉晶体管PU2的源/漏极与漏/源极上。电极E5设置于接触插塞C5上，用以将第二上拉晶体管PU2的源/漏极电连接到第一电压源。电极E6可设置于接触插塞C8上，用以将第一上拉晶体管PU1的源/漏极电连接到第一电压源。接触插塞C7、C8可分别设置于第一上拉晶体管PU1的漏/源极与源/漏极上。电极E7可设置于接触插塞C7与接触插塞C10上，用以将第一下拉晶体管PD1与第一上拉晶体管PU1的漏/源极电连接。接触插塞C9-C11可分别设置于第一通栅晶体管PG1的源/漏极以及第二下拉晶体管PD2的漏/源极与源/漏极上。电极E8可设置于接触插塞C9上，用以将第一通栅晶体管PG1的源/漏极电连接到对应的位线(如图1所示的位线BL1)。电极E9可设置于接触插塞C11上，用以将第一下拉晶体管PD1的源/漏极电连接到第二电压源。接触插塞C12可设置于第二栅极线GL2上，接触插塞C13可设置于第六栅极线GL6上，且接触插塞C14可设置于第二搜寻晶体管16b的漏/源极上。电极E10可设置于接触插塞C12上，用以将第二栅极线GL2电连接到对应的字符线(如图1所示的字符线WL1)。电极E11可设置于接触插塞C13上，用以将第二搜寻晶体管16b的栅极电连接到对应的搜寻线(如图1所示的搜寻线SL1)。电极E12可设置于接触插塞C14上，用以将第二搜寻晶体管16b的漏/源极电连接到对应的匹配线(如图1所示的匹配线ML)。第一接触层可包括适用的导电材料，例如钨或铜。第一金属层可包括适用的导电材料，例如铝、铜或钨，但本发明不限于此。
请进一步参考图3，其绘示了本发明一实施例的TCAM的主动区、栅极线、第一接触层与第一金属层的俯视示意图。为了清楚绘示每个TCAM位元单元10的结构，图3中TCAM位元单元10B上侧的基本单元12可与图2所示的基本单元12相同，因此省略对应晶体管与栅极线的符号，但不以此为限。如图3所示，在单一TCAM位元单元10中，两基本单元12的结构可以栅极线的延伸方向(例如第二方向D2)为对称轴呈镜像对称，举例来说，两基本单元12的结构可以位于两基本单元12的两第六栅极线GL6之间且与两第六栅极线GL6等距的中心线CL1为对称轴。相邻且排列在第二方向D2上的两TCAM位元单元10的结构可以主动区的延伸方向(例如第一方向D1)为对称轴呈镜像对称，因此每个基本单元12的结构可从图2所示的基本单元12获得，在此不多赘述。举例来说，两TCAM位元单元10的结构可以位于两TCAM位元单元10的两第一主动区AR1或两第四主动区AR4之间且与两第一主动区AR1或两第四主动区AR4等距的中心线CL2为对称轴。在一些实施例中，如图3所示，两相邻且排列在第二方向D2上的两TCAM位元单元10可形成一重复结构11，且TCAM 1可包括多个重复结构11，其中重复结构11可具有相同的结构，且以相同的配置方向呈阵列排列。在一些实施例中，相邻且排列在第一方向D1上的两TCAM位元单元10的结构可以第二方向D2为对称轴呈镜像对称，但不以此为限。
在图3的实施例中，在同一TCAM位元单元10中，存储单元14沿着第一方向D1排列，且搜寻晶体管组16的第一搜寻晶体管16a与第二搜寻晶体管16b可设置于两存储单元14之间，因此相邻且排列在第二方向D2上的存储单元14之间不需设置搜寻晶体管组16，使得位于存储单元14两侧的绝缘层18在第二方向D2上可具有相同的宽度。具体来说，绝缘层18可包括第一绝缘区块18a以及第二绝缘区块18b，其中第一绝缘区块18a设置于第一主动区AR1相对于第二主动区AR2的一侧，第二绝缘区块18b设置于第四主动区AR4相对于第三主动区AR3的一侧，且第一绝缘区块18a在第二方向D2上的宽度W1实质上等于第二绝缘区块18b在第二方向D上的宽度W2。进一步而言，TCAM 1可包括第一TCAM位元单元10A、第二TCAM位元单元10B以及第三TCAM位元单元10C，依序排列在第二方向D2上。相邻的第一TCAM位元单元10A与第二TCAM位元单元10B可以主动区的延伸方向(例如第一方向D1)为对称轴呈镜像对称，且相邻的第二TCAM位元单元10B与第三TCAM位元单元10C可以第一方向D1为对称轴呈镜像对称，因此第一TCAM位元单元10A与第二TCAM位元单元10B中的第一主动区AR1之间的间距可定义为第一绝缘区块18a在第二方向D2上的宽度W1，而第二TCAM位元单元10B与第三TCAM位元单元10C中的第四主动区AR4之间的间距可定义为第二绝缘区块18b在第二方向D2上的宽度W2。由于宽度W1与宽度W2可实质上彼此相同，因此可降低第一下拉晶体管PD1与第二下拉晶体管PD1的晶体管特性的差异以及第一通栅晶体管PU1与第二通栅晶体管PU2的晶体管特性的差异，进而改善TCAM1的读取操作与位元错误率。在一些实施例的同一TCAM位元单元10中，存储单元14可设置于两搜寻晶体管组16之间，但不限于此。在一些实施例中，两基本单元12的第一主动区AR1可彼此连接成单一主动区，第四主动区AR4也可彼此连接成单一主动区。
请参考图4与图5，且一并参考图2与图3。图4绘示本发明一实施例的TCAM的主动区、栅极线、第二接触层以及第二金属层的俯视示意图，图5绘示本发明一实施例的TCAM的主动区、栅极线、第三接触层以及第三金属层的俯视示意图。为清楚绘示第二接触层以及第二金属层的布局结构以及第三接触层以及第三金属层的布局结构，图4仅绘示主动区、栅极线、第二接触层与第二金属层，图5仅绘示主动区、栅极线、第三接触层与第三金属层，并且图4与图5中的主动区与栅极线可相同于图3所示的主动区与栅极线，且图4与图5省略对应晶体管与栅极线的符号，但不以此为限。且第二金属层与第一金属层之间以及第三金属层与第二金属层之间可设置有绝缘层，但不以此为限。如图4所示，TCAM 1还可包括第二接触层以及第二金属层，依序设置于图3所示的第一金属层上。第二接触层可包括接触插塞C15～C24，且第二金属层可包括位线BL1、BL2、第一电压源线PL1、搜寻线SL1、SL2以及电极E13～E17，分别沿着第一方向D1延伸。本实施例对应同一TCAM位元单元10的位线BL2、第一电压源线PL1、搜寻线SL1、搜寻线SL2与位线BL1可依序排列在第二方向D2上，但不以此为限。第二接触层可包括适用的导电材料，例如钨或铜。第二金属层可包括适用的导电材料，例如铝、铜或钨，但本发明不限于此。
如图3与图4所示，在本实施例中，接触插塞C15可设置于电极E2上，且电极E13可设置于接触插塞C15上，由此电连接第二下拉晶体管PD2的源/漏极。接触插塞C16可设置于电极E1上，且电极E14可设置于接触插塞C16上，由此电连接第三栅极线GL3(即第二通栅晶体管PG2的栅极)。接触插塞C17可设置于电极E4上，且位线BL2可设置于接触插塞C17上，使得位线BL2可电连接到第二通栅晶体管PG2的源/漏极。接触插塞C18可设置于电极E5上，接触插塞C19可设置于电极E6上，且第一电压源线PL1设置于接触插塞C18、C19上，使得第二上拉晶体管PU2与第一上拉晶体管PU1的源/漏极可通过第一电压源线PL1电连接到第一电压源。接触插塞C20可设置于电极E11上，且搜寻线SL1可设置于接触插塞C20上，使得搜寻线SL1可电连接到第六栅极线GL6(即第二搜寻晶体管16b的栅极)。接触插塞C25可设置于另一基本单元12的电极E11上，且搜寻线SL2可设置于接触插塞C25上，使得搜寻线SL2可电连接到另一基本单元12的第二搜寻晶体管16b的栅极。接触插塞C21设置于电极E8上，且位线BL1设置于接触插塞C21上，使得位线BL1可电连接到第一通栅晶体管PG1的源/漏极。接触插塞C22设置于电极E10上，且电极E15设置于接触插塞C22上，由此可电连接第二栅极线GL2(即第一通栅晶体管PG1的栅极)。接触插塞C23设置于电极E9上，且电极E16设置于接触插塞C23上，由此电连接第一下拉晶体管PD1的源/漏极。接触插塞C24设置于电极E12上，且电极E17设置于接触插塞C24上，由此电连接第二搜寻晶体管16b的漏/源极。
如图5所示，TCAM 1还可包括第三接触层以及第三金属层，依序设置于图4所示的第二金属层上。第三接触层可包括接触插塞C26～C30，且第三金属层可包括第二电压源线PL2、字符线WL1、WL2以及匹配线ML，其中第二电压源线PL2、字符线WL1、WL2以及匹配线ML分别沿着第二方向D2延伸，并在俯视方向VD上横跨第一主动区AR1与第四主动区AR4。本实施例对应同一TCAM位元单元10的第二电压源线PL2、字符线WL1、第二电压源线PL2、匹配线ML、第二电压源线PL2、字符线WL2与第二电压源线PL2可依序排列在第一方向D1上，但不以此为限。第三接触层可包括适用的导电材料，例如钨或铜。第三金属层可包括适用的导电材料，例如铝、铜或钨，但本发明不限于此。
如图4与图5所示，在本实施例中，接触插塞C26设置于电极E13上，且第二电压源线PL2设置于接触插塞C26上，使得第二下拉晶体管PD2的源/漏极可通过第二电压源线PL2与电极E13电连接到第二电压源(例如图1所示的第二电压源PW)。在其中一基本单元12中，接触插塞C27设置于电极E14上，接触插塞C28设置于电极E15上，且字符线WL1设置于接触插塞C27、C28上，使得字符线WL1可通过电极E14、E15同时电连接到第三栅极线GL3(即第二通栅晶体管PG2的栅极)与第二栅极线GL2(即第一通栅晶体管PG1的栅极)。在另一基本单元12中，字符线WL2可设置于其他的接触插塞C27、C28上。接触插塞C29设置于电极E16上，且第二电压源线PL2设置于接触插塞C29上，使得第一下拉晶体管PD1的源/漏极可通过第二电压源线PL2与电极E16电连接到第二电压源(例如图1所示的第二电压源PW)。接触插塞C30设置于电极E17上，且匹配线ML设置于接触插塞C30上，使得匹配线ML可通过电极E17电连接到第二搜寻晶体管16b的漏/源极。
本发明的基本单元的布局结构可应用至其他种类的电子元件，且不以上述实施例为限。下文以基本单元应用到两端口SRAM中为例，但不限于此。为了方便比较不同的实施例与简化叙述，下文会以相同符号标注相同的元件。下列叙述会详细说明不同实施例之间的差异，至于相同的特征则不再赘述。
请参照图6，其绘示了本发明一实施例的两端口(two-port)SRAM的电路示意图。如图6所示，两端口SRAM 2可包括静态随机存取存储器(static-random access memory,SRAM)单元20。为清楚显示，图6仅显示单个SRAM单元20，但不以此为限。具体来说，SRAM单元20可包括存储单元22以及读取晶体管组24，其中存储单元22可类似或相同于上述TCAM的存储单元14，因此可包括第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一通栅晶体管PG1以及第二通栅晶体管PG2，且其间的电连接方式可相同于图1所示的存储单元14，在此不多赘述。如图6所示，第一上拉晶体管PU1与第二上拉晶体管PU2的源/漏极可彼此电连接，并电连接到第一电压源PW1，且第一下拉晶体管PD1与第二下拉晶体管PD2的源/漏极可彼此电连接，并电连接到第二电压源PW2。第一通栅晶体管PG1与第二通栅晶体管PG2的栅极可电连接到同一字符线wWL，且第一通栅晶体管PG1的源/漏极与第二通栅晶体管PG2的源/漏极可分别电连接到位线wBL与位线wBLB，其中字符线wWL可例如为写入字符线，位线wBL与位线wBLB可例如写入位线，但不限于此。位线wBL与位线wBLB可例如传送反相或互补的信号。
另外，在图6的实施例中，读取晶体管组24可包括第一读取晶体管rPD以及第二读取晶体管rPG，其中第一读取晶体管rPD的栅极、漏/源极与源/漏极可分别电连接到第二通栅晶体管PG2的漏/源极、第二电压源PW2以及第二读取晶体管rPG的漏/源极，且第二读取晶体管rPD的栅极与源/漏极可分别电连接对应的位线rBL与字符线rWL。位线rBL与字符线rWL可例如分别为读取位线与读取字符线，但不限于此。图6中的第一读取晶体管rPD与第二读取晶体管rPG的连接方式可相同或类似于图1所示的第一搜寻晶体管16a与第二搜寻晶体管16b的连接方式，因此在此不多赘述。
请参考图7～图9，图7绘示了本发明一实施例的两端口SRAM的主动区、栅极线、第一接触层与第一金属层的俯视示意图，图8绘示了绘示本发明一实施例的两端口SRAM的主动区、栅极线、第二接触层以及第二金属层的俯视示意图，图9绘示本发明一实施例的两端口SRAM的主动区、栅极线、第三接触层以及第三金属层的俯视示意图。为清楚绘示第一接触曾与第一金属层的布局结构、第二接触层与第二金属层的布局结构以及第三接触层与第三金属层的布局结构，图7仅绘示主动区、栅极线、第一接触层与第一金属层，图8仅绘示主动区、栅极线、第二接触层与第二金属层，图9仅绘示主动区、栅极线、第三接触层与第三金属层，且第一金属曾与主动区以及栅极线之间、第二金属层与第一金属层之间以及第三金属层与第二金属层之间可设置有绝缘层，但不以此为限。图7中SRAM单元20可与图2所示的基本单元12相似，因此省略对应晶体管的符号，但不以此为限。图8与图9中的主动区与栅极线可相同于图7所示的主动区与栅极线，且图8与图9省略对应晶体管与栅极线的符号。
如图7所示，两端口SRAM 2可包括多个SRAM单元20，其中一个SRAM单元20(例如SRAM单元20B)的存储单元22可与图2所示的存储单元14具有大致上相同的结构。具体来说，存储单元22可包括第一主动区AR1、第二主动区AR2、第三主动区AR3、第四主动区AR4、第一栅极线GL1、第二栅极线GL2、第三栅极线GL3以及第四栅极线GL4。由于第一主动区AR1、第二主动区AR2、第三主动区AR3、第四主动区AR4、第一栅极线GL1、第二栅极线GL2、第三栅极线GL3以及第四栅极线GL4可形成图6所示的第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一通栅晶体管PG1以及第二通栅晶体管PG2且可相同于图2所示的实施例，因此在此不多赘述。
此外，如图7所示，SRAM单元20的读取晶体管组24可大致上类似或相同于图2所示的搜寻晶体管组16，因此读取晶体管组24可包括第五栅极线GL5与第六栅极线GL6，分别横跨第四主动区AR4，以形成图6所示的第一读取晶体管rPD与第二读取晶体管rPG。第一读取晶体管的漏/源极与第二读取晶体管的源/漏极可设置于相同的第四主动区AR4中，例如可由同一掺杂区所形成，因此第一读取晶体管、第二读取晶体管、第一下拉晶体管以及第一通栅晶体管的源/漏极与漏/源极可设置在相同的第四主动区AR4中，使得第一读取晶体管与第二读取晶体管可与存储单元22沿着主动区的延伸方向(第一方向D1)排列。
本实施例的第五栅极线GL5可与图2的第五栅极线GL5具有大致上相同的结构，因此可与第一栅极线GL1电连接。SRAM单元20可另包括连接线CL，连接于第一栅极线GL1与第五栅极线GL5之间。举例来说，连接线CL可与第一栅极线GL1以及第五栅极线GL5连接成一体的C形栅极结构，但不以此为限。在一些实施例中，第一栅极线GL1与第五栅极线GL5可以第二方向D2为对称轴呈镜像对称。在图7的实施例中，读取晶体管组24与图2的搜寻晶体管组16的差异在于，第六栅极线GL6可不对称于第五栅极线GL5。具体来说，本实施例的第六栅极线GL6在第二方向D2上的长度可小于第五栅极线GL5在第二方向D2上的长度。
在一些实施例中，如图7所示，SRAM单元20可选择性另包括两虚置栅极线DGL1、DGL2，排列在第一方向D1上。由于虚置栅极线DGL1、DGL2与图2所示的虚置栅极线DGL1、DGL2具有相同的功用，因此在此不再赘述。
如图7所示，双端口SRAM 2可包括多个SRAM单元20，且相邻且排列在第一方向D1上的SRAM单元20的结构可以栅极线的延伸方向(例如第二方向D2)为对称轴呈镜像对称。举例来说，两相邻SRAM单元20的结构可以位于两相邻第四栅极线GL4之间且与两第四栅极线GL4等距的中心线CL1为对称轴。相邻且排列在第二方向D2上的两SRAM单元20的结构可以主动区的延伸方向(例如第一方向D1)为对称轴呈镜像对称，因此可获得每个SRAM单元20的结构，在此不多赘述。举例来说，两相邻且排列在第二方向D2上的SRAM单元20的结构可以位于两相邻第一主动区AR1或两相邻第四主动区AR4之间且与两相邻第一主动区AR1或两相邻第四主动区AR4等距的中心线CL2为对称轴。
在图7的实施例中，在相邻且排列在第一方向D1上的SRAM单元20中，存储单元22可设置于两读取晶体管组24之间，因此相邻且排列在第二方向D2上的存储单元22之间不需设置读取晶体管组24，使得位于存储单元2两侧的绝缘层18在第二方向D2上可具有相同的宽度。具体来说，绝缘层18可包括第一绝缘区块18a以及第二绝缘区块18b，其中第一绝缘区块18a设置于第一主动区AR1相对于第二主动区AR2的一侧，第二绝缘区块18b设置于第四主动区AR4相对于第三主动区AR3的一侧，且第一绝缘区块18a在第二方向D2上的宽度W1实质上等于第二绝缘区块18b在第二方向D上的宽度W2。换言之，两端口SRAM 2可包括第一SRAM单元20A、第二SRAM单元20B以及第三SRAM单元20C，依序排列在第二方向D2上。第一SRAM单元20A与第二SRAM单元20B中的第一主动区AR1之间的间距可定义为第一绝缘区块18a在第二方向D2上的宽度W1，而第二SRAM单元20B与第三SRAM单元20C中的第四主动区AR4之间的间距可定义为第二绝缘区块18b在第二方向D2上的宽度W2。由于宽度W1与宽度W2可在不需考虑读取晶体管组24的情况下设计为实质上彼此相同，因此可降低第一下拉晶体管与第二下拉晶体管的晶体管特性的差异以及第一通栅晶体管PU1与第二通栅晶体管PU2的晶体管特性的差异，进而改善TCAM 1的读取操作与位元错误率。在一些实施例中，读取晶体管组24可设置于两存储单元22之间，但不限于此。在一些实施例中，如图7所示，四个相邻且呈矩阵排列的SRAM单元20(例如SRAM单元20B、20C、20D、20E)可形成一重复结构11，且双端口SRAM 2可包括多个重复结构11，其中重复结构11可具有相同的结构，且以相同的配置方向呈阵列排列。
如图7所示，本实施例的双端口SRAM 2可包括第一接触层与第一金属层，依序设置于主动区与栅极线上。需说明的是，本实施例的第一接触层的接触插塞与图2所示的第一接触层的接触插塞相似，相同的接触插塞将不再赘述，且两者的差异在于，本实施例设置于第六栅极线GL6上的接触插塞C31在俯视方向VD上是设置于第四主动区AR4相对于第一主动区AR1的一侧，但本发明不以此为限。另外，本实施例的第一金属层也可包括电极E1～E12，其与存储单元22以及读取晶体管组24连接方式与图2所示的电极E1～E12相似，因此在此不再重复描述。
再者，如图8所示，双端口SRAM 2还可包括第二接触层与第二金属层，依序设置于图7的第一金属层上。第二接触层可包括接触插塞C32～C40，且对应同一SRAM单元20的第二金属层可包括三条位线wBLB、wBL、rBL、两条第二电压源线PL2、第一电压源线PL1以及电极E18～E20，分别沿着第一方向D1延伸。在本实施例中，对应同一SRAM单元20的位线wBLB、第二电压源线PL2、第一电压源线PL1、位线rBL、第二电压源线PL2以及位线wBL可依序沿着第二方向D2排列，但不限于此。
如图7与图8所示，在本实施例中，接触插塞C32可设置于电极E1上，且电极E18可设置于接触插塞C32上，由此电连接第三栅极线GL3(即第二通栅晶体管的栅极)。接触插塞C33可设置于电极E4上，且位线BL2可设置于接触插塞C17上，使得位线wBLB可电连接到第二通栅晶体管的源/漏极。接触插塞C34可设置于电极E2上，且第二电压源线PL2可设置于接触插塞C34上，使得第二下拉晶体管的源/漏极可通过第二电压源线PL2电连接第二电压源(例如图6所示的第二电压源PW2)。接触插塞C35可设置于电极E5上，接触插塞C36可设置于电极E6上，且第一电压源线PL1设置于接触插塞C35、C36上，使得第二上拉晶体管PU2与第一上拉晶体管PU1的源/漏极可通过第一电压源线PL1电连接到第一电压源(如图6所示的第一电压源PW1)。接触插塞C37可设置于电极E12上，且位线rBL可设置于接触插塞C37上，使得位线rBL电连接到第二读取晶体管的漏/源极。接触插塞C38可设置于电极E9上，且第二电压源线PL2设置于接触插塞C38上，使得第一下拉晶体管的源/漏极可通过第二电压源线PL2电连接到第二电压源(如图6所示的第二电压源PW2)。接触插塞C39设置于电极E8上，且位线wBL设置于接触插塞C39上，使得位线wBL可电连接到第一通栅晶体管的源/漏极。接触插塞C40可设置于电极E10上，且电极E19设置于接触插塞C40上，由此可电连接第二栅极线GL2(即第一通栅晶体管PG1的栅极)。接触插塞C41可设置于电极E11上，且电极E20设置于接触插塞C41上，使得电极E20可电连接到第六栅极线GL6(即第二读取晶体管的栅极)。
如图9所示，双端口SRAM 2还可包括第三接触层以及第三金属层，依序设置于图8所示的第二金属层上。第三接触层可包括接触插塞C42～C44，且第三金属层可包括字符线wWL、rWL，沿着第二方向D2延伸，并在俯视方向VD上横跨第一主动区AR1与第四主动区AR4。对应同一SRAM单元20的字符线wWL与字符线rWL可依序排列在第一方向D1上，但不限于此。
如图8与图9所示，接触插塞C42可设置于电极E18上，接触插塞C43可设置于电极E19上，且字符线wWL设置于接触插塞C42与接触插塞C43上，使得第三栅极线GL3(即第二通栅晶体管的栅极)与第二栅极线GL2(即第一通栅晶体管的栅极)可电连接到字符线wWL。接触插塞C44可设置于电极E20上，字符线rWL设置于接触插塞C44上，使字符线rWL可电连接到第六栅极线GL6(即第二读取晶体管的栅极)。
综上所述，在本发明的TCAM与两端口SRAM中，由于存储单元可与搜寻晶体管组或读取晶体管组排列在主动区的延伸方向上，因此位于存储单元的第四主动区相对于第三主动区的一侧的绝缘层在栅极线的延伸方向上的宽度可在不需考虑搜寻晶体管组16的情况下设计为与第一主动区相对于第二主动区的一侧的绝缘层在栅极线的延伸方向上的宽度相同。由此，可降低第一下拉晶体管与第二下拉晶体管的晶体管特性的差异以及第一通栅晶体管PU1与第二通栅晶体管PU2的晶体管特性的差异，进而改善改善TCAM与两端口SRAM的读取操作与位元错误率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种三态内容可定址存储器，其特征在于，包括：
存储单元，包括：
第一主动区，沿着第一方向延伸；
第二主动区，沿着该第一方向延伸；
第三主动区，沿着该第一方向延伸；
第四主动区，沿着该第一方向延伸，其中该第一主动区、该第二主动区、该第三主动区与该第四主动区沿着第二方向依序排列；
第一栅极线，横跨该第三主动区与该第四主动区并沿着该第二方向延伸；
第二栅极线，横跨该第四主动区并沿着该第二方向延伸；
第三栅极线，横跨该第一主动区并沿着该第二方向延伸；以及
第四栅极线，横跨该第一主动区与该第二主动区并沿着该第二方向延伸；以及
两搜寻晶体管，电连接到该存储单元，其中该两搜寻晶体管与该存储单元沿着该第一方向排列。
2.如权利要求1所述的三态内容可定址存储器，还包括第一绝缘区块以及第二绝缘区块，该第一绝缘区块设置于该第一主动区相对于该第二主动区的一侧，且该第二绝缘区块设置于该第四主动区相对于该第三主动区的一侧，其中该第一绝缘区块在该第二方向上的宽度等于该第二绝缘区块在该第二方向上的宽度。
3.如权利要求1所述的三态内容可定址存储器，其中该两搜寻晶体管的源/漏极与漏/源极设置于该第四主动区中。
4.如权利要求1所述的三态内容可定址存储器，其中该第一栅极线与该第四栅极线在该第二方向上具有相同的长度。
5.如权利要求1所述的三态内容可定址存储器，还包括另一存储单元，其中该存储单元与该另一存储单元沿着该第一方向排列，且该两搜寻晶体管设置于该存储单元与该另一存储单元之间。
6.如权利要求1所述的三态内容可定址存储器，其中该两搜寻晶体管中的一个包括第五栅极线，横跨该第四主动区。
7.如权利要求6所述的三态内容可定址存储器，其中该第一栅极线与该第五栅极线以该第二方向为对称轴呈镜像对称。
8.如权利要求6所述的三态内容可定址存储器，还包括连接线，连接于该第一栅极线与该第五栅极线之间。
9.如权利要求1所述的三态内容可定址存储器，其中该两搜寻晶体管中的一个包括第六栅极线，横跨该第四主动区。
10.如权利要求1所述的三态内容可定址存储器，另包括两虚置栅极线，横跨该第一主动区。
11.一种两端口静态随机存取存储器，其特征在于，包括：
存储单元，包括：
第一主动区，沿着第一方向延伸；
第二主动区，沿着该第一方向延伸；
第三主动区，沿着该第一方向延伸；
第四主动区，沿着该第一方向延伸，其中该第一主动区、该第二主动区、该第三主动区与该第四主动区沿着第二方向依序排列；
第一栅极线，横跨该第三主动区与该第四主动区并沿着该第二方向延伸；
第二栅极线，横跨该第四主动区并沿着该第二方向延伸；
第三栅极线，横跨该第一主动区并沿着该第二方向延伸；以及
第四栅极线，横跨该第一主动区与该第二主动区并沿着该第二方向延伸；以及
两读取晶体管，电连接到该存储单元，其中该两读取晶体管与该存储单元沿着该第一方向排列。
12.如权利要求11所述的两端口静态随机存取存储器，还包括第一绝缘区块以及第二绝缘区块，该第一绝缘区块设置于该第一主动区相对于该第二主动区的一侧，且该第二绝缘区块设置于该第四主动区相对于该第三主动区的一侧，其中该第一绝缘区块在该第二方向上的宽度等于该第二绝缘区块在该第二方向上的宽度。
13.如权利要求11所述的两端口静态随机存取存储器，其中该两读取晶体管的源/漏极与漏/源极设置于该第四主动区中。
14.如权利要求11所述的两端口静态随机存取存储器，其中该第一栅极线与该第四栅极线在该第二方向上具有相同的长度。
15.如权利要求11所述的两端口静态随机存取存储器，还包括另一存储单元以及另两读取晶体管，其中该存储单元与该另一存储单元沿着该第一方向排列，且该等存储单元设置于该两读取晶体管与该另两读取晶体管之间。
16.如权利要求11所述的两端口静态随机存取存储器，其中该两读取晶体管中的一个包括第五栅极线，横跨该第四主动区。
17.如权利要求16所述的两端口静态随机存取存储器，其中该第一栅极线与该第五栅极线以该第二方向为对称轴呈镜像对称。
18.如权利要求16所述的两端口静态随机存取存储器，还包括连接线，连接于该第一栅极线与该第五栅极线。
19.如权利要求11所述的两端口静态随机存取存储器，其中该两读取晶体管中的一个包括第六栅极线，横跨该第四主动区。
20.如权利要求11所述的两端口静态随机存取存储器，另包括两虚置栅极线，横跨该第一主动区。
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