CN108417573B - 静态存储器结构及其形成方法 - Google Patents
静态存储器结构及其形成方法 Download PDFInfo
- Publication number
- CN108417573B CN108417573B CN201710073781.0A CN201710073781A CN108417573B CN 108417573 B CN108417573 B CN 108417573B CN 201710073781 A CN201710073781 A CN 201710073781A CN 108417573 B CN108417573 B CN 108417573B
- Authority
- CN
- China
- Prior art keywords
- common
- transmission
- connection line
- plug
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 346
- 230000003068 static effect Effects 0.000 title claims abstract description 346
- 238000000034 method Methods 0.000 title claims abstract description 130
- 230000005540 biological transmission Effects 0.000 claims abstract description 396
- 239000000758 substrate Substances 0.000 claims abstract description 149
- 238000012546 transfer Methods 0.000 claims abstract description 127
- 238000005192 partition Methods 0.000 claims abstract description 98
- 229910052751 metal Inorganic materials 0.000 description 39
- 239000002184 metal Substances 0.000 description 39
- 238000009826 distribution Methods 0.000 description 37
- 230000009977 dual effect Effects 0.000 description 29
- 239000000463 material Substances 0.000 description 29
- 238000012360 testing method Methods 0.000 description 25
- 238000004519 manufacturing process Methods 0.000 description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- -1 phosphorus ions Chemical class 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010923 batch production Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明提供一种静态存储器结构及其形成方法，其中，方法包括：提供衬底，所述衬底包括第一分区和第二分区；在所述第一分区和第二分区衬底上形成下拉栅极结构；在所述第一分区衬底上形成第一传输栅极结构；在所述第二分区衬底上形成第二传输栅极结构；在所述下拉栅极结构与所述第一传输栅极结构之间的衬底中形成第一公共掺杂区；在所述下拉栅极结构与所述第二传输栅极结构之间的衬底中形成第二公共掺杂区；形成连接所述第一公共掺杂区的第一公共连接线；形成连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；形成连接所述第二公共连接线与所述第一公共连接线的公共连接结构。所述静态存储器能够简化工艺。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静态存储器结构及其形成方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了静态存储器结构的飞速发展，同时也对静态存储器结构的稳定性提出了不同的要求。
基本的静态存储器结构(Static Random Access Memory,SRAM)依赖于六个晶体管，这六个晶体管构成两个交叉耦合的反相器。每个反相器包括：一个上拉晶体管、一个下拉晶体管和一个存取晶体管。
为了满足信息技术领域对静态存储器结构性能的不同要求，静态存储器结构的种类较多，包括：单端口静态存储器结构(Single Port SRAM)、双端口静态存储器结构(DualPort SRAM)和两端口静态存储器结构(Two Port SRAM)。
为了提高半导体结构的集成度，并简化工艺，不同类型的静态存储器结构单元往往会形成于同一芯片中。
然而，现有技术形成的静态存储器结构的形成工艺较复杂。
发明内容
本发明解决的问题是提供一种静态存储器结构及其形成方法，以简化静态存储器结构的形成工艺。
为解决上述问题，本发明提供一种静态存储器结构的形成方法，包括：提供衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区和第二分区；在所述第一分区和第二分区衬底上形成下拉栅极结构；在所述第一分区衬底上形成第一传输栅极结构，所述第一传输栅极结构与所述下拉栅极结构的延伸方向平行；在所述第二分区衬底上形成第二传输栅极结构，所述第二传输栅极结构与所述下拉栅极结构的延伸方向平行；在所述下拉栅极结构与所述第一传输栅极结构之间的衬底中形成第一公共掺杂区；在所述下拉栅极结构与所述第二传输栅极结构之间的衬底中形成第二公共掺杂区；形成连接所述第一公共掺杂区的第一公共连接线；形成连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；形成连接所述第二公共连接线与所述第一公共连接线的公共连接结构。
可选的，形成所述第一公共连接线和第二公共连接线的步骤包括：在所述第一公共掺杂区和第二公共掺杂区上形成第一介质层；在所述第一介质层中形成第一公共连接线和第二公共连接线，所述第一公共连接线和第二公共连接线贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区连接，所述第二公共连接线与所述第二公共掺杂区连接。
可选的，所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；形成所述公共连接结构的步骤包括：在所述第一介质层、第一公共连接线和第二公共连接线上形成第二介质层；在所述第二介质层中形成第一公共插塞和第二公共插塞，所述第一公共插塞和第二公共插塞贯穿所述第二介质层，所述第一公共插塞连接所述第一公共连接线，所述第二公共插塞连接所述第二公共连接线；在所述第二介质层上、第一公共插塞表面和第二公共插塞表面形成公共插塞连接线。
相应的，本发明还提供一种静态存储器结构，包括：衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区和第二分区；位于所述第一分区和第二分区衬底上的下拉栅极结构；位于所述第一分区衬底上的第一传输栅极结构，所述第一传输栅极结构与所述下拉栅极结构的延伸方向平行；位于所述第二分区衬底上的第二传输栅极结构，所述第二传输栅极结构与所述下拉栅极结构的延伸方向平行；位于所述下拉栅极结构与所述第一传输栅极结构之间衬底中的第一公共掺杂区；位于所述下拉栅极结构与所述第二传输栅极结构之间衬底中的第二公共掺杂区；连接所述第一公共掺杂区的第一公共连接线；连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；连接所述第一公共连接线与所述第二公共连接线的公共连接结构。
可选的，所述衬底包括：基底和位于所述第一分区基底上的第一鳍部；位于所述第二分区基底上的第二鳍部；所述下拉栅极结构横跨所述第一鳍部和第二鳍部，且所述下拉栅极结构位于所述第一鳍部和第二鳍部侧壁和顶部表面；所述第一传输栅极结构横跨所述第一鳍部，且所述第一传输栅极结构位于所述第一鳍部部分侧壁和顶部表面；所述第二传输栅极结构横跨所述第二鳍部，且；所述第二传输栅极结构位于所述第二鳍部部分侧壁和顶部表面；所述第一公共掺杂区位于所述下拉栅极结构和第一传输栅极结构之间的第一鳍部中；所述第二公共掺杂区位于所述下拉栅极结构和第二传输栅极结构之间的第二鳍部中。
可选的，所述第一鳍部的个数为多个，所述第一公共掺杂区的个数为多个，单个所述第一公共连接线连接多个第一公共掺杂区；所述第二鳍部的个数为多个，所述第二公共掺杂区的个数为多个，单个所述第二公共连接线连接多个第二公共掺杂区。
可选的，所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；所述静态存储器结构还包括：位于所述第一公共掺杂区和第二公共掺杂区上的第一介质层；所述第一公共连接线位于所述第一介质层中，所述第二公共连接线位于所述第一介质层中；位于所述第一介质层、第一公共连接线和第二公共连接线上的第二介质层，所述第一公共插塞位于所述第一分区的第二介质层中，所述第二公共插塞位于所述第二分区的第二介质层中。
可选的，所述衬底包括两个组合区，两个组合区均具有所述下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一公共掺杂区、第二公共掺杂区、第一公共连接线、第二公共连接线和公共连接结构；两个组合区之间具有对称中心，两个组合区的下拉栅极结构关于所述对称中心中心对称；两个组合区的第一传输栅极结构关于所述对称中心中心对称；两个组合区的第二传输栅极结构关于所述对称中心中心对称；两个组合区的第一公共掺杂区关于所述对称中心中心对称；两个组合区的第二公共掺杂区关于所述对称中心中心对称；两个组合区的第一公共连接线关于所述对称中心中心对称；两个组合区的第二公共连接线关于所述对称中心中心对称；两个组合区的公共连接结构关于所述对称中心中心对称。
本发明还提供一种静态存储器结构的形成方法，包括：提供基底，所述基底包括组合区，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部；形成横跨所述第一鳍部和第二鳍部的下拉栅极结构；形成横跨所述第一鳍部和第二鳍部的传输栅极结构；在所述第一鳍部中形成第一公共掺杂区，所述第一公共掺杂区位于所述下拉栅极结构和传输栅极结构之间；在所述第二鳍部中形成第二公共掺杂区，所述第二公共掺杂区位于所述下拉栅极结构和传输栅极结构之间，所述第二公共掺杂区与第一公共掺杂区电连接。
可选的，还包括：在所述第一鳍部中形成第一传输漏区，所述第一传输漏区与所述第一公共掺杂区分别位于所述传输栅极结构两侧；在所述第二鳍部中形成第二传输漏区，所述第二传输漏区与所述第二公共掺杂区分别位于所述传输栅极结构两侧；形成连接所述第一公共掺杂区的第一公共连接线；形成连接所述第二公共掺杂区的第二公共连接线，所述第一公共连接线与所述第二公共连接线不接触；形成连接所述第一传输漏区的第一传输连接线；形成连接所述第二传输漏区的第二传输连接线，所述第一传输连接线与所述第二传输连接线不接触；形成连接所述第一公共连接线与所述第二公共连接线的公共连接结构；形成连接所述第一传输连接线与所述第二传输连接线的传输连接结构。
可选的，形成所述第一公共连接线和第二公共连接线的步骤包括：在所述第一公共掺杂区和第二公共掺杂区上形成第一介质层；在所述第一介质层中形成第一公共连接线和第二公共连接线，所述第一公共连接线和第二公共连接线贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区连接，所述第二公共连接线与所述第二公共掺杂区连接。所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；形成所述公共连接结构的步骤包括：在所述第一介质层、第一公共连接线和第二公共连接线上形成第二介质层；在所述第二介质层中形成第一公共插塞和第二公共插塞，所述第一公共插塞和第二公共插塞贯穿所述第二介质层，所述第一公共插塞连接所述第一公共连接线，所述第二公共插塞连接所述第二公共连接线；在所述第二介质层上、第一公共插塞表面和第二公共插塞表面形成公共插塞连接线；所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线；形成所述传输连接结构的步骤包括：在所述第一介质层、第一传输连接线和第二传输连接线上形成第二介质层；在所述第二介质层中形成第一传输插塞和第二传输插塞，所述第一传输插塞和第二传输插塞贯穿所述第二介质层，所述第一传输插塞连接所述第一传输连接线，所述第二传输插塞连接所述第二传输连接线；在所述第二介质层上、第一传输插塞表面和第二传输插塞表面形成传输插塞连接线。
可选的，还包括：形成连接所述第一公共掺杂区的第一公共连接线；形成连接所述第二公共掺杂区的第二公共连接线，所述第一公共连接线与所述第二公共连接线相互接触；形成连接所述第一传输掺杂区的第一传输连接线；形成连接所述第二传输掺杂区的第二传输连接线，所述第一传输连接线与所述第二传输连接线相互接触。
本发明提供一种静态存储器结构，包括：基底，所述基底包括组合区，所述组合区包括：相邻的第一分区和第二分区；位于所述第一分区基底上的第一鳍部；位于所述第二分区基底上的第二鳍部；横跨所述第一鳍部和第二鳍部的下拉栅极结构；横跨所述第一鳍部和第二鳍部的传输栅极结构；位于所述第一鳍部中的第一公共掺杂区，所述第一公共掺杂区位于所述下拉栅极结构和传输栅极结构之间；位于所述第二鳍部中的第二公共掺杂区，所述第二公共掺杂区位于所述下拉栅极结构和传输栅极结构之间，所述第二公共掺杂区与第一公共掺杂区电连接。
可选的，还包括：位于所述第一鳍部中的第一传输漏区，所述第一传输漏区与所述第一公共掺杂区分别位于所述传输栅极结构两侧；位于所述第二鳍部中的第二传输漏区，所述第二传输漏区与所述第二公共掺杂区分别位于所述传输栅极结构两侧；连接所述第一公共掺杂区的第一公共连接线；连接所述第二公共掺杂区的第二公共连接线；连接所述第一传输漏区的第一传输连接线；连接所述第二传输漏区的第二传输连接线。
可选的，所述第一公共连接线与所述第二公共连接线不接触；所述静态存储器结构还包括：公共连接结构，所述第一公共连接线与所述第二公共连接线通过所述公共连接结构实现电连接；传输连接结构，所述第一传输连接线与第二传输连接线通过所述传输连接结构实现电连接；所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线。
可选的，还包括：位于所述第一公共掺杂区、第二公共掺杂区、第一传输连接线和第二传输连接线上的第一介质层，所述第一公共连接线和第二公共连接线均位于所述第一介质层中，所述第一公共连接线贯穿所述第一介质层，所述第二公共连接线贯穿所述第一介质层，所述第一传输连接线和所述第二传输连接线均位于第一介质层中，所述第一传输连接线贯穿所述第一介质层，所述第二传输连接线贯穿所述第一介质层；位于所述第一介质层、第一公共连接线、第二公共连接线、第一传输连接线和第二传输连接线上的第二介质层，所述第一公共插塞位于所述第二介质层中，所述第一公共连接线贯穿所述第二介质层，所述第二公共插塞位于所述第二介质层中，所述第二公共连接线贯穿所述第二介质层；所述公共插塞连接线位于所述第一公共插塞表面、第二公共插塞表面和所述第二介质层上；所述传输插塞连接线位于所述第一传输插塞表面、第二传输插塞表面和所述第二介质层上。
可选的，所述第一公共连接线与所述第二公共连接线接触；所述第一传输连接线与所述第二传输连接线接触。
可选的，还包括：位于所述第一鳍部中的第一下拉源区，所述第一下拉源区与所述第一公共掺杂区分别位于所述下拉栅极结构两侧；位于所述第二鳍部中的第二下拉源区，所述第二下拉源区与所述第二公共掺杂区分别位于所述下拉栅极结构两侧；连接所述第一下拉源区和所述第二下拉源区的下拉连接线。
可选的，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。
可选的，所述基底包括两个组合区，两个组合区均具有所述第一鳍部、第二鳍部、下拉栅极结构、传输栅极结构、第一公共掺杂区和第二公共掺杂区；两个组合区之间具有对称中心；两个组合区的第一鳍部关于所述对称中心中心对称；两个组合区的第二鳍部关于所述对称中心中心对称；两个组合区的下拉栅极结构关于所述对称中心中心对称；两个组合区的传输栅极结构关于所述对称中心中心对称；两个组合区的第一公共掺杂区关于所述对称中心中心对称；两个组合区的第二公共掺杂区关于所述对称中心中心对称。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的静态存储器结构的形成方法中，所形成的静态存储器为双端口静态存储器(Dual Port SRAM)。其中，所述第二公共连接线与所述第一公共连接线不接触，则形成公共连接结构之前，所述静态存储器结构与两端口静态存储器的结构相同，从而形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器(TwoPort SRAM)结构的形成方法相同，从而能够简化工艺流程，并能够批量生产。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，可以通过相同的方法和仪器对所述静态存储结构和两端口静态存储器结构进行测试，或者可以仅对所述静态存储结构或两端口静态存储器结构进行测试，从而确定外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响。因此，所述静态存储器结构的形成方法能够简化测试工艺，降低测试成本。
本发明技术方案提供的静态存储器结构中，所述静态存储器结构为双端口静态存储器结构。其中，所述所述静态存储器结构包括：第一公共连接线、第二公共连接线以及公共连接结构。所述第二公共连接线与所述第一公共连接线不接触，从而能够简化工艺流程。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，从而能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
本发明技术方案提供的静态存储器结构的形成方法中，所述形成的静态存储器为单端口静态存储器(Single Port SRAM)。其中，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部，则能够使所述静态存储器结构的鳍部分布与两端口静态存储器(Two Port SRAM)结构和双端口静态存储器(Dual Port SRAM)结构的鳍部分布相同，从而能够通过相同于两端口静态存储器结构鳍部或双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则外界环境对所述静态存储器结构、双端口静态存储器结构和两端口静态存储器结构的影响相近。可以通过相同的方法对所述静态存储器结构、两端口静态存储器结构及双端口静态存储器结构进行测试，或者可以通过仅对所述静态存储器结构、两端口静态存储器结构或双端口静态存储器结构进行测试，获取外界环境对所述静态存储器结构、两端口静态存储器结构或双端口静态存储器结构的影响。因此，所述静态存储器结构的形成方法能够简化测试流程、降低测试成本。
本发明技术方案提供的静态存储器结构中，所形成的静态存储器为单端口静态存储器。其中，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部，从而能够使所述静态存储器结构的鳍部分布与两端口静态存储器(Two Port SRAM)结构的鳍部分布相同，且能够使所述静态存储器结构的鳍部分布与双端口静态存储器(Dual Port SRAM)结构的鳍部分布相同，从而能够通过相同与两端口静态存储器结构鳍部及双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，由于外界环境，例如温度和湿度对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
附图说明
图1是一种双端口静态存储器结构的结构示意图；
图2是一种两端口静态存储器结构的结构示意图；
图3是一种单端口静态存储器结构的结构示意图；
图4至图8是本发明的静态存储器结构的形成方法一实施例各个步骤的结构示意图；
图9至图13是本发明的静态存储器结构的形成方法另一实施例各个步骤的结构示意图；
图14是本发明的静态存储器结构一实施例的结构示意图。
具体实施方式
现有技术的静态存储器结构具有诸多问题，例如静态存储器的形成工艺较复杂，难以批量生产。
现结合现有技术的静态存储器结构，分析导致静态存储器结构形成工艺较复杂，难以批量生产的原因：
静态存储器的种类较多，主要包括：双端口静态存储器(Dual Port SRAM)、两端口静态存储器(Two Port SRAM)和单端口静态存储器(Single Port SRAM)。由于双端口静态存储器、两端口静态存储器和单端口静态存储器用于实现不同的功能，则双端口静态存储器、两端口静态存储器和单端口静态存储器具有不同的电路结构，从而使所述双端口静态存储器、两端口静态存储器和单端口静态存储器具有不同的器件结构。具体如图1至图3所示。
图1是一种双端口静态存储器结构的结构示意图。
请参考图1，所述双端口静态存储器结构包括：衬底110，所述衬底110包括双端口反向器区11。
所述双端口反向器区11包括第一分区111、第二分区112和上拉区113。
位于所述第一分区111衬底110上的第一鳍部21；位于所述第二分区112衬底110上的第二鳍部22；位于所述上拉区113衬底110上的第三鳍部23，所述第一鳍部21、所述第二鳍部22和第三鳍部23的延伸方向均相同；
横跨所述第一鳍部21、第二鳍部22和第三鳍部23的下拉栅极结构33；仅横跨所述第一鳍部21的第一传输栅极结构31；仅横跨所述第二鳍部22的第二传输栅极结构32，所述第二传输栅极结构32、第一传输栅极结构31以及下拉栅极结构33的延伸方向均相同；
位于所述第一传输栅极结构31与下拉栅极结构33之间第一鳍部21中的第一公共掺杂区；位于所述第二传输栅极结构32与下拉栅极结构33之间的第二鳍部22中的第二公共掺杂区；
公共连接线114，所述第一公共掺杂区和第二公共掺杂区通过所述公共连接线114实现电连接。
图2是一种两端口静态存储器结构的结构示意图。
请参考图2，所述两端口静态存储器结构包括：衬底120，所述衬底120包括两端口反向器区12，所述两端口反向器区12包括：第一区121、第二区122和上拉区123；
位于所述第一区121衬底120上的第一鳍部121；位于所述第二区122衬底120上的第二鳍部122，位于所述上拉区123衬底120上的第三鳍部133；
横跨所述第一鳍部131、第二鳍部132和第三鳍部133的下拉栅极结构143；仅横跨所述第一鳍部131的第一传输栅极结构141；仅横跨所述第二鳍部132的第二传输栅极结构142，所述第二传输栅极结构142、第一传输栅极结构141以及下拉栅极结构143的延伸方向均相同；
位于所述第一传输栅极结构141与下拉栅极结构143之间第一鳍部131中的第一公共掺杂区；位于所述第二传输栅极结构142与下拉栅极结构143之间的第二鳍部132中的第二公共掺杂区；
连接所述第一公共掺杂区的第一公共连接线151，连接所述第二公共掺杂区的第二公共连接线152，所述第二公共连接线152与第一公共连接线151不接触。
图3是一种单端口静态存储器结构的结构示意图。
请参考图3，所述单端口静态存储器结构包括：
衬底10，所述衬底10包括上拉区3、下拉区2和传输区1；
位于所述上拉区3衬底10上的上拉鳍部41；位于所述下拉区2和传输区1的公共鳍部42；
横跨所述下拉区2的公共鳍部42和上拉鳍部41的第一栅极结构51；横跨所述传输区1的公共鳍部42的第二栅极结构52；
位于所述第一栅极结构51和第二栅极结构52之间的公共鳍部42中的公共掺杂区；连接所述公共掺杂区的连接线60。
由以上结构可以看出，由于所述双端口静态存储器结构中，所述第一公共掺杂区和第二公共掺杂区通过所述公共连接线114实现电连接。在所述两端口静态存储器结构中，所述第一公共连接线151与第二公共连接线152不接触，所述第一公共连接线151与第二公共连接线152电绝缘。从而导致所述公共连接线114、所述第一公共连接线151与第二公共连接线152不能通过相同的工艺形成，从使形成双端口静态存储器结构和两端口静态存储器结构的工艺较复杂，不容易批量化生产，生产成本较高。
单端口静态存储器结构与双端口静态存储器结构的鳍部分布不同，且单端口静态存储器结构与两端口静态存储器结构的鳍部分布不同，因此，需要通过不同的工艺形成单端口静态存储器结构的鳍部，以及两端口静态存储器结构和双端口静态存储器结构的鳍部，工艺较复杂，且由于鳍部分布的不同容易使晶体管受外界环境的影响不同，从而使单端口静态存储器结构中晶体管的性能与双端口静态存储器结构和两端口静态存储器结构中晶体管的性能受外界环境的影响不同，从而在检测外界环境对晶体管性能的影响时，需要对单端口静态存储器结构、双端口静态存储器结构和两端口静态存储器结构分别进行检测，从而容易使半导体结构的测试复杂化。
为解决所述技术问题，本发明提供了一种静态存储器结构的形成方法，包括：提供衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区和第二分区；在所述第一分区和第二分区衬底上形成下拉栅极结构；在所述第一分区衬底上形成第一传输栅极结构，所述第一传输栅极结构与所述下拉栅极结构的延伸方向平行；在所述第二分区衬底上形成第二传输栅极结构，所述第二传输栅极结构与所述下拉栅极结构的延伸方向平行；在所述下拉栅极结构与所述第一传输栅极结构之间的衬底中形成第一公共掺杂区；在所述下拉栅极结构与所述第二传输栅极结构之间的衬底中形成第二公共掺杂区；形成连接所述第一公共掺杂区的第一公共连接线；形成连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；形成连接所述第二公共连接线与所述第一公共连接线的公共连接结构。
本发明技术方案提供的静态存储器结构的形成方法中，所形成的静态存储器为双端口静态存储器(Dual Port SRAM)。其中，所述第二公共连接线与所述第一公共连接线不接触，则形成公共连接结构之前，所述静态存储器结构与两端口静态存储器的结构相同，从而形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器(TwoPort SRAM)结构的形成方法相同，从而能够简化工艺流程，并能够批量生产。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，可以通过相同的方法和仪器对所述静态存储结构和两端口静态存储器结构进行测试，或者可以仅对所述静态存储结构或两端口静态存储器结构进行测试，从而确定外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响。因此，所述静态存储器结构的形成方法能够简化测试工艺，降低测试成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图8是本发明的静态存储器结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区210和第二分区220。
所述组合区用于形成静态存储器结构的第一传输晶体管、第二传输晶体管和下拉晶体管，所述第一分区210用于后续形成第一鳍部，所述第二分区220后续用于形成第二鳍部。
本实施例中，衬底还包括上拉区230，所述上拉区230与所述第一分区210接触。
所述上拉区230用于形成上拉晶体管。
本实施例中，所述衬底包括：基底200；位于所述第一分区210基底200上的第一鳍部201；位于所述第二分区220基底200上的第二鳍部202；位于所述上拉区230基底200上的第三鳍部203。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，形成所述基底200、第一鳍部201、第二鳍部202和第三鳍部203的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底200，位于所述第一分区210基底200上的第一鳍部201，位于所述第二分区220基底200上的第二鳍部202，位于所述上拉区230基底200上的第三鳍部203。
本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部201、第二鳍部202和第三鳍部203的材料为硅。在其他实施例中，所述第一鳍部、第二鳍部和第三鳍部的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部201的个数为1个。在其他实施例中，所述第一鳍部还可以为多个。
本实施例中，第二鳍部202和第三鳍部203个数大于所述第一鳍部201个数。第二鳍部202和第三鳍部203个数大于所述第一鳍部201个数有利于提高静态存储器结构的写入能力。所述第二鳍部202和第三鳍部203的个数为多个。具体的，所述第二鳍部202和第三鳍部203的个数为3个。在其他实施例中，所述第二鳍部和第三鳍部的个数还可以为1个。
本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构(图中未示出)；所述隔离结构覆盖所述第一鳍部201、第二鳍部202和第三鳍部203部分侧壁。
本实施例中，所述隔离结构的材料为氧化硅。
请参考图5，在所述第一分区210和第二分区220衬底上形成下拉栅极结构212；在所述第一分区210衬底上形成第一传输栅极结构211，所述第一传输栅极结构与所述下拉栅极结构212的延伸方向平行；在所述第二分区220衬底上形成第二传输栅极结构222，所述第二传输栅极结构222与所述下拉栅极结构212的延伸方向平行。
所述下拉栅极结构212用于形成下拉晶体管；所述第一传输栅极结构211用于形成第一传输晶体管；所述第二传输栅极结构222用于形成第二传输晶体管。
本实施例中，所述形成方法还包括：形成横跨所述第三鳍部203的上拉栅极结构。在其他实施例中，还可以不形成所述上拉栅极结构。
本实施例中，所述上拉栅极结构与所述下拉栅极结构212连接。
本实施例中，所述第一传输栅极结构与所述第二传输栅极结构不相连。
继续参考图5，在所述下拉栅极结构212与所述第一传输栅极结构211之间的衬底中形成第一公共掺杂区241；在所述下拉栅极结构212与所述第二传输栅极结构222之间的衬底中形成第二公共掺杂区242。
所述第一公共掺杂区241用于形成下拉晶体管的漏区，并形成第一传输晶体管的源区；所述第二公共掺杂区242用于形成下拉晶体管的漏区，并形成第二传输晶体管的源区。
本实施例中，所述形成方法还包括：在所述第一鳍部201中形成第一下拉源区，所述第一下拉源区与所述第一公共掺杂区241分别位于所述下拉栅极结构212两侧；在所述第二鳍部202中形成第二下拉源区，所述第二下拉源区和第二公共掺杂区242分别位于所述下拉栅极结构212两侧；在所述第一鳍部212中形成第一传输漏区，所述第一传输漏区与所述第一公共掺杂区241分别位于所述第一传输栅极结构211两侧；在所述第二鳍部202中形成第二传输漏区，所述第二传输漏区与所述第二公共掺杂区242分别位于所述第二传输栅极结构222两侧。
本实施例中，所述形成方法还包括：在所述上拉栅极结构两侧的第三鳍部203中形成上拉源漏掺杂区。
本实施例中，下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管，则所述第一公共掺杂区241、第二公共掺杂区242、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区中的掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，上拉晶体管为PMOS晶体管，所述上拉源漏掺杂区中的掺杂离子为P型离子，例如硼离子或BF2-离子。
本实施例中，形成所述第一公共掺杂区241、第二公共掺杂区242、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区的步骤包括：形成覆盖所述上拉源漏掺杂区的第一图形层；形成所述第一图形层之后，对所述第一鳍部201和第二鳍部202进行第一离子注入。在其他实施例中，形成所述第一公共掺杂区、第二公共掺杂区、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区的工艺可以包括外延生长工艺。
本实施例中，形成所述上拉掺杂区的步骤包括：形成覆盖所述组合区的第二图形层；形成所述第二图形层之后，对所述上拉鳍部进行第二离子注入。在其他实施例中，形成所述上拉掺杂区的工艺还可以包括外延生长工艺。
请参考图6，形成连接所述第一公共掺杂区241的第一公共连接线251；形成连接所述第二公共掺杂区242的第二公共连接线252，所述第二公共连接线252与所述第一公共连接线251不接触。
所述第一公共连接线251用于实现第一公共掺杂区241与外部电路的电连接；所述第二公共连接线252用于实现第二公共掺杂区242与外部电路的电连接。
需要说明的是，所形成的静态存储器为双端口静态存储器(Dual Port SRAM)。其中，所述第二公共连接线252与所述第一公共连接线251不接触，则形成公共连接结构之前，所述静态存储器结构与两端口静态存储器的结构相同，从而形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器(Two Port SRAM)结构的形成方法相同，从而能够简化工艺流程，并能够批量生产。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，可以通过相同的方法和仪器对所述静态存储结构和两端口静态存储器结构进行测试，或者可以仅对所述静态存储结构或两端口静态存储器结构进行测试，从而确定外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响。因此，所述静态存储器结构的形成方法能够简化测试工艺，降低测试成本。
本实施例中，所述形成方法还包括：形成连接所述第一下拉源区、第二下拉源区的下拉连接线；形成连接所述第一传输漏区的第一传输连接线；形成连接所述第二传输漏区的第二传输连接线，所述第二传输连接线与所述第一传输连接线不相连；形成连接所述上拉源漏掺杂区的上拉连接线。
具体的，形成所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的步骤包括：形成覆盖所述第一公共掺杂区241、第二公共掺杂区242、第一传输漏区、第二传输漏区、第一下拉源区、第二下拉源区的第一介质层(图中未示出)；在所述第一介质层中形成第一公共连接线251和第二公共连接线252，所述第一公共连接线251和第二公共连接线252贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区241连接，所述第二公共连接线252与所述第二公共掺杂区242连接；在所述第一下拉源区和第二下拉源区上的第一介质层中形成下拉连接线，所述下拉连接线贯穿所述第一介质层；在所述第一传输漏区上的第一介质层中形成第一传输连接线，所述第一传输连接线贯穿所述第一介质层；在所述第二传输漏区上的第一介质层中形成第二传输连接线，所述第二传输连接线贯穿所述第一介质层；在所述上拉源漏掺杂区上的第一介质层中形成上拉连接线，所述上拉连接线贯穿所述第一介质层。
本实施例中，所述第一介质层的材料为氧化硅。
本实施例中，形成所述第一介质层的工艺包括化学气相沉积工艺。
本实施例中，所述第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的材料为铜。在其他实施例中，所述第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的的材料还可以为铝。
本实施例中，所述形成方法还包括：在所述第一介质层中形成第一传输栅连接线和第二传输栅连接线，所述第一传输栅连接线与所述第一传输栅极结构连接，所述第二传输栅连接线与所述第二传输栅极结构连接；在所述第一介质层中形成上拉栅连接线，所述上拉栅连接线与所述上拉栅极结构电连接，所述上拉栅连接线与一个所述上拉连接线连接。
本实施例中，所述第一传输栅连接线、第二传输栅连接线的材料为铜。在其他实施例中，所述第一传输栅连接线、第二传输栅连接线的材料还可以为铝或钨。
后续形成连接所述第一公共连接线251与所述第二公共连接线252的公共连接结构。
本实施例中，所述公共连接结构包括：连接所述第一公共连接线251的第一公共插塞271；连接所述第二公共连接线252的第二公共插塞272；连接所述第一公共插塞271和第二公共插塞272的公共插塞连接线。
本实施例中，形成所述公共连接结构的步骤如图7和图8所示。
请参考图7，形成连接所述第一公共连接线251的第一公共插塞271；形成连接所述第二公共连接线252的第二公共插塞272。
所述第一公共插塞271用于实现第一公共连接线251与后续公共插塞连接线之间的电连接；所述第二公共插塞272用于实现第二公共连接线252与后续公共插塞连接线之间的电连接。
形成所述第一公共插塞271和第二第二公共插塞272的步骤包括：在所述第一介质层、第一公共连接线251和第二公共连接线252上形成第二介质层(图中未示出)；在所述第二介质层中形成第一公共插塞271和第二公共插塞272，所述第一公共插塞271和第二公共插塞272贯穿所述第二介质层，所述第一公共插塞271连接所述第一公共连接线251，所述第二公共插塞272连接所述第二公共连接线272。
本实施例中，所述第二介质层还覆盖所述下拉连接线、第一传输连接线、第二传输连接线和上拉连接线。
所述形成方法还包括：在所述第二介质层中形成下拉插塞、第一传输插塞、第二传输插塞和上拉插塞，所述下拉插塞连接所述下拉连接线，所述第一传输插塞连接所述第一传输连接线，所述第二传输插塞连接所述第二传输连接线，所述上拉插塞连接所述上拉连接线。
本实施例中，所述第一公共插塞271和第二公共插塞272、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铜。在其他实施例中，所述第一公共插塞和第二公共插塞、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铝或钨。
本实施例中，所述第二介质层的材料为氧化硅。
本实施例中，形成所述所述第二介质层的工艺包括化学气相沉积工艺。
请参考图8，形成连接所述第一公共插塞271和第二公共插塞272的公共插塞连接线280。
本实施例中，所述公共插塞连接线280位于所述第二介质层上。
本实施例中，所述形成方法还包括：形成连接所述下拉插塞的下拉金属线281；形成连接所述第一传输插塞的第一位线282；形成连接所述第二传输插塞的第二位线283；形成连接所述第一传输栅插塞的第一字线286，形成连接所述第二传输栅插塞的第二字线248；形成连接所述上拉插塞的上拉金属线285。
所述下拉金属线281用于接低电平，具体的，本实施例中，所述下拉金属线281用于使所述下拉源线接地。所述上拉金属线285用于接高电平。
本实施例中，在所述第二介质层上形成所述下拉金属线281、上拉金属线285、第一位线282、第二位线283、第一字线286和第二字线284的步骤包括：在所述第二介质层、下拉插塞、上拉插塞、第一传输插塞、第二传输插塞、第一传输栅插塞和第二传输插塞表面形成金属层；对所述金属层进行图形化，形成所述下拉金属线281、上拉金属线285、第一位线282、第二位线283、第一字线286和第二字线284。
本实施例中，所述所述下拉金属线281、上拉金属线285、第一位线282、第二位线283、第一字线286和第二字线284的材料为铜、铝或钨。
综上，本发明实施例提供的静态存储器结构的形成方法中，所形成的静态存储器为双端口静态存储器(Dual Port SRAM)。其中，所述第二公共连接线与所述第一公共连接线不接触，则形成公共连接结构之前，所述静态存储器结构与两端口静态存储器的结构相同，从而形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器(Two Port SRAM)结构的形成方法相同，从而能够简化工艺流程，并能够批量生产。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，可以通过相同的方法和仪器对所述静态存储结构和两端口静态存储器结构进行测试，或者可以仅对所述静态存储结构或两端口静态存储器结构进行测试，从而确定外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响。因此，所述静态存储器结构的形成方法能够简化测试工艺，降低测试成本。
继续参考图8，所述半导体结构包括：衬底，所述衬底包括两个镜像对称的组合区，所述组合区包括：相邻的第一分区210和第二分区220；横跨所述第一分区210和第二分区220衬底的下拉栅极结构212；位于所述第一分区210衬底上的第一传输栅极结构211，所述第一传输栅极结构211与所述下拉栅极结构212的延伸方向平行；位于所述第二分区220衬底上的第二传输栅极结构222，所述第二传输栅极结构222与所述下拉栅极结构212的延伸方向平行；位于所述下拉栅极结构212与所述第一传输栅极结构211之间的衬底中的第一公共掺杂区241；位于所述下拉栅极结构212与所述第二传输栅极结构222之间的衬底中的第二公共掺杂区242；连接所述第一公共掺杂区241的第一公共连接线251；连接所述第二公共掺杂区242的第二公共连接线252，所述第二公共连接线252与所述第一公共连接线251不接触；连接所述第一公共连接线251与所述第二公共连接线252的公共连接结构。
所述组合区用于形成静态存储器结构的第一传输晶体管、第二传输晶体管和下拉晶体管，所述第一分区用于后续形成第一鳍部，所述第二分区后续用于形成第二鳍部。
需要说明的是，所形成的静态存储器为双端口静态存储器(Dual Port SRAM)。其中，所述第二公共连接线252与所述第一公共连接线251不接触，则形成公共连接结构之前，所述静态存储器结构与两端口静态存储器的结构相同，从而形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器(Two Port SRAM)结构的形成方法相同，从而能够简化工艺流程，并能够批量生产。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，可以通过相同的方法和仪器对所述静态存储结构和两端口静态存储器结构进行测试，或者可以仅对所述静态存储结构或两端口静态存储器结构进行测试，从而确定外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响。因此，所述静态存储器结构的形成方法能够简化测试工艺，降低测试成本。
本实施例中，衬底还包括上拉区230，所述上拉区230与所述第一分区210接触。
所述上拉区230用于形成上拉晶体管。
本实施例中，所述衬底包括：基底和位于所述第一分区210基底上的第一鳍部201；位于所述第二分区220基底上的第二鳍部202；位于所述上拉区230基底200上的第三鳍部203。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部201、第二鳍部202和第三鳍部203的材料为硅。在其他实施例中，所述第一鳍部、第二鳍部和第三鳍部的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部201的个数为1个。在其他实施例中，所述第一鳍部的个数还可以为多个。
本实施例中，第二鳍部202和第三鳍部203个数大于所述第一鳍部201个数。第二鳍部202和第三鳍部203个数大于所述第一鳍部201个数有利于提高静态存储器结构的写入能力。所述第二鳍部202和第三鳍部203的个数为多个。具体的，所述第二鳍部202和第三鳍部203的个数为3个。在其他实施例中，所述第二鳍部和第三鳍部的个数还可以为1个。
本实施例中，所述静态存储器结构还包括：位于所述基底200上的隔离结构(图中未示出)；所述隔离结构覆盖所述第一鳍部201、第二鳍部202和第三鳍部203部分侧壁。
本实施例中，所述下拉栅极结构212横跨所述第一鳍部201和第二鳍部202，且所述下拉栅极结构212位于所述第一鳍部201和第二鳍部202侧壁和顶部表面；所述第一传输栅极结构211横跨所述第一鳍部201，且所述第一传输栅极结构211位于所述第一鳍部201部分侧壁和顶部表面；所述第二传输栅极结构212横跨所述第二鳍部202，且位于所述第二鳍部202部分侧壁和顶部表面；所述第一公共掺杂区241位于所述下拉栅极结构212和第一传输栅极结构211之间的第一鳍部201中，所述第二公共掺杂区242位于所述下拉栅极结构212和第二传输栅极结构222之间的第二鳍部202中。
本实施例中，所述第一鳍部的个数为1个或多个；所述第二鳍部的个数为1个或多个。
所述第一传输栅极结构211用于形成第一传输晶体管；所述第二传输栅极结构222用于形成第二传输晶体管。
本实施例中，所述静态存储器结构还包括：形成横跨所述第三鳍部203的上拉栅极结构。在其他实施例中，还可以不形成所述上拉栅极结构。
本实施例中，所述上拉栅极结构与所述下拉栅极结构212连接。
本实施例中，所述第一传输栅极结构与211所述第二传输栅极结构222相连。
所述第一公共掺杂区241用于形成下拉晶体管的漏区，并形成第一传输晶体管的源区；所述第二公共掺杂区242用于形成下拉晶体管的漏区，并形成第一传输晶体管的源区。
所述静态存储器结构还包括：位于所述第一鳍部201中的第一下拉源区，所述第一下拉源区与所述第一公共掺杂区241分别位于所述下拉栅极结构212两侧；位于所述第二鳍部202中的第二下拉源区，所述第二下拉源区和第二公共掺杂区242分别位于所述下拉栅极结构两侧；位于所述第一鳍部212中的第一传输漏区，所述第一传输漏区与所述第一公共掺杂区241分别位于所述第一传输栅极结构211两侧；位于所述第二鳍部202中的第二传输漏区，所述第二传输漏区与所述第二公共掺杂区242分别位于所述第二传输栅极结构222两侧。
所述静态存储器结构还包括：位于所述上拉栅极结构两侧第三鳍部203中的上拉源漏掺杂区。
本实施例中，所述第一鳍部201的个数为多个，所述第一公共掺杂区241的个数为多个，所述第一公共连接线251连接多个第一公共掺杂区241；所述第二鳍部202的个数为多个，所述第二公共掺杂区242的个数为多个，所述第二公共连接线252连接多个第二公共掺杂区242。
本实施例中，下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管，则所述第一公共掺杂区241、第二公共掺杂区242、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区中的掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，上拉晶体管为PMOS晶体管，所述上拉源漏掺杂区中的掺杂离子为P型离子，例如硼离子或BF2-离子。
本实施例中，所述所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的材料为铜。在其他实施例中，所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的的材料还可以为铝。
本实施例中，所述静态存储器结构还包括：位于所述第一公共掺杂区241和第二公共掺杂区242上的第一介质层；所述第一公共连接线251位于所述第一公共掺杂区241上的第一介质层中，所述第二公共连接线252位于所述第二公共掺杂区上的第一介质层中。
本实施例中，所述静态存储器结构还包括：连接所述第一下拉源区、第二下拉源区的下拉连接线；连接所述第一传输漏区的第一传输连接线；连接所述第二传输漏区的第二传输连接线，所述第二传输连接线与所述第一传输连接线不相连；连接所述上拉源漏掺杂区的上拉连接线。
本实施例中，所述静态存储器结构还包括：覆盖所述第一公共掺杂区241、第二公共掺杂区242、第一传输漏区、第二传输漏区、第一下拉源区、第二下拉源区的第一介质层(图中未示出)。
本实施例中，所述下拉连接线、第一传输连接线、第二传输连接线和拉连接线位于所述第一介质层中。
本实施例中，所述第一传输栅连接线、第二传输栅连接线的材料为铜。在其他实施例中，所述第一传输栅连接线、第二传输栅连接线的材料还可以为铝或钨。
本实施例中，所述公共连接结构包括：连接所述第一公共连接线251的第一公共插塞271；连接所述第二公共连接线252的第二公共插塞272。
所述第一公共插塞251用于实现第一公共连接线与后续公共插塞连接线之间的电连接；所述第二公共插塞272用于实现第二公共连接线252与后续公共插塞连接线之间的电连接。
所述静态存储器结构还包括：位于所述第一介质层、第一公共连接线251和第二公共连接线252上的第二介质层，所述第一公共插塞271位于所述第一分区210的第一介质层中，所述第二公共插塞272位于所述第二分区220的第二介质层中。
本实施例中，所述公共插塞连接线280位于所述第二介质层上。
本实施例中，所述第二介质层的材料为氧化硅。
本实施例中，所述静态存储器结构包括：位于所述第二介质层中的下拉插塞、第一传输插塞、第二传输插塞和上拉插塞，所述下拉插塞连接所述下拉连接线，所述第一传输插塞连接所述第一传输连接线，所述第二传输插塞连接所述第二传输连接线，所述上拉插塞连接所述上拉连接线。
本实施例中，所述第一公共插塞271和第二公共插塞272、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铜。在其他实施例中，所述第一公共插塞和第二公共插塞、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铝或钨。
本实施例中，所述公共插塞连接线280位于所述第二介质层上。
本实施例中，所述静态存储器结构还包括：连接所述下拉插塞的下拉金属线；连接所述第一传输插塞的第一位线；连接所述第二传输插塞的第二位线；连接所述第一传输栅插塞的第一字线，连接所述第二传输栅插塞的第二字线。
所述下拉金属线用于接低电平，具体的，本实施例中，所述下拉金属线用于使所述下拉源线接地。所述第一位线和第二位线用于接高电平。
本实施例中，所述下拉金属线、第一位线、第二位线、第一字线和第二字线的材料为铜、铝或钨。
需要说明的是，所述衬底包括两个组合区，两个组合区均具有所述下拉栅极结构212、第一传输栅极结构211、第二传输栅极结构222、第一公共掺杂区241、第二公共掺杂区242、第一公共连接线251、第二公共连接线252和公共连接结构；
所述衬底包括对称中心，两个组合区的下拉栅极结构212关于所述对称中心中心对称；两个组合区的第一传输栅极结构211关于所述对称中心中心对称；两个组合区的第二传输栅极结构222关于所述对称中心中心对称；两个组合区的第一公共掺杂区241关于所述对称中心中心对称；两个组合区的第二公共掺杂区242关于所述对称中心中心对称；两个组合区的第一公共连接线251关于所述对称中心中心对称；两个组合区的第二公共连接线252关于所述对称中心中心对称；两个组合区的公共连接结构关于所述对称中心中心对称。
综上，本发明实施例提供的静态存储器结构中，所述静态存储器结构为双端口静态存储器结构。其中，所述所述静态存储器结构包括：第一公共连接线、第二公共连接线以及公共连接结构。所述第二公共连接线与所述第一公共连接线不接触，从而能够简化工艺流程。同时，外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，从而能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
图9至图13是本发明的静态存储结构的形成方法另一实施例各步骤的结构示意图。
请参考图9，提供基底300，所述衬基底300包括组合区，所述组合区包括：相邻的第一分区310和第二分区320，所述第一分区310基底300上具有第一鳍部301，所述第二分区320基底300上具有第二鳍部302。
所述组合区用于形成静态存储器结构的传输晶体管和下拉晶体管，所述第一分区用于后续形成第一鳍部，所述第二分区320后续用于形成第二鳍部。
需要说明的是，所述组合区包括：相邻的第一分区310和第二分区320，所述第一分区310基底300上具有第一鳍部301，所述第二分区320基底300上具有第二鳍部302，则能够使所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且能够使所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，从而能够通过相同与两端口静态存储器结构鳍部及双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，由于外界环境，例如温度和湿度对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够使环境对所述静态存储器结构、双端口静态存储器结构和两端口静态存储器结构的影响相近，从而能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
本实施例中，衬底还包括上拉区330，所述上拉区330与所述第一分区310接触。
所述上拉区330用于形成上拉晶体管。
本实施例中，所述衬底包括：基底300；位于所述第一分区310基底300上的第一鳍部301；位于所述第二分区320基底300上的第二鳍部302；位于所述上拉区330基底300上的第三鳍部303。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，形成所述基底300、第一鳍部301、第二鳍部302和第三鳍部303的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底300，位于所述第一分区310基底300上的第一鳍部301，位于所述第二分区320基底300上的第二鳍部303，位于所述上拉区330基底300上的第三鳍部303。
本实施例中，所述基底300的材料为硅。在其他实施例中，所述基底的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部301、第二鳍部302和第三鳍部303的材料为硅。在其他实施例中，所述第一鳍部、第二鳍部和第三鳍部的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部301的个数为1个。在其他实施例中，所述第一鳍部的个数还可以为多个。
本实施例中，第二鳍部302和第三鳍部303个数大于所述第一鳍部301个数。第二鳍部302和第三鳍部303个数大于所述第一鳍部301个数有利于提高静态存储器结构的写入能力。所述第二鳍部302和第三鳍部303的个数为多个。具体的，所述第二鳍部302和第三鳍部303的个数为3个。在其他实施例中，所述第二鳍部和第三鳍部的个数还可以为1个。
本实施例中，所述形成方法还包括：在所述基底300上形成隔离结构；所述隔离结构覆盖所述第一鳍部301、第二鳍部302和第三鳍部303部分侧壁。
本实施例中，所述隔离结构的材料为氧化硅。
请参考图10，形成横跨所述第一鳍部301和第二鳍部302的下拉栅极结构312；形成横跨所述第一鳍部301和第二鳍部302的传输栅极结构311。
所述传输栅极结构311用于形成传输晶体管，所述下拉栅极结构312用于形成下拉晶体管。
本实施例中，所述形成方法还包括：形成横跨所述第三鳍部303的上拉栅极结构。在其他实施例中，还可以不形成所述上拉栅极结构。
本实施例中，所述上拉栅极结构与所述下拉栅极结构312连接。
继续参考图10，在所述第一鳍部301中形成第一公共掺杂区341，所述第一公共掺杂区341位于所述下拉栅极结构312与所述传输栅极结构312之间；在所述第二鳍部302中形成第二公共掺杂区342，所述第二公共掺杂区342位于所述下拉栅极结构312与所述传输栅极结构311之间。
所述第一公共掺杂区341和所述第二公共掺杂区342用于形成下拉晶体管的漏区，并形成传输晶体管的源区。
本实施例中，所述形成方法还包括：在所述第一鳍部301中形成第一下拉源区，所述第一下拉源区与所述第一公共掺杂区341分别位于所述下拉栅极结构312两侧；在所述第二鳍部302中形成第二下拉源区，所述第二下拉源区和第二公共掺杂区342分别位于所述下拉栅极结构312两侧；在所述第一鳍部312中形成第一传输漏区，所述第一传输漏区与所述第一公共掺杂区341分别位于所述传输栅极结构311两侧；在所述第二鳍部302中形成第二传输漏区，所述第二传输漏区与所述第二公共掺杂区342分别位于所述传输栅极结构311两侧。
本实施例中，所述形成方法还包括：在所述上拉栅极结构两侧的第三鳍部303中形成上拉源漏掺杂区。
本实施例中，下拉晶体管和传输晶体管为NMOS晶体管，则所述第一公共掺杂区341、第二公共掺杂区342、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区中的掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，上拉晶体管为PMOS晶体管，所述上拉源漏掺杂区中的掺杂离子为P型离子，例如硼离子或BF2-离子。
本实施例中，形成所述第一公共掺杂区341、第二公共掺杂区342、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区的步骤包括：形成覆盖所述上拉源漏掺杂区的第一图形层；形成所述第一图形层之后，对所述第一鳍部301和第二鳍部302进行第一离子注入。在其他实施例中，形成所述第一公共掺杂区、第二公共掺杂区、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区的工艺可以包括外延生长工艺。
本实施例中，形成所述上拉源漏掺杂区的步骤包括：形成覆盖所述组合区的第二图形层；形成所述第二图形层之后，对所述上拉鳍部进行第二离子注入。在其他实施例中，形成所述上拉掺杂区的工艺还可以包括外延生长工艺。
请参考图11，形成连接所述第一公共掺杂区341的第一公共连接线351；形成连接所述第二公共掺杂区342的第二公共连接线352；形成连接所述第一传输漏区的第一传输连接线；形成连接所述第二传输漏区的第二传输连接线。
本实施例中，所述第二公共连接线352与所述第一公共连接线351不接触。在其他实施例中，所述第二公共连接线与所述第一公共连接线还可以相互接触。
所述第一公共连接线351用于实现第一公共掺杂区341与外部电路的电连接；所述第二公共连接线352用于实现第二公共掺杂区342与外部电路的电连接。
本实施例中，所述第一传输连接线与所述第二传输连接线不相连。在其他实施例中，所述第一传输连接线与所述第二传输连接线还可以相连。
需要说明的是，所述第二公共连接线352与所述第一公共连接线351不连接，所述第一传输连接线与所述第二传输连接线不相连，则形成公共连接结构之前，所述静态存储器结构的形成方法与两端口静态存储器结构的方法形成方法相同，从而能够简化工艺流程，并能够批量生产。由于外界环境，例如温度和湿度对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
本实施例中，所述形成方法还包括：形成连接所述第一下拉源区、第二下拉源区的下拉连接线；形成连接所述上拉源漏掺杂区的上拉连接线。
具体的，形成所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的步骤包括：形成覆盖所述第一公共掺杂区341、第二公共掺杂区342、第一传输漏区、第二传输漏区、第一下拉源区、第二下拉源区的第一介质层(图中未示出)；在所述第一介质层中形成第一公共连接线351和第二公共连接线352，所述第一公共连接线351和第二公共连接线352贯穿所述第一介质层，所述第一公共连接线351与所述第一公共掺杂区341连接，所述第二公共连接线252与所述第二公共掺杂区342连接；在所述第一下拉源区和第二下拉源区上的第一介质层中形成下拉连接线，所述下拉连接线贯穿所述第一介质层；在所述第一传输漏区上的第一介质层中形成第一传输连接线，所述第一传输连接线贯穿所述第一介质层；在所述第二传输漏区上的第一介质层中形成第二传输连接线，所述第二传输连接线贯穿所述第一介质层；在所述上拉源漏掺杂区上的第一介质层中形成上拉连接线，所述上拉连接线贯穿所述第一介质层。
本实施例中，所述第一介质层的材料为氧化硅。
本实施例中，形成所述第一介质层的工艺包括化学气相沉积工艺。
本实施例中，所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的材料为铜。在其他实施例中，所述传输漏区连接线、第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的的材料还可以为铝。
本实施例中，所述形成方法还包括：在所述第一介质层中形成传输栅连接线，所述传输栅连接线与所述传输栅极结构连接；在所述第一介质层中形成上拉栅连接线，所述上拉栅连接线与所述上拉栅极结构电连接，所述上拉栅连接线与所述上拉连接线连接。
本实施例中，所述传输栅连接线和上拉栅连接线的材料为铜。在其他实施例中，所述传输栅连接线和上拉栅连接线的材料还可以为铝或钨。
后续形成连接所述第一公共连接线251与所述第二公共连接线252的公共连接结构；形成连接所述第一传输连接线与所述第二传输连接线的传输连接结构。
本实施例中，所述公共连接结构包括：连接所述第一公共连接线351的第一公共插塞；连接所述第二公共连接线352的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线。
形成所述公共连接结构和传输连接结构的步骤如图12和图13所示。
请参考图12，形成连接所述第一公共连接线351的第一公共插塞371；形成连接所述第二公共连接线352的第二公共插塞372；形成连接所述第一传输连接线的第一传输插塞；形成连接所述第二传输连接线的第二传输插塞。
所述第一公共插塞351用于实现第一公共连接线与后续公共插塞连接线之间的电连接；所述第二公共插塞372用于实现第二公共连接线352与后续公共插塞连接线之间的电连接；所述第一传输插塞用于实现所述第一传输连接线与后续形成的传输插塞连接线之间的电连接；所述第二传输插塞用于实现所述第一传输连接线与后续形成的传输插塞连接线之间的电连接。
在所述第一介质层、第一公共连接线351、第二公共连接线352、第一传输连接线和第二传输连接线上形成第二介质层(图中未示出)；在所述第二介质层中形成第一公共插塞371、第二公共插塞372、第一传输插塞和第二传输插塞贯穿所述第二介质层，所述第一公共插塞371连接所述第一公共连接线351，所述第二公共插塞372连接所述第二公共连接线352，所述第一传输插塞连接所述第一传输连接线，所述第二传输插塞连接所述第二传输连接线。
本实施例中，所述第二介质层还覆盖所述下拉连接线、第一传输连接线、第二传输连接线和上拉连接线。
所述形成方法还包括：在所述第二介质层中形成下拉插塞和上拉插塞，所述下拉插塞连接所述下拉连接线，所述上拉插塞连接所述上拉连接线。
本实施例中，所述第一公共插塞371和第二公共插塞372、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铜。在其他实施例中，所述第一公共插塞和第二公共插塞、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铝或钨。
本实施例中，所述第二介质层的材料为氧化硅。
本实施例中，形成所述所述第二介质层的工艺包括化学气相沉积工艺。
请参考图13，形成连接所述第一公共插塞371和第二公共插塞372的公共插塞连接线380；形成连接所述第一传输插塞和第二传输插塞的传输插塞连接线381。
本实施例中，所述公共插塞连接线380位于所述第二介质层上。
本实施例中，所述形成方法还包括：形成连接所述下拉插塞的下拉金属线382；形成连接所述传输插塞连接线381的位线383；形成连接所述传输栅插塞的字线384；形成连接所述上拉插塞的上拉金属线385。
所述下拉金属线用于接低电平，具体的，本实施例中，所述下拉金属线382用于使所述下拉连接线接地。所述上拉金属线385用于接高电平。
本实施例中，在所述第二介质层上形成所述下拉金属线382、上拉金属线385、字线384和位线383的步骤包括：在所述第二介质层、下拉插塞、传输插塞连接线、传输栅插塞表面形成金属层；对所述金属层进行图形化形成所述下拉金属线382、上拉金属线385、位线383和字线384。
本实施例中，所述插塞连接线380、传输插塞连接线381、所述下拉金属线382、上拉金属线385、位线384和字线383的材料为铜、铝或钨。
需要说明的是，所述基底包括两个组合区，两个组合区均具有所述第一鳍部301、第二鳍部302、下拉栅极结构312、传输栅极结构311、第一公共掺杂区341和第二公共掺杂区342；所述基底包括对称中心；两个组合区的第一鳍部301关于所述对称中心中心对称；两个组合区的第二鳍部302关于所述对称中心中心对称；两个组合区的下拉栅极结构312关于所述对称中心中心对称；两个组合区的传输栅极结构311关于所述对称中心中心对称；两个组合区的第一公共掺杂区341关于所述对称中心中心对称；两个组合区的第二公共掺杂区342关于所述对称中心中心对称。
综上，本发明实施例提供的静态存储器结构的形成方法中，所述静态存储器为单端口静态存储器(Single Port SRAM)。其中，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部，则能够使所述静态存储器结构的鳍部分布与两端口静态存储器(Two Port SRAM)结构的鳍部分布相同，且能够使所述静态存储器结构的鳍部分布与双端口静态存储器(Dual Port SRAM)结构的鳍部分布相同，从而能够通过相同与两端口静态存储器结构鳍部及双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，由于外界环境，例如温度和湿度，对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够使环境对所述静态存储器结构、双端口静态存储器结构和两端口静态存储器结构的影响相近。可以通过相同的方法对所述静态存储器结构、两端口静态存储器结构及双端口静态存储器结构进行测试，或者可以通过仅对所述静态存储器结构、两端口静态存储器结构或双端口静态存储器结构进行测试，获取外界环境对所述静态存储器结构、两端口静态存储器结构或双端口静态存储器结构的影响。因此，所述静态存储器结构的形成方法能够简化测试流程、降低测试成本。
继续参考图13，本实施例还提供一种静态存储器结构，包括：基底300，所述基底300包括组合区，所述组合区包括：相邻的第一分区310和第二分区320；位于所述第一分区310基底300上的第一鳍部301；位于所述第二分区320基底300上的第二鳍部302；横跨所述第一鳍部301和第二鳍部302的下拉栅极结构312；横跨所述第一鳍部301和第二鳍部302的传输栅极结构311；位于所述第一鳍部301中的第一公共掺杂区341，所述第一公共掺杂区341位于所述下拉栅极结构312和传输栅极结构311之间；位于所述第二鳍部302中的第二公共掺杂区342，所述第二公共掺杂区342位于所述下拉栅极结构312和传输栅极结构311之间，所述第二公共掺杂区342与第一公共掺杂区341电连接。
需要说明的是，所形成的静态存储器为单端口静态存储器。其中，所述组合区包括：相邻的第一分区310和第二分区320，所述第一分区310基底300上具有第一鳍部301，所述第二分区320基底300上具有第二鳍部302，则能够使所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且能够使所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，从而能够通过相同与两端口静态存储器结构鳍部及双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，由于外界环境，例如温度和湿度对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
所述组合区用于形成静态存储器结构的传输晶体管和下拉晶体管，所述第一分区310用于后续形成第一鳍部，所述第二分区320后续用于形成第二鳍部。
本实施例中，衬底还包括上拉区330，所述上拉区330与所述第一分区310接触，且所述第一分区310与与其镜像对称的第一分区接触。
所述上拉区330用于形成上拉晶体管。
本实施例中，所述衬底包括：基底300；位于所述第一分区310基底300上的第一鳍部301；位于所述第二分区320基底300上的第二鳍部303；位于所述上拉区330基底300上的第三鳍部303。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，所述基底300的材料为硅。在其他实施例中，所述基底的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部301、第二鳍部302和第三鳍部303的材料为硅。在其他实施例中，所述第一鳍部、第二鳍部和第三鳍部的材料还可以为硅锗或锗。
本实施例中，所述第一鳍部301的个数为1个。在其他实施例中，所述第一鳍部的个数还可以为多个。
本实施例中，第二鳍部302和第三鳍部303个数大于所述第一鳍部301个数。第二鳍部302和第三鳍部303个数大于所述第一鳍部301个数有利于提高静态存储器结构的写入能力。所述第二鳍部302和第三鳍部303的个数为多个。具体的，所述第二鳍部302和第三鳍部303的个数为3个。在其他实施例中，所述第二鳍部和第三鳍部的个数还可以为1个。
所述传输栅极结构311用于形成传输晶体管，所述下拉栅极结构312用于形成下拉晶体管。
所述静态存储器结构还包括：横跨所述第三鳍部303的上拉栅极结构。在其他实施例中，还可以不形成所述上拉栅极结构。
本实施例中，所述上拉栅极结构与所述下拉栅极结构312连接。
所述第一公共掺杂区341用于形成下拉晶体管的漏区，并形成第一传输晶体管的源区；所述第二公共掺杂区342用于形成下拉晶体管的漏区，并形成第一传输晶体管的源区。
所述静态存储器结构还包括：位于所述上拉栅极结构两侧的第三鳍部303中的上拉源漏掺杂区。
本实施例中，下拉晶体管和传输晶体管为NMOS晶体管，则所述第一公共掺杂区341、第二公共掺杂区342、第一下拉源区、第二下拉源区、第一传输漏区和第二传输漏区中的掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，上拉晶体管为PMOS晶体管，所述上拉源漏掺杂区中的掺杂离子为P型离子，例如硼离子或BF2-离子。
本实施例中，所述第二公共连接线352与所述第一公共连接线351不接触。在其他实施例中，所述第二公共连接线与所述第一公共连接线还可以相互接触。
所述静态存储器结构还包括：连接所述第一公共掺杂区341的第一公共连接线351；连接所述第二公共掺杂区342的第二公共连接线352；连接所述第一传输漏区的第一传输连接线；连接所述第二传输漏区的第二传输连接线。
本实施例中，所述第二公共连接线352与所述第一公共连接线351不接触。
所述第一公共连接线351用于实现第一公共掺杂区341与外部电路的电连接；所述第二公共连接线352用于实现第二公共掺杂区342与外部电路的电连接。
本实施例中，所述第一传输连接线与所述第二传输连接线不相连。在其他实施例中，所述第一传输连接线与所述第二传输连接线还可以相互相连。
需要说明的是，所述第二公共连接线342与所述第一公共341连接线不连接，所述第一传输连接线与所述第二传输连接线不相连，则形成公共连接结构之前的所述静态存储器结构的形成方法与两端口静态存储器结构利用同样的方法形成所述第一公共连接线和所述第一公共连接线，从而能够简化工艺流程，并能够批量生产。同时，能够使外部环境，例如温度、湿度及工艺条件等对所述静态存储器结构与两端口静态存储器结构的影响相同，从而能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。此外，通过使后续的所述公共连接结构连接所述第一公共连接线351与所述第二公共连接线352，能够使所述静态存储器结构与两端静态存储器结构具有不同的性能，从而满足不同的要求。
所述静态存储器结构还包括：连接所述第一下拉源区、第二下拉源区的下拉连接线；连接所述上拉源漏掺杂区的上拉连接线。
所述静态存储器结构还包括：覆盖所述第一公共掺杂区341、第二公共掺杂区342、第一传输漏区、第二传输漏区、第一下拉源区、第二下拉源区的第一介质层；
本实施例中，所述第一公共连接线351和第二公共连接线352位于所述第一公共掺杂区341上的第一介质层中，所述第一公共连接线351和第二公共连接线352贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区341连接，所述第二公共连接线252与所述第二公共掺杂区342连接。
本实施例中，所述第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的材料为铜。在其他实施例中，所述第一传输连接线、第二传输连接线、上拉连接线、第一公共连接线和第二公共连接线的的材料还可以为铝。
所述静态存储器结构包括：位于所述第一介质层中的传输栅连接线，所述传输栅连接线与所述传输栅极结构连接；位于所述第一介质层中的上拉栅连接线，所述上拉栅连接线与所述上拉栅极结构电连接，所述上拉栅连接线与所述上拉连接线连接。
本实施例中，所述第一传输栅连接线、第二传输栅连接线的材料为铜。在其他实施例中，所述第一传输栅连接线、第二传输栅连接线的材料还可以为铝或钨。
所述静态存储器结构包括：连接所述第一公共连接线351的第一公共插塞371；连接所述第二公共连接线352的第二公共插塞372；连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞。
所述第一公共插塞371用于实现第一公共连接线与后续公共插塞连接线之间的电连接；所述第二公共插塞372用于实现第二公共连接线352与后续公共插塞连接线之间的电连接；所述第一传输插塞用于实现所述第一传输连接线与后续形成的传输插塞连接线之间的电连接；所述第二传输插塞用于实现所述第一传输连接线与后续形成的传输插塞连接线之间的电连接。
所述静态存储器结构包括：位于所述第一介质层、第一公共连接线351、第二公共连接线352、第一传输连接线和第二传输连接线上的第二介质层，所述第一公共插塞371、第二公共插塞372、第一传输插塞和第二传输插塞位于所述第二介质层中，且贯穿所述第二介质层。
所述静态存储器结构包括：连接所述第一公共连接线351与所述第二公共连接线352的公共连接结构；连接所述第一传输连接线与所述第二传输连接线的传输连接结构。
所述公共连接结构包括：连接所述第一公共连接线351的第一公共插塞371；连接所述第二公共连接线352的第二公共插塞372；连接所述第一公共插塞371和第二公共插塞372的公共插塞连接线380。
所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线381。
所述静态存储器还包括：位于所述第二介质层中的下拉插塞和上拉插塞，所述下拉插塞连接所述下拉连接线，所述上拉插塞连接所述上拉连接线。
本实施例中，所述第一公共插塞371和第二公共插塞372、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铜。在其他实施例中，所述第一公共插塞和第二公共插塞、下拉插塞、第一传输插塞、第二传输插塞和上拉插塞的材料为铝或钨。
本实施例中，所述第二介质层的材料为氧化硅。
所述静态存储器还包括：连接所述第一公共插塞371和第二公共插塞372的公共插塞连接线380；连接所述第一传输插塞和第二传输插塞的传输插塞连接线381。
本实施例中，所述公共插塞连接线380位于所述第二介质层上。
所述静态存储器还包括：连接所述下拉插塞的下拉金属线；形成连接所述传输插塞连接线381的位线；连接所述传输栅插塞的字线；形成连接所述上拉插塞的上拉金属线。
所述下拉金属线用于接低电平，具体的，本实施例中，所述下拉金属线用于使所述下拉连接线接地。所述上拉金属线用于接高电平。
本实施例中，所述所述下拉金属线、上拉金属线、位线和字线的材料为铜、铝或钨。
综上，本发明实施例提供的静态存储器结构中，所述静态存储器为单端口静态存储器。其中，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部，从而能够使所述静态存储器结构的鳍部分布与两端口静态存储器(Two Port SRAM)结构的鳍部分布相同，且能够使所述静态存储器结构的鳍部分布与双端口静态存储器(Dual Port SRAM)结构的鳍部分布相同，从而能够通过相同与两端口静态存储器结构鳍部及双端口静态存储器结构鳍部相同的工艺形成所述静态存储器结构的鳍部，从而能够节约工艺流程，降低生产成本。同时，由于外界环境，例如温度和湿度对静态存储器结构性能的影响与鳍部的分布有重要关系。所述静态存储器结构的鳍部分布与两端口静态存储器结构的鳍部分布相同，且所述静态存储器结构的鳍部分布与双端口静态存储器结构的鳍部分布相同，则能够简化外界环境等因素对所述静态存储器结构与两端口静态存储器结构性能的影响的测试，降低生产成本。
图14是本发明的静态存储器结构另一实施例的结构示意图。
本实施例，所述静态存储器结构与图13所示静态存储器结构的相同之处在此不做赘述，不同之处包括：
请参考图14，本实施例中，所述第一公共连接线与所述第二公共连接线相连，形成公共连接线451。
本实施例中，所述第一传输连接线与所述第二传输连接线相连，形成传输连接线452。且所述静态存储器结构不包括：连接所述第二公共连接线的第二传输插塞，以及传输插塞连接线。
本实施例中，所述第一公共连接线与所述第二公共连接线相连，所述第一传输连接线与所述第二传输连接线相连，能够使下拉晶体管与传输晶体管的源区和漏区性能均一，从而能够改善所形成静态存储器结构的性能。
所述静态存储器结构包括：所述下拉金属线382、上拉金属线385、位线384和字线383。不包括：所述公共插塞连接线和传输插塞连接线。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种静态存储器结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区和第二分区；
在所述第一分区和第二分区衬底上形成下拉栅极结构；
在所述第一分区衬底上形成第一传输栅极结构，所述第一传输栅极结构与所述下拉栅极结构的延伸方向平行；
在所述第二分区衬底上形成第二传输栅极结构，所述第二传输栅极结构与所述下拉栅极结构的延伸方向平行；
在所述下拉栅极结构与所述第一传输栅极结构之间的衬底中形成第一公共掺杂区；
在所述下拉栅极结构与所述第二传输栅极结构之间的衬底中形成第二公共掺杂区；
形成连接所述第一公共掺杂区的第一公共连接线；
形成连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；
形成连接所述第二公共连接线与所述第一公共连接线的公共连接结构。
2.如权利要求1所述的静态存储器结构的形成方法，其特征在于，形成所述第一公共连接线和第二公共连接线的步骤包括：在所述第一公共掺杂区和第二公共掺杂区上形成第一介质层；在所述第一介质层中形成第一公共连接线和第二公共连接线，所述第一公共连接线和第二公共连接线贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区连接，所述第二公共连接线与所述第二公共掺杂区连接。
3.如权利要求2所述的静态存储器结构的形成方法，其特征在于，所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；
形成所述公共连接结构的步骤包括：在所述第一介质层、第一公共连接线和第二公共连接线上形成第二介质层；在所述第二介质层中形成第一公共插塞和第二公共插塞，所述第一公共插塞和第二公共插塞贯穿所述第二介质层，所述第一公共插塞连接所述第一公共连接线，所述第二公共插塞连接所述第二公共连接线；在所述第二介质层上、第一公共插塞表面和第二公共插塞表面形成公共插塞连接线。
4.一种静态存储器结构，其特征在于，包括：
衬底，所述衬底包括组合区，所述组合区包括：相邻的第一分区和第二分区；
位于所述第一分区和第二分区衬底上的下拉栅极结构；
位于所述第一分区衬底上的第一传输栅极结构，所述第一传输栅极结构与所述下拉栅极结构的延伸方向平行；
位于所述第二分区衬底上的第二传输栅极结构，所述第二传输栅极结构与所述下拉栅极结构的延伸方向平行；
位于所述下拉栅极结构与所述第一传输栅极结构之间衬底中的第一公共掺杂区；
位于所述下拉栅极结构与所述第二传输栅极结构之间衬底中的第二公共掺杂区；
连接所述第一公共掺杂区的第一公共连接线；
连接所述第二公共掺杂区的第二公共连接线，所述第二公共连接线与所述第一公共连接线不接触；
连接所述第一公共连接线与所述第二公共连接线的公共连接结构。
5.如权利要求4所述的静态存储器结构，其特征在于，所述衬底包括：基底和位于所述第一分区基底上的第一鳍部；位于所述第二分区基底上的第二鳍部；所述下拉栅极结构横跨所述第一鳍部和第二鳍部，且所述下拉栅极结构位于所述第一鳍部和第二鳍部侧壁和顶部表面；所述第一传输栅极结构横跨所述第一鳍部，且所述第一传输栅极结构位于所述第一鳍部部分侧壁和顶部表面；所述第二传输栅极结构横跨所述第二鳍部，且所述第二传输栅极结构位于所述第二鳍部部分侧壁和顶部表面；
所述第一公共掺杂区位于所述下拉栅极结构和第一传输栅极结构之间的第一鳍部中；所述第二公共掺杂区位于所述下拉栅极结构和第二传输栅极结构之间的第二鳍部中。
6.如权利要求5所述的静态存储器结构，其特征在于，所述第一鳍部的个数为多个，所述第一公共掺杂区的个数为多个，单个所述第一公共连接线连接多个第一公共掺杂区；所述第二鳍部的个数为多个，所述第二公共掺杂区的个数为多个，单个所述第二公共连接线连接多个第二公共掺杂区。
7.如权利要求4所述的静态存储器结构，其特征在于，所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；
所述静态存储器结构还包括：位于所述第一公共掺杂区和第二公共掺杂区上的第一介质层；所述第一公共连接线位于所述第一介质层中，所述第二公共连接线位于所述第一介质层中；位于所述第一介质层、第一公共连接线和第二公共连接线上的第二介质层，所述第一公共插塞位于所述第一分区的第二介质层中，所述第二公共插塞位于所述第二分区的第二介质层中。
8.如权利要求4所述的静态存储器结构，其特征在于，所述衬底包括两个组合区，两个组合区均具有所述下拉栅极结构、第一传输栅极结构、第二传输栅极结构、第一公共掺杂区、第二公共掺杂区、第一公共连接线、第二公共连接线和公共连接结构；
两个组合区之间具有对称中心，两个组合区的下拉栅极结构关于所述对称中心中心对称；两个组合区的第一传输栅极结构关于所述对称中心中心对称；两个组合区的第二传输栅极结构关于所述对称中心中心对称；两个组合区的第一公共掺杂区关于所述对称中心中心对称；两个组合区的第二公共掺杂区关于所述对称中心中心对称；两个组合区的第一公共连接线关于所述对称中心中心对称；两个组合区的第二公共连接线关于所述对称中心中心对称；两个组合区的公共连接结构关于所述对称中心中心对称。
9.一种静态存储器结构的形成方法，其特征在于，包括：
提供基底，所述基底包括组合区，所述组合区包括：相邻的第一分区和第二分区，所述第一分区基底上具有第一鳍部，所述第二分区基底上具有第二鳍部；
形成横跨所述第一鳍部和第二鳍部的下拉栅极结构；
形成横跨所述第一鳍部和第二鳍部的传输栅极结构；
在所述第一鳍部中形成第一公共掺杂区，所述第一公共掺杂区位于所述下拉栅极结构和传输栅极结构之间；
在所述第二鳍部中形成第二公共掺杂区，所述第二公共掺杂区位于所述下拉栅极结构和传输栅极结构之间，所述第二公共掺杂区与第一公共掺杂区电连接；
在所述第一鳍部中形成第一传输漏区，所述第一传输漏区与所述第一公共掺杂区分别位于所述传输栅极结构两侧；
在所述第二鳍部中形成第二传输漏区，所述第二传输漏区与所述第二公共掺杂区分别位于所述传输栅极结构两侧；
形成连接所述第一公共掺杂区的第一公共连接线；
形成连接所述第二公共掺杂区的第二公共连接线，所述第一公共连接线与所述第二公共连接线不接触；
形成连接所述第一传输漏区的第一传输连接线；
形成连接所述第二传输漏区的第二传输连接线，所述第一传输连接线与所述第二传输连接线不接触；
形成连接所述第一公共连接线与所述第二公共连接线的公共连接结构；形成连接所述第一传输连接线与所述第二传输连接线的传输连接结构。
10.如权利要求9所述的静态存储器结构的形成方法，其特征在于，形成所述第一公共连接线和第二公共连接线的步骤包括：在所述第一公共掺杂区和第二公共掺杂区上形成第一介质层；在所述第一介质层中形成第一公共连接线和第二公共连接线，所述第一公共连接线和第二公共连接线贯穿所述第一介质层，所述第一公共连接线与所述第一公共掺杂区连接，所述第二公共连接线与所述第二公共掺杂区连接；
所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；
形成所述公共连接结构的步骤包括：在所述第一介质层、第一公共连接线和第二公共连接线上形成第二介质层；在所述第二介质层中形成第一公共插塞和第二公共插塞，所述第一公共插塞和第二公共插塞贯穿所述第二介质层，所述第一公共插塞连接所述第一公共连接线，所述第二公共插塞连接所述第二公共连接线；在所述第二介质层上、第一公共插塞表面和第二公共插塞表面形成公共插塞连接线；
所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线；
形成所述传输连接结构的步骤包括：在所述第一介质层、第一传输连接线和第二传输连接线上形成第二介质层；在所述第二介质层中形成第一传输插塞和第二传输插塞，所述第一传输插塞和第二传输插塞贯穿所述第二介质层，所述第一传输插塞连接所述第一传输连接线，所述第二传输插塞连接所述第二传输连接线；在所述第二介质层上、第一传输插塞表面和第二传输插塞表面形成传输插塞连接线。
11.一种静态存储器结构，其特征在于，包括：
基底，所述基底包括组合区，所述组合区包括：相邻的第一分区和第二分区；
位于所述第一分区基底上的第一鳍部；
位于所述第二分区基底上的第二鳍部；
横跨所述第一鳍部和第二鳍部的下拉栅极结构；
横跨所述第一鳍部和第二鳍部的传输栅极结构；
位于所述第一鳍部中的第一公共掺杂区，所述第一公共掺杂区位于所述下拉栅极结构和传输栅极结构之间；
位于所述第二鳍部中的第二公共掺杂区，所述第二公共掺杂区位于所述下拉栅极结构和传输栅极结构之间，所述第二公共掺杂区与第一公共掺杂区电连接；
位于所述第一鳍部中的第一传输漏区，所述第一传输漏区与所述第一公共掺杂区分别位于所述传输栅极结构两侧；
位于所述第二鳍部中的第二传输漏区，所述第二传输漏区与所述第二公共掺杂区分别位于所述传输栅极结构两侧；
连接所述第一公共掺杂区的第一公共连接线；
连接所述第二公共掺杂区的第二公共连接线，所述第一公共连接线与所述第二公共连接线不接触；
连接所述第一传输漏区的第一传输连接线；
连接所述第二传输漏区的第二传输连接线；
公共连接结构，所述第一公共连接线与所述第二公共连接线通过所述公共连接结构实现电连接；
传输连接结构，所述第一传输连接线与第二传输连接线通过所述传输连接结构实现电连接；
所述公共连接结构包括：连接所述第一公共连接线的第一公共插塞；连接所述第二公共连接线的第二公共插塞；连接所述第一公共插塞和第二公共插塞的公共插塞连接线；
所述传输连接结构包括：连接所述第一传输连接线的第一传输插塞；连接所述第二传输连接线的第二传输插塞；连接所述第一传输插塞和第二传输插塞的传输插塞连接线。
12.如权利要求11所述的静态存储器结构，其特征在于，还包括：位于所述第一公共掺杂区、第二公共掺杂区、第一传输连接线和第二传输连接线上的第一介质层，所述第一公共连接线和第二公共连接线均位于所述第一介质层中，所述第一公共连接线贯穿所述第一介质层，所述第二公共连接线贯穿所述第一介质层，所述第一传输连接线和所述第二传输连接线均位于第一介质层中，所述第一传输连接线贯穿所述第一介质层，所述第二传输连接线贯穿所述第一介质层；
位于所述第一介质层、第一公共连接线、第二公共连接线、第一传输连接线和第二传输连接线上的第二介质层，所述第一公共插塞位于所述第二介质层中，所述第一公共连接线贯穿所述第二介质层，所述第二公共插塞位于所述第二介质层中，所述第二公共连接线贯穿所述第二介质层；
所述公共插塞连接线位于所述第一公共插塞表面、第二公共插塞表面和所述第二介质层上；所述传输插塞连接线位于所述第一传输插塞表面、第二传输插塞表面和所述第二介质层上。
13.如权利要求11所述的静态存储器结构，其特征在于，还包括：位于所述第一鳍部中的第一下拉源区，所述第一下拉源区与所述第一公共掺杂区分别位于所述下拉栅极结构两侧；位于所述第二鳍部中的第二下拉源区，所述第二下拉源区与所述第二公共掺杂区分别位于所述下拉栅极结构两侧；连接所述第一下拉源区和所述第二下拉源区的下拉连接线。
14.如权利要求11所述的静态存储器结构，其特征在于，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。
15.如权利要求11所述的静态存储器结构，其特征在于，所述基底包括两个组合区，两个组合区均具有所述第一鳍部、第二鳍部、下拉栅极结构、传输栅极结构、第一公共掺杂区和第二公共掺杂区；
两个组合区之间具有对称中心；两个组合区的第一鳍部关于所述对称中心中心对称；两个组合区的第二鳍部关于所述对称中心中心对称；两个组合区的下拉栅极结构关于所述对称中心中心对称；两个组合区的传输栅极结构关于所述对称中心中心对称；两个组合区的第一公共掺杂区关于所述对称中心中心对称；两个组合区的第二公共掺杂区关于所述对称中心中心对称。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710073781.0A CN108417573B (zh) | 2017-02-10 | 2017-02-10 | 静态存储器结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710073781.0A CN108417573B (zh) | 2017-02-10 | 2017-02-10 | 静态存储器结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108417573A CN108417573A (zh) | 2018-08-17 |
| CN108417573B true CN108417573B (zh) | 2020-11-03 |
Family
ID=63124959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710073781.0A Active CN108417573B (zh) | 2017-02-10 | 2017-02-10 | 静态存储器结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108417573B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113658915B (zh) * | 2020-05-12 | 2023-05-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251043A (ja) * | 2013-07-25 | 2013-12-12 | Renesas Electronics Corp | 半導体集積回路装置 |
| CN104752353A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | Sram单元的形成方法 |
| CN105489608A (zh) * | 2016-01-07 | 2016-04-13 | 中国科学院上海微系统与信息技术研究所 | 一种soi双端口sram单元及其制作方法 |
| CN105719687A (zh) * | 2014-12-01 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种静态存储电路、静态存储单元及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9006841B2 (en) * | 2011-12-30 | 2015-04-14 | Stmicroelectronics International N.V. | Dual port SRAM having reduced cell size and rectangular shape |
-
2017
- 2017-02-10 CN CN201710073781.0A patent/CN108417573B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251043A (ja) * | 2013-07-25 | 2013-12-12 | Renesas Electronics Corp | 半導体集積回路装置 |
| CN104752353A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | Sram单元的形成方法 |
| CN105719687A (zh) * | 2014-12-01 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种静态存储电路、静态存储单元及其制作方法 |
| CN105489608A (zh) * | 2016-01-07 | 2016-04-13 | 中国科学院上海微系统与信息技术研究所 | 一种soi双端口sram单元及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108417573A (zh) | 2018-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11980015B2 (en) | SRAM cell and logic cell design | |
| US9076552B2 (en) | Device including a dual port static random access memory cell and method for the formation thereof | |
| TWI691077B (zh) | 半導體裝置 | |
| US8710592B2 (en) | SRAM cells using shared gate electrode configuration | |
| US8809930B2 (en) | Semiconductor memory devices | |
| US10181473B2 (en) | Semiconductor device | |
| US9853033B2 (en) | Memory device and manufacturing method thereof | |
| KR20160134445A (ko) | 반도체 장치 및 그 제조 방법 | |
| US10411018B2 (en) | SRAM memory cell and SRAM memory with conductive interconnect | |
| WO2023231188A1 (zh) | 一种存储器及其制备方法 | |
| US9711510B2 (en) | Memory device and manufacturing method thereof | |
| CN106057887A (zh) | 半导体装置和用于制造半导体装置的方法 | |
| US10460794B1 (en) | SRAM array | |
| CN108417573B (zh) | 静态存储器结构及其形成方法 | |
| US10056388B2 (en) | Method for fabricating semiconductor device | |
| US8207594B2 (en) | Semiconductor integrated circuit device | |
| US10374051B1 (en) | Method for fabricating semiconductor device | |
| CN106057891A (zh) | 包括场效应晶体管的半导体器件 | |
| CN106206444A (zh) | 半导体结构的形成方法 | |
| WO2023035470A1 (zh) | Sram存储单元版图及设计方法、电路、半导体结构、存储器 | |
| CN113540019B (zh) | 可变电容器及可变电容器的形成方法 | |
| CN117651408A (zh) | Sram单元及其形成方法、以及sram器件 | |
| CN116471841A (zh) | 半导体结构及其制造方法 | |
| CN110400804A (zh) | 双端口sram的制造方法和双端口sram |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |