KR101577894B1 - 메모리 셀 - Google Patents

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Abstract

TCAM(ternary content addressable memory)과 같은 메모리 셀에 대한 셀 레이아웃이 논의된다. 일부 셀 레이아웃은 웰 스트랩 구조물을 포함한다. 셀 레이아웃은 레이아웃을 따라 순차적으로 p 도핑 웰, n 도핑 웰, 및 p 도핑 웰을 포함할 수 있다. 다른 셀 레이아웃은 레이아웃을 따라 순차적으로 p 도핑 웰, n 도핑 웰, p 도핑 웰, 및 n 도핑 웰을 포함할 수 있다. 웰 스트랩 구조물은 p 도핑 웰 또는 n 도핑 웰에 있을 수 있다. 메시를 갖는 다양한 금속층들이 메모리 셀 레이아웃에 이용될 수 있다. 일부 개시된 예제들에서, 제 1 금속층은 1개, 2개, 또는 4개의 접지 트레이스를 가질 수 있고, 제 2 금속층은 2개의 접지 트레이스를 가질 수 있다. 다야한 접지 트레이스는 메시를 형성하기 위해 함께 전기적으로 결합될 수 있다.

Description

메모리 셀{MEMORY CELL}
본 발명은 반도체 디바이스에 관한 것이다.
연상 메모리(Content addressable memory; CAM)는 예를 들어 네트워킹, 이미징, 음성 인식 등에서와 같이, 데이터베이스 상의 매우 빠른 검색이 요구되는 애플리케이션에서 널리 이용된다. 예를 들어, 네트워크 엔진에서, 임의의 패킷의 헤더 필드에 대응하는 CAM은 데이터베이스에서 빠른 검색을 수행하는데 이용되어, 그 패킷을 대응하는 일치된 어드레스에 전달한다.
매우 빠른 검색이 요구될 수 있기 때문에, 검색 성능은 CAM에 대한 임계 성능 파라미터가일 수 있다. 또한, 검색의 기본 메커니즘은 병렬 동작의 특성으로 인해 매우 전력 집중적일 수 있다. 따라서, TCAM(Ternary CAM) 설계가 검색을 위해 최소의 동적 전력을 소비하는 것과 함께 최고의 가능한 검색 성능을 갖도록 하는 것이 매우 중요할 수 있다.
본 발명은 메모리 셀을 제공하는 것이다.
실시예에 따라, 셀 구조물은 기판의 제 1 p 도핑 웰, 기판의 제 2 p 도핑 웰, 기판의 제 1 n 도핑 웰, 제 1 그룹의 트랜지스터들, 제 2 그룹의 트랜지스터들, 및 웰 스트랩 구조물을 포함한다. 제 1 n 도핑 웰은 제 1 p 도핑 웰과 제 2 p 도핑 웰 사이에 배치된다. 제 1 그룹의 트랜지스터들 중 개별 제 1 트랜지스터들은 제 1 래치를 형성하고, 제 1 그룹의 트랜지스터들 중 개별 제 2 트랜지스터들은 제 2 래치를 형성한다. 제 1 그룹의 트랜지스터들은 기판의 제 1 p 도핑 웰, 기판의 제 1 n 도핑 웰, 또는 기판의 제 2 p 도핑 웰에서 각각 활성 영역들을 갖는다. 제 2 그룹의 트랜지스터들은 제 1 래치 및 제 2 래치에 전기적으로 결합된 캐스케이드 디바이스를 형성한다. 제 2 그룹의 트랜지스터들은 기판의 제 2 p 도핑 웰에서 활성 영역을 갖는다. 웰 스트랩 구조물은 전력 노드 또는 접지 노드에 전기적으로 결합된 활성 영역을 포함한다.
다른 실시예에 따라, 셀 구조물은 기판에 활성 영역을 갖는 제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치; 기판에 활성 영역을 갖는 제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치; 기판에 활성 영역을 갖는 제 3 그룹의 트랜지스터들을 포함하는 서치 포트; 및 기판에 활성 영역을 갖는 웰 스트랩 구조물을 포함한다. 제 1 금속층이 기판 위에 있고, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함한다. 웰 스트랩 구조물의 활성 영역은 웰 스트랩 트레이스에 전기적으로 결합된다. 제 2 금속층이 기판 위에 있고, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함한다. 제 1 방향은 제 2 방향과 교차한다. 제 2 접지 트레이스 및 제 3 접지 트레이스는 제 1 접지 트레이스에 전기적으로 결합된다.
추가의 실시예들에 따라, 셀 구조물은 제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치, 제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치, 및 제 3 그룹의 트랜지스터들을 포함하는 검색 포트를 포함한다. 제 1 그룹의 트랜지스터들 및 제 2 그룹의 트랜지스터들의 각각의 트랜지스터는 기판에서 단일 핀 활성 영역을 갖는다. 제 3 그룹의 트랜지스터들은 기판에서 핀 활성 영역을 갖는다. 제 1 금속층이 기판 위에 있고, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함한다. 제 2 금속층이 기판 위에 있고, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함한다. 제 1 방향은 제 2 방향과 교차한다. 제 2 접지 트레이스 및 제 3 접지 트레이스는 제 1 접지 트레이스에 전기적으로 결합된다.
본 발명에 따르면, 메모리 셀을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 실시예에 따른 제 1 메모리 셀의 회로도이다.
도 2는 실시예에 따른 제 2 메모리 셀의 회로도이다.
도 3은 실시예에 따른 도 1의 셀에 대한 제 1 예시적인 셀 레이아웃이다.
도 4는 실시예에 따른 셀의 2x4 어레이이다.
도 5는 실시예에 따른 도 1의 셀에 대한 제 2 예시적인 셀 레이아웃이다.
도 6은 실시예에 따른 셀의 2x4 어레이이다.
도 7은 추가의 실시예에 따른 셀의 2x4 어레이이다.
도 8는 실시예에 따른 도 1의 셀에 대한 제 3 예시적인 셀 레이아웃이다.
도 9a 및 도 9b는 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다.
도 10a 및 도 10b는 다른 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다.
도 11a 및 도 11b는 다른 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다.
도 12a 및 도 12b는 추가의 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다.
도 13a 및 도 13b는 또다른 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다.
도 14는 실시예에 따른 구조물에 존재할 수 있는 다양한 층들 및 컴포넌트를 나타낸다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "밑", "아래", "상위", "위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해될 수 있다.
본 명세서에 개시된 실시예들은 특정한 컨텍스트, 즉, 메모리 셀 및 어레이에 대하여 기술될 것이고, 보다 구체적으로 TCAM(ternary content addressable memory) 셀 및 어레이에 대하여 기술될 것이다. 다양한 변형들이 실시예들에 대하여 논의되지만, 다른 변형들이 개시된 실시예들에 수행될 수 있고, 이들은 주제의 범위 내에 있을 수 있다. 본 발명 기술 분야의 당업자는 수행될 수 있는 이러한 변형들을 용이하게 이애할 것이다.
도 1은 실시예에 따른 제 1 메모리 셀의 회로도를 나타낸다. 셀은 풀업 트랜지스터들(PU1, PU2 PU3, 및 PU4); 풀다운 트랜지스터들(PD1, PD2, PD3, 및 PD4); 패스 게이트 트랜지스터들(PG1, PG2, PG3, 및 PG4); 검색 게이트 트랜지스터들(S1 및 S2); 및 데이터 게이트 트랜지스터들(D1 및 D2)을 포함한다. 회로도에 도시된 바와 같이, 트랜지스터들(PU1, PU2, PU3, 및 PU4)은 평면 p형 전계 효과 트랜지스터(p-type field effect transistors; PFET) 또는 p형 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 p형 트랜지스터들이고, 트랜지스터들(PG1, PG2, PG3, PG4, PD1, PD2, PD3, PD4, S1, S2, D1, 및 D2)은 평면 n형 전계 효과 트랜지스터(NFET) 또는 n형 finFET와 같은 n형 트랜지스터들이다.
풀업 트랜지스터(PU1)의 드레인과 풀다운 트랜지스터(PD1)의 드레인은 함께 결합되고, 풀업 트랜지스터(PU2)의 드레인과 풀다운 트랜지스터(PD2)의 드레인은 함께 결합된다. 트랜지스터들(PU1 및 PD1)은 제 1 데이터 래치를 형성하기 위해 트랜지스터들(PU2 및 PD2)과 교차 결합된다. 트랜지스터들(PU2 및 PD2)의 게이트들은 제 1 저장 노드(SN1)를 형성하기 위해 트랜지스터들(PU1 및 PD1)의 드레인들에 함께 결합되고, 트랜지스터들(PU1 및 PD1)의 게이트들은 상보성 제 1 저장 노드(SNB1)를 형성하기 위해 트랜지스터들(PU2 및 PD2)의 드레인들에 함께 결합된다. 풀업 트랜지스터들(PU1 및 PU2)의 소스들은 전력 전압(Vdd)에 결합되고, 풀다운 트랜지스터들(PD1 및 PD2)의 소스들은 접지 전압(Vss)에 결합된다.
제 1 데이터 래치의 제 1 저장 노드(SN1)는 패스 게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 결합되고, 상보성 제 1 저장 노드(SNB1)는 패스 게이트 트랜지스터(PG2)를 통해 상보성 비트 라인(BLB)에 결합된다. 제 1 저장 노드(SN1) 및 상보성 제 1 저장 노드(SNB1)는 대개 반대의 논리 레벨(논리 하이 또는 논리 로우)에 있는 상보성 노드들이다. 패스 게이트 트랜지스터들(PG1 및 PG2)의 게이트들은 워드 라인(WL)에 결합된다.
풀업 트랜지스터(PU3)의 드레인과 풀다운 트랜지스터(PD3)의 드레인은 함께 결합되고, 풀업 트랜지스터(PU4)의 드레인과 풀다운 트랜지스터(PD4)의 드레인은 함께 결합된다. 트랜지스터들(PU3 및 PD3)은 제 2 데이터 래치를 형성하기 위해 트랜지스터들(PU4 및 PD4)과 교차 결합된다. 트랜지스터들(PU4 및 PD4)의 게이트들은 제 2 저장 노드(SN2)를 형성하기 위해 트랜지스터들(PU3 및 PD3)의 드레인들에 함께 결합되고, 트랜지스터들(PU3 및 PD3)의 게이트들은 상보성 제 2 저장 노드(SNB2)를 형성하기 위해 트랜지스터들(PU4 및 PD4)의 드레인들에 함께 결합된다. 풀업 트랜지스터들(PU3 및 PU3)의 소스들은 전력 전압(Vdd)에 결합되고, 풀다운 트랜지스터들(PD3 및 PD4)의 소스들은 접지 전압(Vss)에 결합된다.
제 2 데이터 래치의 제 2 저장 노드(SN2)는 패스 게이트 트랜지스터(PG3)를 통해 비트 라인(BL)에 결합되고, 상보성 제 2 저장 노드(SNB2)는 패스 게이트 트랜지스터(PG4)를 통해 상보성 비트 라인(BLB)에 결합된다. 제 2 저장 노드(SN2) 및 상보성 제 2 저장 노드(SNB2)는 대개 반대 논리 레벨(논리 하이 또는 논리 로우)에 있는 상보성 노드들이다. 패스 게이트 트랜지스터들(PG3 및 PG4)의 게이트들은 워드 라인(WL)에 결합된다.
제 2 데이터 래치 및 제 2 데이터 래치는 메모리 셀의 저장 포트(SP)를 함께 형성한다. 메모리 셀의 매치 포트(MP)는 저장 포트(SP)로부터 캐스케이드된다. 검색 게이트 트랜지스터(S1)의 소스는 접지 전압(Vss)에 결합된다. 검색 게이트 트랜지스터(S1)의 드레인은 데이터 게이트 트랜지스터(D1)의 소스에 결합된다. 데이터 게이트 트랜지스터(D1)의 드레인은 매치 라인(ML)에 결합된다. 검색 게이트 트랜지스터(S1)의 게이트는 검색 라인(SL)에 결합되고, 데이터 게이트 트랜지스터(D1)의 게이트는 제 1 저장 노드(SN1)에 결합된다. 검색 게이트 트랜지스터(S2)의 소스는 접지 전압(Vss)에 결합된다. 검색 게이트 트랜지스터(S2)의 드레인은 데이터 게이트 트랜지스터(D2)의 소스에 결합된다. 데이터 게이트 트랜지스터(D2)의 드레인은 매치 라인(ML)에 결합된다. 검색 게이트 트랜지스터(S2)의 게이트는 상보성 검색 라인(SLB)에 결합되고, 데이터 게이트 트랜지스터(D2)의 게이트는 제 2 저장 노드(SN2)에 결합된다.
도 2는 실시예에 따른 제 2 메모리 셀의 회로도를 나타낸다. 도 2의 회로도의 저장 포트(SP)는 도 1의 회로도의 저장 포트(SP)와 같은 방식으로 구성된다. 메모리 셀의 매치 포트(MP)는 저장 포트(SP)로부터 캐스케이드된다. 데이터 게이트 트랜지스터(D1)의 소스는 접지 전압(Vss)에 결합된다. 데이터 게이트 트랜지스터(D1)의 드레인은 검색 게이트 트랜지스터(S1)의 소스에 결합된다. 검색 게이트 트랜지스터(S1)의 드레인은 매치 라인(ML)에 결합된다. 검색 게이트 트랜지스터(S1)의 게이트는 검색 라인(SL)에 결합되고, 데이터 게이트 트랜지스터(D1)의 게이트는 제 1 저장 노드(SN1)에 결합된다. 데이터 게이트 트랜지스터(D2)의 소스는 접지 전압(Vss)에 결합된다. 데이터 게이트 트랜지스터(D2)의 드레인은 검색 게이트 트랜지스터(S2)의 소스에 결합된다. 검색 게이트 트랜지스터(S2)의 드레인은 매치 라인(ML)에 결합된다. 검색 게이트 트랜지스터(S2)의 게이트는 상보성 검색 라인(SLB)에 결합되고, 데이터 게이트 트랜지스터(D2)의 게이트는 제 2 저장 노드(SN2)에 결합된다.
도 3은 실시예에 따른 도 1의 셀에 대한 제 1 예시적인 셀 레이아웃을 나타낸다. 도 1의 셀에 대응하는 레이아웃이 논의되지만, 발명 기술 분야의 당업자는 도 2의 셀에 대응하도록 도 3의 레이아웃을 변경하는 방법을 용이하게 이해할 것이다. 도 3은 2개의 점선 박스를 도시하는데, 각각의 점선 박스는 데이터 래치 부분과 대응하는 캐스케이드 디바이스 부분을 나타낸다. 2개의 점선 박스 중 데이터 래치 부분은 저장 포트(SP)를 나타내고, 2개의 점선 박스 중 캐스케이드 디바이스 부분은 매치 포트(MP)를 나타낸다. 점선 박스의 외부 경계는 셀의 경계를 나타낸다. 셀은 셀의 어레이와 같은 더욱 많은 셀들을 포함하는 레이아웃을 형성하기 위해 Y 방향의 외부 경계 주변으로 미러링(mirror)되거나, X 방향의 외부 경계 주변으로 미러링 또는 옮겨질 수 있다.
도 3은 벌크 실리콘 같은 반도체 기판과 같은, 기판 내에 및/또는 기판 상에 형성되는 7개의 개별 활성 영역들을 나타내고, 7개의 개별 활성 영역들은 트랜지스터들(PU1, PU2 PU3, PU4, PD1, PD2, PD3, PD4, PG1, PG2, PG3, PG4, S1, S2, D1, 및 D2)의 각각의 부분이다. 다른 실시예들에서, 도 8(이하에 상세히 기술됨)의 예에서와 같이, 더 많거나 적은 활성 영역들이 존재할 수 있고, 이들은 전류 매칭을 위해 트랜지스터의 폭을 제어하는데 이용될 수 있다. 도 3의 활성 영역들은 Y 방향으로 연장되고, Y 방향은 또한 동작 동안에 트랜지스터들의 전류 흐름의 방향에 대응한다. 셀 레이아웃의 경계(외부 점선으로 도시됨)를 가로지르는 것으로 도시된 활성 영역들은 인접한 셀들의 트랜지스터들에 의해 공유될 수 있다. 도 3은 p 도핑 웰(PW)과 n 도핑 웰(NW) 사이의 경계들을 더욱 나타낸다. 각각의 경계는 Y방향으로 연장된다. 도 1에서 논의된 바와 같은 n형 트랜지스터들은 p 도핑 웰(PW)에 형성될 수 있고, 도 1에서 논의된 바와 같은 p형 트랜지스터들은 n 도핑 웰(NW)에 형성될 수 있다. 활성 영역들은 평면 FET들을 형성하기 위해 기판에서 평면일 수 있고 및/또는 finFET들을 형성하기 위해 기판에서 핀(fin)일 수 있다.
하나의 활성 영역은 트랜지스터들(PD1, PG1, PG3, 및 PD3) 각각의 소스 영역, 채널 영역, 및 드레인 영역을 형성한다. 하나의 활성 영역은 트랜지스터(PU1)의 소스 영역, 채널 영역, 및 드레인 영역을 형성하고, 다른 하나의 활성 영역은 트랜지스터(PU3)의 소스 영역, 채널 영역, 및 드레인 영역을 형성한다. 트랜지스터들(PU1 및 PU3)에 대한 활성 영역들은 실질적으로 세로 축(예컨대, Y 방향)을 따라 정렬될 수 있다. 하나의 활성 영역은 트랜지스터들(PU2 및 PU4) 각각의 소스 영역, 채널 영역, 및 드레인 영역을 형성한다. 하나의 활성 영역은 트랜지스터들(PG2, PD2, PD4, 및 PG4) 각각의 소스 영역, 채널 영역, 및 드레인 영역을 형성한다. 2개의 활성 영역들은 트랜지스터들(S1, D1, D2, 및 S2) 각각의 소스 영역, 채널 영역, 및 드레인 영역을 형성한다. 트랜지스터들(S1, D1, D2, 및 S2)의 형성 공정은 트랜지스터들(PD1, PD2, PD3, PD4, PG1, PG2, PG3, 및 PG4)의 형성 공정과는 상이할 수 있어, 예를 들어, 트랜지스터(PD2)의 문턱값 전압은 트랜지스터(D1)의 문턱값 전압보다 높고, 예컨대, 그 차이는 30 mV보다 크다.
도 3은 10개의 개별 게이트 구조물들을 더욱 나타내고, 10개의 게이트 구조물들은 도핑된 폴리실리콘, 금속, 및/또는 실리사이드와 같은 전도성 물질들과 함께 게이트 유전체를 그 위에 포함할 수 있다. 도 3에 도시된 바와 같이, 게이트 구조물들은 X 방향으로 연장된다. 트랜지스터들(PD1 및 PU1)은 트랜지스터들(PD1 및 PU1)의 각각의 채널 영역 위에서 공통 게이트 구조물을 공유한다. 트랜지스터(PG1)는 자신의 채널 영역 위에 게이트 구조물을 갖고, 이러한 게이트 구조물은 인접한 셀의 다른 트랜지스터에 의해 공유될 수 있다. 트랜지스터(PG3)는 자신의 채널 영역 위에 게이트 구조물을 갖고, 이러한 게이트 구조물은 인접한 셀의 다른 트랜지스터에 의해 공유될 수 있다. 트랜지스터들(PD3 및 PU3)은 트랜지스터들(PD3 및 PU3)의 각각의 채널 영역 위에서 공통 게이트 구조물을 공유한다. 트랜지스터들(PU2, PD2, 및 D1)은 트랜지스터들(PU2, PD2, 및 D1)의 각각의 채널 영역 위에서 공통 게이트 구조물을 공유한다. 트랜지스터들(PU4, PD4, 및 D2)은 트랜지스터들(PU4, PD4, 및 D2)의 각각의 채널 영역 위에서 공통 게이트 구조물을 공유한다. 트랜지스터(PG2)는 자신의 채널 영역 위에 게이트 구조물을 갖고, 트랜지스터(PG4)는 자신의 채널 영역 위에 게이트 구조물을 갖는다. 트랜지스터(S1)는 자신의 채널 영역 위에 게이트 구조물을 갖고, 트랜지스터(S2)는 자신의 채널 영역 위에 게이트 구조물을 갖는다.
도 3은 셀의 컴포넌트들에 형성된 다양한 콘택을 더욱 나타낸다. 콘택은 장벽층이 있든 없든 금속과 같은 전도성 물질을 이용하여, 층간 유전체(inter-layer dielectric; ILD)와 같은 최저 유전율 유전체층(들)에 형성될 수 있다. 제 1 Vss 콘택(VSSC1)은 트랜지스터(PD1)의 소스 영역에 결합된다. 제 1 Vdd 콘택(VDDC1)은 트랜지스터(PU1)의 소스 영역에 결합된다. 제 1 상보성 비트 라인 콘택(BLBC1)은 트랜지스터(PG1)의 소스/드레인 영역에 결합된다. 제 4 Vss 콘택(VSSC4)은 트랜지스터(S1)의 소스 영역에 결합되고, 제 4 Vss 콘택(VSSC4)은 트랜지스터(S1)의 2개의 활성 영역들을 전기적으로 더욱 결합할 수 있다. 제 1 워드 라인 콘택(WLC1)은 트랜지스터(PG1)의 게이트 구조물에 결합된다. 제 3 워드 라인 콘택(WLC3)은 트랜지스터(PG3)의 게이트 구조물에 결합된다. 제 2 Vss 콘택(VSSC2)은 트랜지스터(PD3)의 소스 영역에 결합된다. 제 2 Vdd 콘택(VDDC2)은 트랜지스터(PU3)의 소스 영역에 결합된다. 제 2 상보성 비트 라인 콘택(BLBC2)은 트랜지스터(PG4)의 소스/드레인 영역에 결합된다. 제 5 Vss 콘택(VSSC5)은 트랜지스터(S2)의 소스 영역에 결합되고, 제 5 Vss 콘택(VSSC5)은 트랜지스터(S2)의 2개의 활성 영역들을 전기적으로 더욱 결합할 수 있다. 콘택들(VSSC1, VSSC2, VSSC4, VSSC5, VDDC1, VDDC2, BLBC1, BLBC2, WLC1, 및 WLC3) 각각은 하나 이상의 인접한 셀들에 의해 공유될 수 있다.
비트 라인 콘택(BLC)은 트랜지스터들(PG1 및 PG3)의 소스/드레인 영역에 결합된다. 제 3 Vdd 콘택(VDDC3)은 트랜지스터(PU2 및 PU4)의 소스 영역에 결합된다. 제 3 Vss 콘택(VSSC3)은 트랜지스터(PD2 및 PD4)의 소스 영역에 결합된다. 제 2 워드 라인 콘택(WLC2)은 트랜지스터(PG2)의 게이트 구조물에 결합된다. 제 4 워드 라인 콘택(WLC4)은 트랜지스터(PG4)의 게이트 구조물에 결합된다. 매치 라인 콘택(MLC)은 트랜지스터들(D1 및 D2)의 드레인 영역에 결합되고, 매치 라인 콘택(MLC)은 또한 트랜지스터들(D1 및 D2)의 2개의 활성 영역들을 함께 결합한다. 검색 라인 콘택(SLC)은 트랜지스터(S1)의 게이트 구조물에 결합된다. 상보성 검색 라인 콘택(SLBC)은 트랜지스터(S2)의 게이트 구조물에 결합된다.
제 1 저장 노드 콘택(SN1)은 트랜지스터(PD1)의 드레인, 트랜지스터(PG1)의 소스/드레인 영역, 트랜지스터(PU1)의 드레인, 및 트랜지스터들(PU2, PD2 및 D1)의 공통 게이트 구조물을 함께 결합한다. 제 1 저장 노드 콘택(SN1)은 트랜지스터(PU1)의 활성 영역과 트랜지스터들(PU2, PD2 및 D1)의 공통 게이트 구조물 사이에 버티드 콘택(butted contact)을 포함할 수 있다. 제 1 상보성 저장 노드 콘택(SNB1)은 트랜지스터(PD2)의 드레인, 트랜지스터(PG2)의 소스/드레인 영역, 트랜지스터(PU2)의 드레인, 및 트랜지스터들(PU1 및 PD1)의 공통 게이트 구조물을 함께 결합한다. 제 1 상보성 저장 노드 콘택(SNB1)은 트랜지스터(PU2)의 활성 영역과 트랜지스터들(PU1 및 PD1)의 공통 게이트 구조물 사이에 버티드 콘택을 포함할 수 있다. 제 2 저장 노드 콘택(SN2)은 트랜지스터(PD3)의 드레인, 트랜지스터(PG3)의 소스/드레인 영역, 트랜지스터(PU3)의 드레인, 및 트랜지스터들(PU4, PD4 및 D2)의 공통 게이트 구조물을 함께 결합한다. 제 2 저장 노드 콘택(SN2)은 트랜지스터(PU3)의 활성 영역과 트랜지스터들(PU4, PD4 및 D2)의 공통 게이트 구조물 사이에 버티드 콘택을 포함할 수 있다. 제 2 상보성 저장 노드 콘택(SNB2)은 트랜지스터(PD4)의 드레인, 트랜지스터(PG4)의 소스/드레인 영역, 트랜지스터(PU4)의 드레인, 및 트랜지스터들(PU3 및 PD3)의 공통 게이트 구조물을 함께 결합한다. 제 2 상보성 저장 노드 콘택(SNB2)은 트랜지스터(PU4)의 활성 영역과 트랜지스터들(PU3 및 PD3)의 공통 게이트 구조물 사이에 버티드 콘택을 포함할 수 있다. 각각의 콘택들(넘버링 되지 않음)은 트랜지스터들(D1 및 S1)의 활성 영역들을 함께 결합하고 트랜지스터들(S2 및 D2)의 활성 영역들을 함께 결합한다.
도 4는 실시예에 따른 셀의 2x4 어레이를 나타낸다. 도 4는 다수의 셀들에 걸친 p 도핑 웰(PW) 및 n 도핑 웰(NW)의 정렬을 나타낸다. 각각의 p 도핑 웰(PW)는 인접한 셀들에 걸쳐 X 방향(예컨대, 행 방향)으로 연장될 수 있다. n 도핑 웰(NW) 및 p 도핑 웰(PW) 각각은 셀들에 걸쳐 Y 방향(예컨대, 열 방향)으로 연장될 수 있다. 도 4는 셀들 중에 대응하는 저장 포트(SP) 및 매치 포트(MP)를 더욱 나타내고, 셀들이 외부 경계를 따라 미러링될 수 있는 방법을 나타낸다. 예를 들어, 셀은 X 방향으로 미러링될 수 있고(예컨대, Y 방향 셀 경계를 걸침), 이는 미러 어크로스 Y(MY)로 표시된다. 원래의 셀(R0)은 Y 방향으로 옮겨질 수 있다(또는 미러링될 수 있다). 각각의 셀에 대해 이러한 정렬의 웰들(PW 및 NW)를 갖는 것(예컨대, PW-NW-PW)은 그 셀의 저장 포트의 래치 업 성능을 증가시킬 수 있다.
도 5는 실시예에 따른 도 1의 셀에 대한 제 2 예시적인 셀 레이아웃을 나타낸다. 도 1의 셀에 대응하는 레이아웃이 논의되지만, 발명 기술 분야의 당업자는 도 2의 셀에 대응하도록 도 5의 레이아웃을 변경하는 방법을 용이하게 이해할 것이다. 도 5의 셀은 도 3의 셀의 변형이다. 도 5는 Y 방향으로 연장된 다른 활성 영역, 활성 영역 위의 2개의 게이트 구조물, 및 활성 영역에 결합된 웰 스트랩 콘택(WSC)을 더 포함한다. 이러한 추가의 활성 영역 및 2개의 게이트 구조물들은 이 실시예에서 웰 스트랩 구조물(WSS)의 컴포넌트를 형성한다. 활성 영역은 트랜지스터(S1)의 게이트 구조물 아래로부터 연장된다. 활성 영역은 n 도핑 웰(NW) 또는 p 도핑 웰(PW)에 형성될 수 있다. 2개의 게이트 구조물들은 Y 방향으로 웰 스트랩 콘택(WSC)의 양측에 배치된다. 2개의 게이트 구조물들은 인접한 셀과 공유될 수 있다. 2개의 게이트 구조물들은 더미 게이트일 수 있고, 부동일 수 있다. 더미 게이트는 레이아웃 균일성을 증가시키는데 이용될 수 있고, 임계 치수 제어를 증가시킬 수 있다. 더미 게이트를 이용하면, 웰 스트랩 구조물(WSS)의 활성 영역은 대응하는 웰에 형성된 트랜지스터처럼 도핑될 수 있다. 예를 들어, 활성 영역이 p 도핑 웰(PW)에 있으면, 활성 영역은 n형 소스/드레인 영역을 형성하도록 도핑될수 있고, 웰 스트랩 콘택(WSC)은 접지에 전기적으로 결합될 수 있다. 더욱이, 활성 영역이 n 도핑 웰(NW)에 있으면, 활성 영역은 p형 소스/드레인 영역을 형성하도록 도핑될 수 있고, 웰 스트랩 콘택(WSC)은 전력(Vdd)와 같은 고전압에 전기적으로 결합될 수 있다.
도 6은 실시예에 따른 셀의 2x4 어레이를 나타낸다. 도 6은 각각의 p 도핑 웰(PW)에서 각각의 셀의 웰 스트랩 구조물(WSS)를 포함하기 위한 도 4의 변형이다. 도 7은 각각의 셀의 웰 스트랩 구조물(WSS)이 각각의 n 도핑 웰(NW)에 형성되는 도 6의 추가의 변형이다. 이 예에서, 웰 스트랩 구조물(WSS)이 형성되는 n 도핑 웰(NW)은 X 방향으로 셀들에 걸쳐 공유된다. 셀 마다 이러한 정렬의 웰들(PW 및 NW)을 갖는 것(예컨대, NW-PW-NW-PW)은 기판을 통한 캐리어의 확산을 줄일 수 있고, 또한 소프트 오류율(soft error rate; SER)을 줄일 수 있다.
도 8는 실시예에 따른 도 1의 셀에 대한 제 3 예시적인 셀 레이아웃을 나타낸다. 도 1의 셀에 대응하는 레이아웃이 논의되지만, 발명 기술 분야의 당업자는 도 2의 셀에 대응하도록 도 8의 레이아웃을 변경하는 방법을 용이하게 이해할 것이다. 도 8의 셀은 도 5의 셀의 변형이다. 앞서 논의된 바와 같이, 트랜지스터들은 하나 이상의 활성 영역들을 포함할 수 있다. 도 8은 트랜지스터들(PD1, PG1, PG3, 및 PD3)이 2개의 활성 영역들을 포함하고, 트랜지스터들(PG2, PD2, PD4, and PG4)이 2개의 활성 영역들을 포함하는 경우의 예이다. 추가의 트랜지스더들(S1, D1, D2, 및 S2)은 3개의 활성 영역들을 포함한다.
도 9a 및 도 9b는 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층 및 비아층을 각각 나타낸다. 도 9a의 제 1 금속층과 비아층은 예를 들어 도 3의 셀 레이아웃 위에 놓일 수 있고, 도 9b의 제 2 금속층과 비아층은 도 9a의 제 1 금속층 위에 놓일 수 있다. 이러한 층들은 인접한 금속층들인 것으로 논의되지만, 발명 기술 분야의 당업자는 다른 층들이 이러한 층들과 임의의 결과적인 변형물 사이에 존재할 수 있다는 것을 용이하게 이해할 것이다.
도 9a를 참조하면, 제 1 금속층은 Y 방향을 따라 연장된 트레이스를 포함한다. 특히, 제 1 금속층은 비트 라인 트레이스(BLT), 제 1 전력 트레이스(VDDT1), 상보성 비트 라인 트레이스(BLBT), 제 1 금속의 제 1 접지 트레이스(VSS1T1), 검색 라인 트레이스(SLT), 및 상보성 검색 라인 트레이스(SLBT)를 포함한다. 제 1 금속의 제 1 접지 트레이스(VSS1T1)는 셀의 2개의 데이터 래치 부분들 사이에서 X 방향을 따라 연장된 프로젝션을 포함한다. 제 1 금속층은 제 1 금속의 제 1 접지 패드(VSS1P1) 및 제 1 금속의 제 2 접지 패드(VSS1P2); 제 1 워드 라인 패드(WLP1), 제 2 워드 라인 패드(WLP2), 제 3 워드 라인 패드(WLP3) 및 제 4 워드 라인 패드(WLP4); 및 매치 라인 패드(MLP)를 더 포함한다. 제 1 비아층은 비아들(1V10, 1V12, 1V14, 1V16, 1V18, 1V20, 1V22, 1V24, 1V26, 1V28, 1V30, 1V32, 1V34, 1V36, 1V38, 1V40, 1V42, 및 1V44)을 포함한다. 비아(1V10)는 패드(VSS1P1)를 콘택(VSSC1)에 결합한다. 비아(1V12)는 패드(WLP1)를 콘택(WLC1)에 결합한다. 비아(1V14)는 패드(WLP3)를 콘택(WLC3)에 결합한다. 비아(1V16)는 패드(VSS1P2)를 콘택(VSSC2)에 결합한다. 비아(1V30)는 패드(WLP2)를 콘택(WLC2)에 결합한다. 비아(1V34)는 패드(WLP4)를 콘택(WLC4)에 결합한다. 비아(1V40)는 패드(MLP)를 콘택(MLC)에 결합한다. 비아(1V18)는 트레이스(BLT)를 콘택(BLC)에 결합한다. 비아들(1V20, 1V22, 및 1V24)은 트레이스(VDDT1)를 콘택들(VDDC1, VDDC3, 및 VDDC2)에 각각 결합한다. 비아들(1V26 및 1V28)은 트레이스(BLBT)를 콘택들(BLBC1 및 BLBC2)에 각각 결합한다. 비아들(1V32, 1V36, 및 1V38)은 트레이스(VSS1T1)를 콘택들(VSSC3, VSSC4, 및 VSSC5)에 각각 결합한다. 비아(1V32)는 X 방향을 따라 연장된 프로젝션에서 트레이스(VSS1T1)에 결합한다. 비아(1V42)는 트레이스(SLT)를 콘택(SLC)에 결합한다. 비아(1V44)는 트레이스(SLBT)를 콘택(SLBC)에 결합한다.
도 9b를 참조하면, 제 2 금속층은 X 방향으로 연장된 트레이스들을 포함한다. 특히, 제 2 금속층은 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2), 제 1 워드 라인 트레이스(WLT1) 및 제 2 워드 라인 트레이스(WLT2), 및 매치 라인 트레이스(MLT)를 포함한다. 도 9b는 각각의 접지 트레이스(VSS2T1 및 VSS2T2)와 각각의 워드 라인 트레이스(WLT1 및 WLT2) 간의 제 1 거리(D1)를 나타내고, 각각의 워드 라인 트레이스(WLT1 및 WLT2)와 매치 라인 트레이스(MLT) 간의 제 2 거리(D2)를 나타낸다. 제 2 거리(D2)는 제 1 거리(D1)보다 길 수 있다. 예를 들어, 제 2 거리(D2)는 제 1 거리(D1)보다 30% 더 길 수 있다. 제 2 비아층은 비아들(2V10, 2V12, 2V14, 2V16, 2V18, 2V20, 2V22, 2V24, 및 2V26)을 포함한다. 비아(2V10)는 트레이스(VSS2T1)를 패드(VSS1P1)에 결합한다. 비아(2V12)는 트레이스(WLT1)를 패드(WLP1)에 결합한다. 비아(2V14)는 트레이스(WLT2)를 패드(WLP3)에 결합한다. 비아(2V16)는 트레이스(VSS2T2)를 패드(VSS1P2)에 결합한다. 비아(2V18)는 트레이스(WLT1)를 패드(WLP2)에 결합한다. 비아(2V20)는 트레이스(WLT2)를 패드(WLP4)에 결합한다. 비아(2V24)는 트레이스(MLT)를 패드(MLP)에 결합한다. 비아(2V22)는 트레이스(VSS2T1)를 트레이스(VSS1T1)에 결합하고, 비아(2V26)는 트레이스(VSS2T2)를 트레이스(VSS1T1)에 결합한다. 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2) 양자 모두에 결합된 제 1 금속의 제 1 접지 트레이스(VSS1T1)를 가짐으로써, 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2)는 실질적으로 동일한 전압에 있을 수 있고, 이는 결국 셀의 고전력 동작의 견고성을 증가시킬 수 있다. 함께 결합되는 트레이스들(VSS1T1, VSS2T1, 및 VSS1T2)은 셀에 대한 접지 메시를 형성할 수 있다.
도 10a 및 도 10b는 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다. 도 10a의 제 1 금속층과 비아층은 도 3, 도 5 또는 도 8의 셀 레이아웃 위에 놓일 수 있고, 도 10b의 제 2 금속층과 비아층은 도 10a의 제 1 금속층 위에 놓일 수 있다. 이러한 층들은 인접한 금속층들인 것으로 논의되지만, 발명 기술 분야의 당업자는 다른 층들이 이러한 층들과 임의의 결과적인 변형물 사이에 존재할 수 있다는 것을 용이하게 이해할 것이다. 도 10a의 제 1 금속층은 도 9a의 제 1 금속층과 동일하고, Y 방향으로 연장된 추가적인 제 1 금속의 제 2 접지 트레이스(VSS1T2)를 갖는다. 도 10a의 제 1 비아층은 도 9a의 제 1 비아층과 동일하고, 선택적 비아(1V46)를 갖는다. 선택적 비아(1V46)는 도 5 또는 도 8의 셀 레이아웃 및 p 도핑 웰(PW)이 이용되는 경우, 트레이스(VSS1T2)를 콘택(WSC)에 결합하는데 이용될 수 있다. 다른 실시예들에서, 도 3의 셀 레이아웃이 이용되고 어떠한 웰 스트랩 구조물도 존재하지 않는 경우, 비아(1V46)는 생략될 수 있다. 도 10b의 제 2 금속층은 도 9b의 제 2 금속층과 동일하다. 도 10b의 제 2 비아층은 비아들(2V28 및 2V30)을 갖는 것을 제외하면, 도 9b의 제 2 비아층과 동일하다. 비아(2V28)는 트레이스(VSS2T1)를 트레이스(VSS1T2)에 결합하고, 비아(2V30)는 트레이스(VSS2T2)를 트레이스(VSS1T2)에 결합한다. 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2) 양자 모두에 결합된 제 1 금속의 제 1 접지 트레이스(VSS1T1) 및 제 1 금속의 제 2 접지 트레이스(VSS1T2) 양자 모두를 가짐으로써, 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2)는 실질적으로 동일한 전압에 있을 수 있고, 이는 결국 셀의 고전력 동작의 견고성을 증가시킬 수 있다. 함께 결합되는 트레이스들(VSS1T1, VSS1T2, VSS2T1, 및 VSS1T2)은 셀에 대한 접지 메시를 형성할 수 있다.
도 11a 및 도 11b는 다른 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다. 도 11a의 제 1 금속층과 비아층은 도 3, 도 5 또는 도 8의 셀 레이아웃 위에 놓일 수 있고, 도 11b의 제 2 금속층과 비아층은 도 11a의 제 1 금속층 위에 놓일 수 있다. 이러한 층들은 인접한 금속층들인 것으로 논의되지만, 발명 기술 분야의 당업자는 다른 층들이 이러한 층들과 임의의 결과적인 변형물 사이에 존재할 수 있다는 것을 용이하게 이해할 것이다. 도 11a의 제 1 금속층은 도 9a의 제 1 금속층과 동일하고, Y 방향으로 연장된 제 2 전력 트레이스(VDDT2)를 갖는다. 도 11a의 제 1 비아층은 도 9a의 제 1 비아층과 동일하고, 선택적 비아(1V46)를 갖는다. 선택적 비아(1V46)는 도 5 또는 도 8의 셀 레이아웃 및 n 도핑 웰(NW)이 이용되는 경우, 트레이스(VDDT2)를 콘택(WSC)에 결합하는데 이용될 수 있다. 다른 실시예들에서, 도 3의 셀 레이아웃이 이용되고 어떠한 웰 스트랩 구조물도 존재하지 않는 경우, 비아(1V46)는 생략될 수 있다. 도 11b의 제 2 금속층 및 비아층은 도 9b의 제 2 금속층 및 비아층과 동일하다. 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2) 양자 모두에 결합된 제 1 금속의 제 1 접지 트레이스(VSS1T1)를 가짐으로써, 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2)는 실질적으로 동일한 전압에 있을 수 있고, 이는 결국 셀의 고전력 동작의 견고성을 증가시킬 수 있다. 함께 결합되는 트레이스들(VSS1T1, VSS2T1, 및 VSS1T2)은 셀에 대한 접지 메시를 형성할 수 있다.
도 12a 및 도 12b는 추가의 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다. 도 12a의 제 1 금속층과 비아층은 도 3, 도 5 또는 도 8의 셀 레이아웃 위에 놓일 수 있고, 도 12b의 제 2 금속층과 비아층은 도 12a의 제 1 금속층 위에 놓일 수 있다. 이러한 층들은 인접한 금속층들인 것으로 논의되지만, 발명 기술 분야의 당업자는 다른 층들이 이러한 층들과 임의의 결과적인 변형물 사이에 존재할 수 있다는 것을 용이하게 이해할 것이다.
도 12a의 제 1 금속층은 도 9a의 제 1 금속층과 유사하다. 도 12a의 제 1 금속층은 Y 방향으로 각각 연장되는 제 1 금속의 제 2 접지 트레이스(VSS1T2), 제 1 금속의 제 3 접지 트레이스(VSS1T3) 및 제 1 금속의 제 4 접지 트레이스(VSS1T4)를 각각 더 포함한다. 제 1 금속의 제 1 접지 패드(VSS1P1) 및 제 1 금속의 제 2 접지 패드(VSS1P2)는 이 실시예에서 생략된다. 제 1 금속의 제 1 접지 트레이스(VSS1T1)는 이 예에서 X 방향의 프로젝션을 갖지 않는다. 도 12a의 제 1 비아층은 도 9a의 제 1 비아층과 유사하다. 도 12a의 제 1 비아층은 선택적 비아(1V46)를 포함한다. 선택적 비아(1V46)는 도 5 또는 도 8의 셀 레이아웃 및 p 도핑 웰(PW)이 이용되는 경우, 트레이스(VSS1T2)를 콘택(WSC)에 결합하는데 이용될 수 있다. 다른 실시예들에서, 도 3의 셀 레이아웃이 이용되고 어떠한 웰 스트랩 구조물도 존재하지 않는 경우, 비아(1V46)는 생략될 수 있다. 다른 비아들은 약간 이동될 수 있고 및/또는 이들이 결합되는 컴포넌트들이 변경될 수 있다. 비아(1V10)는 트레이스(VSS1T3)를 콘택(VSSC1)에 결합한다. 비아(1V16)는 트레이스(VSS1T3)를 콘택(VSSC2)에 결합한다. 비아(1V32)는 트레이스(VSS1T4)를 콘택(VSSC3)에 결합한다.
도 12b의 제 2 금속층은 도 9b의 제 2 금속층과 동일하다. 도 12b의 제 2 비아층은 도 9b의 제 2 비아층과 유사하다. 도 12b의 제 2 비아층은 비아들(2V28, 2V30, 2V32, 및 2V34)를 포함하고, 비아들(2V10 및 2V16)은 약간 이동될 수 있다. 비아(2V28)는 트레이스(VSS2T1)를 트레이스(VSS1T2)에 결합하고, 비아(2V30)는 트레이스(VSS2T2)를 트레이스(VSS1T2)에 결합한다. 비아(2V10)는 트레이스(VSS2T1)를 트레이스(VSS1T3)에 결합하고, 비아(2V16)는 트레이스(VSS2T2)를 트레이스(VSS1T3)에 결합한다. 비아(2V32)는 트레이스(VSS2T1)를 트레이스(VSS1T4)에 결합하고, 비아(2V34)는 트레이스(VSS2T2)를 트레이스(VSS1T4)에 결합한다. 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2) 양자 모두에 결합된 제 1 금속의 제 1 접지 트레이스(VSS1T1), 제 1 금속의 제 2 접지 트레이스(VSS1T2), 제 1 금속의 제 3 접지 트레이스(VSS1T3), 및 제 1 금속의 제 4 접지 트레이스(VSS1T4)를 가짐으로써, 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2)는 실질적으로 동일한 전압에 있을 수 있고, 이는 결국 셀의 고전력 동작의 견고성을 증가시킬 수 있다. 함께 결합되는 트레이스들(VSS1T1, VSS1T2, VSS1T3, VSS1T4, VSS2T1, 및 VSS1T2)은 셀에 대한 접지 메시를 형성할 수 있다.
도 13a 및 도 13b는 추가의 실시예에 따라, 제 1 금속층과 비아층 및 제 2 금속층과 비아층을 각각 나타낸다. 도 13a의 제 1 금속층과 비아층은 도 3, 도 5 또는 도 8의 셀 레이아웃 위에 놓일 수 있고, 도 13b의 제 2 금속층과 비아층은 도 13a의 제 1 금속층 위에 놓일 수 있다. 이러한 층들은 인접한 금속층들인 것으로 논의되지만, 발명 기술 분야의 당업자는 다른 층들이 이러한 층들과 임의의 결과적인 변형물 사이에 존재할 수 있다는 것을 용이하게 이해할 것이다.
도 13a의 제 1 금속층은 도 12a의 제 1 금속층과 유사하다. 제 1 금속의 제 2 접지 트레이스(VSS1T2)를 갖는 대신에, 제 2 전력 트레이스(VDDT2)가 Y 방향을 따라 연장된다. 선택적 비아(1V46)는 도 5 또는 도 8의 셀 레이아웃 및 n 도핑 웰(NW)이 이용되는 경우, 트레이스(VDDT2)를 콘택(WSC)에 결합하는데 이용될 수 있다. 다른 실시예들에서, 도 3의 셀 레이아웃이 이용되고 어떠한 웰 스트랩 구조물도 존재하지 않는 경우, 비아(1V46)는 생략될 수 있다. 도 13b의 제 2 금속층은 도 12b의 제 2 금속층과 동일하다. 도 13b의 제 2 비아층은 트레이스들(VSS2T1 및 VSS2T2)을 트레이스(VDDT2)에 전기적으로 결합하기 위한 비아(2V28 및 2V30)가 없다는 것을 제외하면, 도 12b의 제 2 비아층과 유사하다. 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2) 양자 모두에 결합된 제 1 금속의 제 1 접지 트레이스(VSS1T1), 제 1 금속의 제 3 접지 트레이스(VSS1T3), 및 제 1 금속의 제 4 접지 트레이스(VSS1T4)를 가짐으로써, 제 2 금속의 제 1 접지 트레이스(VSS2T1) 및 제 2 금속의 제 2 접지 트레이스(VSS2T2)는 실질적으로 동일한 전압에 있을 수 있고, 이는 결국 셀의 고전력 동작의 견고성을 증가시킬 수 있다. 함께 결합되는 트레이스들(VSS1T1, VSS1T3, VSS1T4, VSS2T1, 및 VSS1T2)은 셀에 대한 접지 메시를 형성할 수 있다.
다양한 메시들이 접지 메시를 갖는 도 9a 내지 도 9b, 도 10a 내지 도 10b, 도 11a 내지 도 11b, 도 12a 내지 도 12b, 및 도 13a 내지 도 13b에 대하여 논의되었지만, 이러한 메시들은 전력 Vdd 메시가 되도록 변형될 수 있다. 발명 기술 분야의 당업자는 전력 Vdd 메시를 달성하기 위해 앞서 논의된 금속층 및 비아층에 대한 변형을 용이하게 이해할 것이다. 더욱이, 금속층 및 비아층이 도 1의 회로도의 레이아웃을 나타내는 도 3, 도 5 및 도 8의 셀 레이아웃에 대하여 논의되었지만, 발명 기술 분야의 당업자는 도 2의 회로도의 레이아웃을 나타내는 셀 레이아웃이 이용되는 경우 금속층 및 비아층에 대한 변형을 용이하게 이해할 것이다.
도 14는 실시예에 따른 구조물에 존재할 수 있는 다양한 층들 및 컴포넌트를 나타낸다. 구조물은 기판(20)을 포함하고, 기판(20)은 벌크 기판, 및 SOI(semiconductor on insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(20)은 기판(20)의 활성 영역들을 정의하는데 이용되는, 쉘로우 트렌치 분리(Shallow Trench Isolation; STI)와 같은 분리 영역(22)을 포함한다. 게이트 유전체층 위의 전도성 물질(예컨대, 도핑된 폴리실리콘, 금속, 실리사이드, 또는 이들의 조합 등)과 같은 게이트 구조물(24)이 기판(20) 상에 있다. 기판 콘택(26)이 층간 유전체(inter-layer dielectric; ILD)와 같은 제 1 유전체층(32)을 통해 기판(20)에 형성될 수 있다. 게이트 콘택(28)이 제 1 유전체층(32)을 통해 게이트 구조물(24)에 형성될 수 있다. 버티드 콘택(30)이 제 1 유전체층(32)을 통해 게이트 구조물(24) 및 기판(20)에 형성될 수 있다. 금속간 유전체(inter-metal dielectric; IMD)와 같은 제 2 유전체층(38)가 제 1 유전체층(32) 위에 놓인다. 제 1 비아(34) 및 제 1 금속 패턴(36)이 제 2 유전체층(38)에 있다. 제 1 비아(34)는 제 1 비아층(40)에 있고, 이러한 제 1 비아층(40)은 도 9a, 도 10a, 도 11a, 도 12a, 및 도 13a의 제 1 비아층에 대응할 수 있다. 제 1 금속 패턴(36)은 제 1 금속층에 있고, 이러한 제 1 금속층은 도 9a, 도 10a, 도 11a, 도 12a, 및 도 13a의 제 1 금속층에 대응할 수 있다. IMD와 같은 제 3 유전체층(48)이 제 2 유전체층(38) 위에 놓인다. 제 2 비아(44) 및 제 2 금속 패턴(46)이 제 3 유전체층(48)에 있다. 제 2 비아(44)는 제 2 비아층(50)에 있고, 이러한 제 2 비아층(50)은 도 9b, 도 10b, 도 11b, 도 12b, 및 도 13b의 제 2 비아층에 대응할 수 있다. 제 2 금속 패턴(46)은 제 2 금속층에 있고, 이러한 제 2 금속층은 도 9b, 도 10b, 도 11b, 도 12b, 및 도 13b의 제 2 금속층에 대응할 수 있다. 도 14는 일반적으로 다양한 컴포넌트들을 나타내고, 발명 기술 분야의 당업자는 이러한 구조물에 대해 변형이 수행될 수 있다는 것을 용이하게 이해할 것이다.
실시예들은 장점을 가질 수 있다. 예를 들어, 소프트 오류율(SER)이 감소될 수 있다. 웰 정렬을 셀 레이아웃에 제공함으로써, SER이 감소될 수 있다. 래치 업 성능이 증가될 수 있다. 다른 웰 정렬을 셀 레이아웃에 제공함으로써, 래치 업 성능이 증가될 수 있다. 각각의 트랜지스터에 대해, 단일 핀 활성 영역과 같은 단일 활성 영역을 셀에 제공함으로써, 셀 밀도가 증가될 수 있다. 더욱이, 셀의 견고성이 증가될 수 있는데, 예를 들어 고전력 애플리케이션의 경우 접지/전력 금속 라우팅 메시를 이용함으로써, 셀의 견고성이 증가될 수 있다.
실시예에 따라, 셀 구조물은 기판의 제 1 p 도핑 웰, 기판의 제 2 p 도핑 웰, 기판의 제 1 n 도핑 웰, 제 1 그룹의 트랜지스터들, 제 2 그룹의 트랜지스터들, 및 웰 스트랩 구조물을 포함한다. 제 1 n 도핑 웰은 제 1 p 도핑 웰과 제 2 p 도핑 웰 사이에 배치된다. 제 1 그룹의 트랜지스터들 중 개별 제 1 트랜지스터들은 제 1 래치를 형성하고, 제 1 그룹의 트랜지스터들 중 개별 제 2 트랜지스터들은 제 2 래치를 형성한다. 제 1 그룹의 트랜지스터들은 기판의 제 1 p 도핑 웰, 기판의 제 1 n 도핑 웰, 또는 기판의 제 2 p 도핑 웰에서 각각 활성 영역들을 갖는다. 제 2 그룹의 트랜지스터들은 제 1 래치 및 제 2 래치에 전기적으로 결합된 캐스케이드 디바이스를 형성한다. 제 2 그룹의 트랜지스터들은 기판의 제 2 p 도핑 웰에서 활성 영역을 갖는다. 웰 스트랩 구조물은 전력 노드 또는 접지 노드에 전기적으로 결합된 활성 영역을 포함한다.
다른 실시예에 따라, 셀 구조물은 기판에 활성 영역을 갖는 제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치; 기판에 활성 영역을 갖는 제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치; 기판에 활성 영역을 갖는 제 3 그룹의 트랜지스터들을 포함하는 서치 포트; 및 기판에 활성 영역을 갖는 웰 스트랩 구조물을 포함한다. 제 1 금속층이 기판 위에 있고, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함한다. 웰 스트랩 구조물의 활성 영역은 웰 스트랩 트레이스에 전기적으로 결합된다. 제 2 금속층이 기판 위에 있고, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함한다. 제 1 방향은 제 2 방향과 교차한다. 제 2 접지 트레이스 및 제 3 접지 트레이스는 제 1 접지 트레이스에 전기적으로 결합된다.
추가의 실시예들에 따라, 셀 구조물은 제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치, 제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치, 및 제 3 그룹의 트랜지스터들을 포함하는 검색 포트를 포함한다. 제 1 그룹의 트랜지스터들 및 제 2 그룹의 트랜지스터들의 각각의 트랜지스터는 기판에서 단일 핀 활성 영역을 갖는다. 제 3 그룹의 트랜지스터들은 기판에서 핀 활성 영역을 갖는다. 제 1 금속층이 기판 위에 있고, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함한다. 제 2 금속층이 기판 위에 있고, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함한다. 제 1 방향은 제 2 방향과 교차한다. 제 2 접지 트레이스 및 제 3 접지 트레이스는 제 1 접지 트레이스에 전기적으로 결합된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 셀 구조물에 있어서,
    기판의 제 1 p 도핑 웰;
    상기 기판의 제 2 p 도핑 웰;
    상기 기판의 제 1 n 도핑 웰로서, 상기 제 1 p 도핑 웰과 상기 제 2 p 도핑 웰 사이에 배치되는 것인, 제 1 n 도핑 웰;
    제 1 그룹의 트랜지스터들로서, 상기 제 1 그룹의 트랜지스터들 중 개별 제 1 트랜지스터들이 제 1 래치를 형성하고, 상기 제 1 그룹의 트랜지스터들 중 개별 제 2 트랜지스터들이 제 2 래치를 형성하고, 상기 제 1 그룹의 트랜지스터들은 상기 기판의 제 1 p 도핑 웰, 상기 기판의 제 1 n 도핑 웰, 또는 상기 기판의 제 2 p 도핑 웰에서 각각 활성 영역들을 갖는 것인, 제 1 그룹의 트랜지스터들;
    상기 제 1 래치 및 상기 제 2 래치에 전기적으로 결합된 캐스케이드 디바이스를 형성하는 제 2 그룹의 트랜지스터들로서, 상기 제 2 그룹의 트랜지스터들은 상기 기판의 제 2 p 도핑 웰에서 활성 영역을 갖는 것인, 제 2 그룹의 트랜지스터들; 및
    전력 노드 또는 접지 노드에 전기적으로 결합된 활성 영역을 포함하는 웰 스트랩 구조물
    을 포함하는 셀 구조물.
  2. 제 1 항에 있어서, 상기 웰 스트랩 구조물의 활성 영역은 상기 제 2 p 도핑 웰에 있고, 상기 웰 스트랩 구조물의 활성 영역은 접지 노드에 전기적으로 결합되는 것인, 셀 구조물.
  3. 제 1 항에 있어서, 상기 웰 스트랩 구조물의 활성 영역은 상기 기판의 제 2 n 도핑 웰에 있고, 상기 제 2 p 도핑 웰은 상기 제 1 n 도핑 웰과 상기 제 2 n 도핑 웰 사이에 배치되며, 상기 웰 스트랩 구조물의 활성 영역은 전력 노드에 전기적으로 결합되는 것인, 셀 구조물.
  4. 제 1 항에 있어서,
    상기 기판 위의 제 1 금속층; 및
    상기 제 1 금속층 위의 제 2 금속층을 더 포함하고,
    상기 제 1 금속층 또는 상기 제 2 금속층 중 하나의 금속층은 제 1 방향으로 각각 연장되는 제 1 접지 트레이스, 제 2 접지 트레이스, 제 3 접지 트레이스, 및 웰 스트랩 트레이스를 포함하고,
    상기 제 1 금속층 또는 상기 제 2 금속층 중 나머지 다른 하나의 금속층은 제 2 방향으로 각각 연장되는 제 4 접지 트레이스 및 제 5 접지 트레이스를 포함하고,
    상기 제 1 방향은 상기 제 2 방향과는 상이하고,
    개별 비아들이 상기 제 1 접지 트레이스, 상기 제 2 접지 트레이스, 및 상기 제 3 접지 트레이스를 상기 제 4 접지 트레이스에 결합하고,
    개별 비아들이 상기 제 1 접지 트레이스, 상기 제 2 접지 트레이스, 및 상기 제 3 접지 트레이스를 상기 제 5 접지 트레이스에 결합하며,
    상기 웰 스트랩 구조물의 활성 영역은 상기 웰 스트랩 트레이스에 전기적으로 결합되는 것인, 셀 구조물.
  5. 제 1 항에 있어서,
    상기 기판 위의 제 1 금속층; 및
    상기 제 1 금속층 위의 제 2 금속층을 더 포함하고,
    상기 제 1 금속층 또는 상기 제 2 금속층 중 하나의 금속층은 제 1 방향으로 각각 연장되는 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함하고,
    상기 제 1 금속층 또는 상기 제 2 금속층 중 나머지 다른 하나의 금속층은 제 2 방향으로 각각 연장되는 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함하고,
    상기 제 1 방향은 상기 제 2 방향과는 상이하고,
    비아가 상기 제 1 접지 트레이스를 상기 제 2 접지 트레이스에 결합하고,
    비아가 상기 제 1 접지 트레이스를 상기 제 3 접지 트레이스에 결합하며,
    상기 웰 스트랩 구조물의 활성 영역은 상기 웰 스트랩 트레이스에 전기적으로 결합되는 것인, 셀 구조물.
  6. 제 1 항에 있어서,
    상기 제 1 그룹의 트랜지스터들 중 개별 제 1 트랜지스터들은 제 1 풀업 트랜지스터, 제 2 풀업 트랜지스터, 제 1 풀다운 트랜지스터, 제 2 풀다운 트랜지스터, 제 1 패스 게이트 트랜지스터, 및 제 2 패스 게이트 트랜지스터를 포함하고,
    상기 제 1 풀업 트랜지스터의 드레인, 상기 제 1 풀다운 트랜지스터의 드레인, 상기 제 2 풀업 트랜지스터의 게이트, 및 상기 제 2 풀다운 트랜지스터의 게이트는 제 1 노드를 형성하도록 함께 전기적으로 결합되고, 상기 제 1 패스 게이트 트랜지스터의 제 1 소스/드레인은 상기 제 1 노드에 전기적으로 결합되고,
    상기 제 2 풀업 트랜지스터의 드레인, 상기 제 2 풀다운 트랜지스터의 드레인, 상기 제 1 풀업 트랜지스터의 게이트, 및 상기 제 1 풀다운 트랜지스터의 게이트는 제 1 상보성 노드를 형성하도록 함께 전기적으로 결합되고, 상기 제 2 패스 게이트 트랜지스터의 제 1 소스/드레인은 상기 제 1 상보성 노드에 전기적으로 결합되며,
    상기 제 1 그룹의 트랜지스터들 중 개별 제 2 트랜지스터들은 제 3 풀업 트랜지스터, 제 4 풀업 트랜지스터, 제 3 풀다운 트랜지스터, 제 4 풀다운 트랜지스터, 제 3 패스 게이트 트랜지스터, 및 제 4 패스 게이트 트랜지스터를 포함하고,
    상기 제 3 풀업 트랜지스터의 드레인, 상기 제 3 풀다운 트랜지스터의 드레인, 상기 제 4 풀업 트랜지스터의 게이트, 및 상기 제 4 풀다운 트랜지스터의 게이트는 제 2 노드를 형성하도록 함께 전기적으로 결합되고, 상기 제 3 패스 게이트 트랜지스터의 제 1 소스/드레인은 상기 제 2 노드에 전기적으로 결합되고,
    상기 제 4 풀업 트랜지스터의 드레인, 상기 제 4 풀다운 트랜지스터의 드레인, 상기 제 3 풀업 트랜지스터의 게이트, 및 상기 제 3 풀다운 트랜지스터의 게이트는 제 2 상보성 노드를 형성하도록 함께 전기적으로 결합되고, 상기 제 4 패스 게이트 트랜지스터의 제 1 소스/드레인은 상기 제 2 상보성 노드에 전기적으로 결합되며,
    상기 제 2 그룹의 트랜지스터들은 제 1 검색 포트 트랜지스터, 제 2 검색 포트 트랜지스터, 제 3 검색 포트 트랜지스터, 및 제 4 검색 포트 트랜지스터를 포함하고,
    상기 제 1 검색 포트 트랜지스터의 제 1 소스/드레인 및 상기 제 2 검색 포트 트랜지스터의 제 1 소스/드레인은 함께 전기적으로 결합되고, 상기 제 1 검색 포트 트랜지스터의 게이트는 상기 제 1 노드에 전기적으로 결합되며,
    상기 제 3 검색 포트 트랜지스터의 제 1 소스/드레인 및 상기 제 4 검색 포트 트랜지스터의 제 1 소스/드레인은 함께 전기적으로 결합되고, 상기 제 3 검색 포트 트랜지스터의 게이트는 상기 제 2 노드에 전기적으로 결합되는 것인, 셀 구조물.
  7. 셀 구조물에 있어서,
    기판에 활성 영역을 갖는 제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치;
    상기 기판에 활성 영역을 갖는 제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치;
    상기 기판에 활성 영역을 갖는 제 3 그룹의 트랜지스터들을 포함하는 서치 포트;
    상기 기판에 활성 영역을 갖는 웰 스트랩 구조물;
    상기 기판 위의 제 1 금속층으로서, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함하고, 상기 웰 스트랩 구조물의 활성 영역은 상기 웰 스트랩 트레이스에 전기적으로 결합되는 것인, 제 1 금속층; 및
    상기 기판 위의 제 2 금속층으로서, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함하고, 상기 제 1 방향은 상기 제 2 방향과 교차하며, 상기 제 2 접지 트레이스 및 상기 제 3 접지 트레이스는 상기 제 1 접지 트레이스에 전기적으로 결합되는 것인, 셀 구조물.
  8. 셀 구조물에 있어서,
    제 1 그룹의 트랜지스터들을 포함하는 제 1 데이터 래치로서, 상기 제 1 그룹의 트랜지스터들의 각각의 트랜지스터는 기판에서 단일 핀(fin) 활성 영역을 갖는 것인, 제 1 데이터 래치;
    제 2 그룹의 트랜지스터들을 포함하는 제 2 데이터 래치로서, 상기 제 2 그룹의 트랜지스터들의 각각의 트랜지스터는 상기 기판에서 단일 핀 활성 영역을 갖는 것인, 제 2 데이터 래치;
    상기 기판에서 핀 활성 영역을 갖는 제 3 그룹의 트랜지스터들을 포함하는 검색 포트;
    상기 기판 위의 제 1 금속층으로서, 제 1 방향으로 각각 연장된 제 1 접지 트레이스 및 웰 스트랩 트레이스를 포함하는 것인, 제 1 금속층; 및
    상기 기판 위의 제 2 금속층으로서, 제 2 방향으로 각각 연장된 제 2 접지 트레이스 및 제 3 접지 트레이스를 포함하고, 상기 제 1 방향은 상기 제 2 방향과 교차하며, 상기 제 2 접지 트레이스 및 상기 제 3 접지 트레이스는 상기 제 1 접지 트레이스에 전기적으로 결합되는 것인, 제 2 금속층
    을 포함하는 셀 구조물.
  9. 제 8 항에 있어서,
    상기 기판에서 핀 활성 영역을 갖는 웰 스트랩 구조물을 더 포함하고,
    상기 웰 스트랩 구조물의 상기 핀 활성 영역은 접지 노드에 전기적으로 결합되고,
    상기 제 1 그룹의 트랜지스터들의 상기 단일 핀 활성 영역 및 상기 제 2 그룹의 트랜지스터들의 상기 단일 핀 활성 영역은 상기 기판의 제 1 p 도핑 웰, 상기 기판의 제 1 n 도핑 웰, 및 상기 기판의 제 2 p 도핑 웰에 배치되고, 상기 제 1 n 도핑 웰은 상기 제 1 p 도핑 웰과 상기 제 2 p 도핑 웰 사이에 배치되며, 상기 제 3 그룹의 트랜지스터들의 상기 핀 활성 영역 및 상기 웰 스트랩 구조물의 상기 핀 활성 영역은 상기 제 2 p 도핑 웰에 배치되는 것인, 셀 구조물.
  10. 제 8 항에 있어서,
    상기 기판에서 핀 활성 영역을 갖는 웰 스트랩 구조물을 더 포함하고,
    상기 웰 스트랩 구조물의 상기 핀 활성 영역은 전력 노드에 전기적으로 결합되고,
    상기 제 1 그룹의 트랜지스터들의 상기 단일 핀 활성 영역 및 상기 제 2 그룹의 트랜지스터들의 상기 단일 핀 활성 영역은 상기 기판의 제 1 p 도핑 웰, 상기 기판의 제 1 n 도핑 웰, 및 상기 기판의 제 2 p 도핑 웰에 배치되고, 상기 제 1 n 도핑 웰은 상기 제 1 p 도핑 웰과 상기 제 2 p 도핑 웰 사이에 배치되며, 상기 제 3 그룹의 트랜지스터들의 상기 핀 활성 영역은 상기 제 2 p 도핑 웰에 배치되고, 상기 웰 스트랩 구조물의 상기 핀 활성 영역은 제 2 n 도핑 웰에 배치되며, 상기 제 2 p 도핑 웰은 상기 제 1 n 도핑 웰과 상기 제 2 n 도핑 웰 사이에 배치되는 것인, 셀 구조물.
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