TWI794510B - 三元內容可定址記憶體單元 - Google Patents
三元內容可定址記憶體單元 Download PDFInfo
- Publication number
- TWI794510B TWI794510B TW108120292A TW108120292A TWI794510B TW I794510 B TWI794510 B TW I794510B TW 108120292 A TW108120292 A TW 108120292A TW 108120292 A TW108120292 A TW 108120292A TW I794510 B TWI794510 B TW I794510B
- Authority
- TW
- Taiwan
- Prior art keywords
- coupled
- transistor
- terminal
- inverter
- line
- Prior art date
Links
- 239000002184 metal Substances 0.000 claims description 26
- 230000003068 static effect Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 101150110971 CIN7 gene Proteins 0.000 description 8
- 101150110298 INV1 gene Proteins 0.000 description 8
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 8
- 238000011156 evaluation Methods 0.000 description 7
- 101150070189 CIN3 gene Proteins 0.000 description 6
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
一種三元內容可定址記憶體單元包含第一反相器、第二反相器、第三反相器、第四反相器、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體及第八電晶體。第一反相器包含輸入端，及輸出端耦接至第一節點。第二反相器包含輸入端耦接至該第一節點，及輸出端耦接至該第一反相器的該輸入端。第三反相器包含輸入端耦接至第二節點，及輸出端。第四反相器包含輸入端耦接至該第三反相器的該輸出端，及輸出端耦接至該第二節點。
Description
本發明是關於一種三元內容可定址記憶體單元，尤指一種可解決電荷共享效應的三元內容可定址記憶體單元。
一般來說，當進行數位資料運算時，由於所需處理的資料量相當龐大，而某些應用(如網路的路由器)的儲存資料需大量地動態更新，並無法事先排序這些儲存資料，因此很難達到即時的資料查詢處理。為了讓這些大量且隨機存放的資料可以有效地加快資料的搜尋速度，內容可定址記憶體(Content Addressable Memory,CAM)便被採用來解決各種搜尋上的問題。內容可定址記憶體(亦稱為關聯式記憶體)就像一個巨大的查找表(lookup table)，可以依據輸入的關鍵字找出符合關鍵字的所在位址，其方法是利用CAM的特殊硬體架構設計，使欲搜尋的關鍵字可以同時與存在CAM內的資料進行比對，並輸出與輸入關鍵字符合的資料位址，即可利用CAM所找出的關鍵字位址找出與關鍵字相關聯的資料。
一般的CAM中每個位元有兩個狀態，0或1，而三元內容可定址記憶體(ternary content addressable memory,TCAM)中每個位元有三種狀態，除了0和1外，還有一個don't care狀態，所以稱為三元，正是TCAM的這個第三種狀態特徵
使其既能進行精確匹配查找，又能進行模糊匹配查找。
在傳統三元內容可定址記憶體的節點之間存在潛在的電荷共享問題，在記憶體操作的評估期間若有節點之間的電荷共享，這種電荷共享可能導致節點電壓下降得足夠低，使得輸出逆變器檢測到錯誤匹配。因此需要一種方案來解決電荷共享所造成的錯誤匹配。
實施例提供一種三元內容可定址記憶體(ternary content addressable memory,TCAM)單元，TCAM單元包含第一反相器、第二反相器、第三反相器、第四反相器、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體及第八電晶體。第一反相器包含輸入端，及輸出端耦接至第一節點。第二反相器包含輸入端耦接至第一節點，及輸出端耦接至第一反相器的輸入端。第三反相器包含輸入端耦接至第二節點，及輸出端。第四反相器包含輸入端耦接至第三反相器的輸出端，及輸出端耦接至第二節點。第一電晶體包含第一端耦接至第一節點，第二端耦接至第一位元線，及控制端耦接至第一字線。第二電晶體包含第一端耦接至第二位元線，第二端耦接至第一反相器的輸入端，及控制端耦接至第一字線。第三電晶體包含第一端耦接至第二節點，第二端耦接至第一位元線，及控制端耦接至第二字線。第四電晶體包含第一端耦接至第二位元線，第二端耦接至第三反相器的輸出端，及控制端耦接至第二字線。第五電晶體包含第一端耦接至第一字線，第二端，及控制端耦接至第二搜尋線。第六電晶體包含第一端耦接至第五電晶體的第二端，第二端耦接至匹配線，及控制端耦接至第一節點。第七電晶體包含第一端耦接至匹配線，第二端，及控制端耦接至第二節點。第八電晶體包含第一端耦接至第七
電晶體的第二端，第二端耦接至另一第一字線，及控制端耦接至第一搜尋線。第一字線及/或第二字線係接地。
實施例提供一種三元內容可定址記憶體(ternary content addressable memory,TCAM)單元，TCAM單元包含第一反相器、第二反相器、第三反相器、第四反相器、第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體及第八電晶體。第一反相器包含輸入端，及輸出端耦接至第一節點。第二反相器包含輸入端耦接至第一節點，及輸出端耦接至第一反相器的輸入端。第三反相器包含輸入端耦接至第二節點，及輸出端。第四反相器包含輸入端耦接至第三反相器的輸出端，及輸出端耦接至第二節點。第一電晶體包含第一端耦接至第一節點，第二端耦接至第一位元線，及控制端耦接至第一字線。第二電晶體包含第一端耦接至第二位元線，第二端耦接至第一反相器的輸入端，及控制端耦接至第一字線。第三電晶體包含第一端耦接至第二節點，第二端耦接至第一位元線，及控制端耦接至第二字線。第四電晶體包含第一端耦接至第二位元線，第二端耦接至第三反相器的輸出端，及控制端耦接至第二字線。第五電晶體包含第一端耦接至第一字線，第二端，及控制端耦接至第二搜尋線。第六電晶體包含第一端耦接至第五電晶體的第二端，第二端耦接至匹配線，及控制端耦接至第一節點。第七電晶體包含第一端耦接至匹配線，第二端，及控制端耦接至第二節點。第八電晶體包含第一端耦接至第七電晶體的第二端，第二端耦接至另一第一字線，及控制端耦接至第一搜尋線。第一字線及/或第二字線係浮接。
100:三元內容可定址記憶體單元
INV1至INV4:反相器
T1至T8:電晶體
NA、NB:節點
BL、BLB:位元線
WL1、WL2:字線
SL、SLB:搜尋線
VSS:參考電壓端
VCC:系統電壓端
ML:匹配線
M100至M322:金屬層
D100至D106:擴散井
P100至P118:聚合矽
V100至V108:導通孔
第1圖為本發明實施例中三元內容可定址記憶體單元的電路示意圖。
第2圖為本發明實施例中三元內容可定址記憶體單元的搜尋操作訊號圖。
第3圖為本發明實施例中三元內容可定址記憶體單元的寫入操作訊號圖。
第4圖為本發明實施例中三元內容可定址記憶體單元的電路布局平面圖。
第5圖為本發明實施例中三元內容可定址記憶體單元的電路布局平面圖。
第1圖為本發明實施例中的三元內容可定址記憶體(ternary content addressable memory,TCAM)單元100的電路示意圖。TCAM單元100包含第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7及第八電晶體T8。第一反相器INV1包含輸入端，及輸出端耦接至第一節點NA。第二反相器INV2包含輸入端耦接至第一節點NA，及輸出端耦接至第一反相器INV1的輸入端。第三反相器INV3包含輸入端耦接至第二節點NB，及輸出端。第四反相器INV4包含輸入端耦接至第三反相器INV3的輸出端，及輸出端耦接至第二節點NB。第一電晶體T1包含第一端耦接至第一節點NA，第二端耦接至第一位元線BL，及控制端耦接至第一字線WL1。第二電晶體T2包含第一端耦接至第二位元線BLB，第二端耦接至第一反相器INV1的輸入端，及控制端耦接至第一字線WL1。第三電晶體T3包含第一端耦接至第二節點NB，第二端耦接至第一位元線BL，及控制端耦接至第二字線WL2。第四電晶體T4包含第一端耦接至第二位元線BLB，第二端耦接至第三反相器INV3的輸出端，及控制端耦接至第二字線WL2。第五電晶體T5包含第一端耦接至第一字線WL1，第二端，及控制端耦接至第二搜尋線SLB。第六電晶體T6包含第一端耦接至第五電晶體T5的第二端，第二端耦接至匹配線ML，及控制端耦接至第一節點NA。第七電晶體T7
包含第一端耦接至匹配線ML，第二端，及控制端耦接至第二節點NB。第八電晶體T8包含第一端耦接至第七電晶體T7的第二端，第二端耦接至另一第一字線，及控制端耦接至第一搜尋線SL。在本實施例中，第一字線WL1與參考電壓端VSS耦接，參考電壓端VSS可為浮接或接地。在另一實施例中，參考電壓端VSS可與第二字線WL2耦接，或是參考電壓端VSS可與第一字線WL1及第二字線WL2耦接，本發明不以此為限。
第一反相器INV1、第二反相器INV2、第三反相器INV3及第四反相器INV4可係互補金屬氧化物半導體(complementary MOSFETs,CMOS)反相器。第一電晶體T1至第八電晶體T8可係N型電晶體。第一反相器INV1，第二反相器INV2，第一電晶體T1及第二電晶體T2可形成靜態隨機存取記憶體(static random access memory,SRAM)單元。第三反相器INV3，第四反相器INV4，第三電晶體T3及第四電晶體T4可形成另一靜態隨機存取記憶體(SRAM)單元。
第1表描述TCAM單元100的操作模式。根據第1表，TCAM單元100可以編碼兩個位元，分別為NA及NB。由於兩個位元可以表示4種可能的狀態，但是三元記憶體僅需要三種狀態，因此本實施例不允許NA和NB均為1的狀態。當第一節點NA的儲存值為0，第二節點NB的儲存值為1時，TCAM單元100的儲存值為0，此時若搜尋值為0(第一搜尋線SL訊號為0，第二搜尋線SLB訊號為1)，經過評估，TCAM單元100就會藉由匹配線ML輸出匹配值1代表匹配，若搜尋值為1(第一搜尋線SL訊號為1，第二搜尋線SLB訊號為0)，經過評估，TCAM單元100就會藉由匹配線ML輸出匹配值0代表不匹配。當第一節點NA的儲存值為1，第二節點NB的儲存值為0時，TCAM單元100的儲存值為1，此時若搜尋值為0(第一搜尋線SL訊號為0，第二搜尋線SLB訊號為1)，經過評估，TCAM單元100就會藉由匹配線ML輸出匹配值0代表不匹配，若以搜尋值為1(第一搜尋線SL訊號為1，第二搜尋線SLB訊號為0)，經過評估，TCAM單元100就會藉由匹配線ML輸出匹配值1代表匹配。當第一節點NA的儲存值為0，第二節點NB的儲存值為0時，TCAM單元100的儲存值為X(don't care)，此時搜尋值不論為何值，TCAM單元100皆會輸出匹配值1代表匹配。當儲存值為X(don't care)時，TCAM單元100便執行模糊查找匹配，意即不理會該位元的儲存值，使用所儲存字串的其他位元與搜尋字串進行比對。
第2圖為本發明實施例中TCAM單元100的搜尋操作訊號圖，以TCAM單元100的儲存值1為例，即第一節點NA的儲存值為1，第二節點NB的儲存值為0。匹配線ML先被預充電至高電位，搜尋值1由第一搜尋線SL以高電位輸入至TCAM單元100進行評估，此時第二搜尋線SLB為低電位，電晶體T5及電晶體T7為關閉，電晶體T6及電晶體T8為導通，匹配線ML與第一字線WL1的連接中斷，
且與第二字線WL2的連接中斷，使匹配線ML的電位維持在高電位，該搜尋結果即由檢測電路判斷為匹配(match)。
再以TCAM單元100的儲存值1為例，即第一節點NA的儲存值為1，第二節點NB的儲存值為0。匹配線ML先被預充電至高電位，搜尋值0由第一搜尋線SL以低電位輸入至TCAM單元100進行評估，此時第二搜尋線SLB為高電位，電晶體T5及電晶體T6為導通，電晶體T7及電晶體T8為關閉，匹配線ML與第一字線WL1連接，使匹配線ML的電位降至低電位，該搜尋結果即由檢測電路判斷為不匹配(miss)。
第3圖為本發明實施例中TCAM單元100的寫入操作訊號圖。以寫入儲存值0為例，第一位元線BL降為低電位，第二位元線BLB為高電位，第一字線WL1為高電位，開啟電晶體T1及電晶體T2，使第一位元線BL的低電位所代表的儲存值0寫入第一節點NA。在隨後的時段，第一字線WL1降為低電位，第二字線WL2則拉高至高電位，開啟電晶體T3及電晶體T4，第一位元線BL拉至高電位，第二位元線BLB降至低電位，第一位元線BL的高電位所代表的儲存值1寫入第二節點NB，如此TCAM單元100的儲存值即為0。
若欲寫入儲存值1，則使第一位元線BL拉高為高電位，第二位元線BLB為低電位，第一字線WL1為高電位，開啟電晶體T1及電晶體T2，使第一位元線BL的高電位所代表的儲存值1寫入第一節點NA。在隨後的時段，第一字線WL1降為低電位，第二字線WL2則拉高至高電位，開啟電晶體T3及電晶體T4，第一位元線BL降至低電位，第二位元線BLB拉至高電位，第一位元線BL的低電位所代表的儲存值0寫入第二節點NB，如此TCAM單元100的儲存值即為1。
第4圖及第5圖為實施例中三元內容可定址記憶體單元的聚合矽，擴散井及金屬層的電路布局平面圖。第一金屬層M100至M106位於最上層，下一層為第二金屬層M200至M226，再下一層為第三金屬層M300至M322，與擴散井D100至D106及聚合矽P100至P118接觸。
第一金屬層M100至M106的線路為縱向布局，第一金屬層M102及M104為匹配線ML，第二金屬層M200至M226的線路為橫向布局，與第一金屬層M100至M106相互垂直。第二金屬層M200、M216與第一金屬層M100耦接形成第一字線WL1，第二金屬層M202、M214、M218與第一金屬層M106耦接形成第二字線WL2，第二金屬層M204、M212、M222為參考電壓端VSS，第二金屬層M206為第二位元線BLB，第二金屬層M208為系統電壓端VCC，第二金屬層M210為第一位元線BL，第二金屬層M220與第一金屬層M102耦接形成匹配線ML，第二金屬層M224為第二搜尋線SLB，第二金屬層M226為第一搜尋線SL。第三金屬層M300至M322為金屬半導體接合面，與聚合矽P100至P118接觸。導通孔(VIA)V100至V108用以連結第一金屬層與第二金屬層，聚合矽P100至P118形成實施例中電晶體的閘極，擴散井D100至D106形成實施例中電晶體的源極和汲極。
綜上所述，本發明的實施例提供一種三元內容可定址記憶體用以解決在傳統三元內容可定址記憶體的節點之間存在潛在的電荷共享問題，進而解決電荷共享所造成的錯誤匹配。本實施例的電路布局也可有效的減少製造所需的金屬層，進而達到簡化設計及降低成本的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:三元內容可定址記憶體單元
INV1至INV4:反相器
T1至T8:電晶體
NA、NB:節點
BL、BLB:位元線
WL1、WL2:字線
SL、SLB:搜尋線
VSS:參考電壓端
ML:匹配線
Claims (8)
- 一種三元內容可定址記憶體(Ternary content addressable memory,TCAM)單元，該TCAM單元包含：一第一反相器，包含：一輸入端；及一輸出端，耦接至一第一節點；一第二反相器，包含：一輸入端，耦接至該第一節點；及一輸出端，耦接至該第一反相器的該輸入端；一第三反相器，包含：一輸入端，耦接至一第二節點；及一輸出端；一第四反相器，包含：一輸入端，耦接至該第三反相器的該輸出端；及一輸出端，耦接至該第二節點；一第一電晶體，包含：一第一端，耦接至該第一節點；一第二端，耦接至一第一位元線；及一控制端，耦接至一第一字線；一第二電晶體，包含：一第一端，耦接至一第二位元線；一第二端，耦接至該第一反相器的該輸入端；及一控制端，耦接至該第一字線；一第三電晶體，包含： 一第一端，耦接至該第二節點；一第二端，耦接至該第一位元線；及一控制端，耦接至一第二字線；一第四電晶體，包含：一第一端，耦接至該第二位元線；一第二端，耦接至該第三反相器的該輸出端；及一控制端，耦接至該第二字線；一第五電晶體，包含：一第一端，耦接至該第一字線；一第二端；及一控制端，耦接至一第二搜尋線；一第六電晶體，包含：一第一端，耦接至該第五電晶體的該第二端；一第二端，耦接至一匹配線；及一控制端，耦接至該第一節點；一第七電晶體，包含：一第一端，耦接至該匹配線；一第二端；及一控制端，耦接至該第二節點；及一第八電晶體，包含：一第一端，耦接至該第七電晶體的該第二端；一第二端，耦接至另一第一字線；及一控制端，耦接至一第一搜尋線；其中該第一字線及該第二字線耦接於一參考電壓端，及該第一字線、該第 二字線及該匹配線係形成於該TCAM單元之一第一金屬層。
- 如請求項1所述之TCAM單元，其中該第一搜尋線，該第二搜尋線，該第一位元線及該第二位元線係形成於該TCAM單元之一第二金屬層。
- 如請求項2所述之TCAM單元，其中該第一字線，該第二字線及該匹配線係與該第一搜尋線，該第二搜尋線，該第一位元線及該第二位元線相垂直。
- 如請求項1所述之TCAM單元，其中該第一反相器、該第二反相器、該第三反相器及該第四反相器係互補金屬氧化物半導體(complementary MOSFETs,CMOS)反相器。
- 如請求項1所述之TCAM單元，其中該第一電晶體至該第八電晶體係N型電晶體。
- 如請求項5所述之TCAM單元，其中該第一反相器，該第二反相器，該第一電晶體及該第二電晶體形成一靜態隨機存取記憶體(static random access memory,SRAM)單元。
- 如請求項5所述之TCAM單元，其中該第三反相器，該第四反相器，該第三電晶體及該第四電晶體形成一靜態隨機存取記憶體(static random access memory,SRAM)單元。
- 如請求項1所述之TCAM單元，其中該第一位元線及該第二位元線係互為反相，且該第一搜尋線及該第二搜尋線係互為反相。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108120292A TWI794510B (zh) | 2019-06-12 | 2019-06-12 | 三元內容可定址記憶體單元 |
| US16/503,617 US10861549B1 (en) | 2019-06-12 | 2019-07-04 | Ternary content addressable memory unit capable of reducing charge sharing effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW108120292A TWI794510B (zh) | 2019-06-12 | 2019-06-12 | 三元內容可定址記憶體單元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202046304A TW202046304A (zh) | 2020-12-16 |
| TWI794510B true TWI794510B (zh) | 2023-03-01 |
Family
ID=73653901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW108120292A TWI794510B (zh) | 2019-06-12 | 2019-06-12 | 三元內容可定址記憶體單元 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10861549B1 (zh) |
| TW (1) | TWI794510B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI763493B (zh) * | 2021-05-20 | 2022-05-01 | 旺宏電子股份有限公司 | 類比內容可定址記憶體及其操作方法 |
| US11657876B2 (en) | 2021-05-20 | 2023-05-23 | Macronix International Co., Ltd. | Analog content-address memory and operation method thereof |
| TWI800966B (zh) | 2021-10-29 | 2023-05-01 | 瑞昱半導體股份有限公司 | 內容可定址記憶體單元 |
| CN116312687A (zh) * | 2021-12-21 | 2023-06-23 | 联华电子股份有限公司 | 半导体存储装置的布局 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170062051A1 (en) * | 2015-08-28 | 2017-03-02 | Renesas Electronics Corporation | Semiconductor device |
| TW201820320A (zh) * | 2016-11-18 | 2018-06-01 | 台灣積體電路製造股份有限公司 | 包含三元內容可定址記憶體陣列的電子電路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8891273B2 (en) * | 2012-12-26 | 2014-11-18 | Qualcomm Incorporated | Pseudo-NOR cell for ternary content addressable memory |
| US8929116B2 (en) * | 2013-01-04 | 2015-01-06 | International Business Machines Corporation | Two phase search content addressable memory with power-gated main-search |
| JP6441708B2 (ja) | 2015-02-25 | 2018-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2019
- 2019-06-12 TW TW108120292A patent/TWI794510B/zh active
- 2019-07-04 US US16/503,617 patent/US10861549B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170062051A1 (en) * | 2015-08-28 | 2017-03-02 | Renesas Electronics Corporation | Semiconductor device |
| TW201820320A (zh) * | 2016-11-18 | 2018-06-01 | 台灣積體電路製造股份有限公司 | 包含三元內容可定址記憶體陣列的電子電路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202046304A (zh) | 2020-12-16 |
| US10861549B1 (en) | 2020-12-08 |
| US20200395073A1 (en) | 2020-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI794510B (zh) | 三元內容可定址記憶體單元 | |
| US11150903B2 (en) | Computational memory cell and processing array device using memory cells | |
| US4780845A (en) | High density, dynamic, content-addressable memory cell | |
| US7848128B2 (en) | Apparatus and method for implementing matrix-based search capability in content addressable memory devices | |
| US9484096B1 (en) | Ternary content-addressable memory | |
| US11170854B2 (en) | Layout pattern of two-port ternary content addressable memory | |
| US7859878B2 (en) | Design structure for implementing matrix-based search capability in content addressable memory devices | |
| TWI391946B (zh) | 內容可定址記憶體 | |
| Koo et al. | Configurable BCAM/TCAM based on 6T SRAM bit cell and enhanced match line clamping | |
| US7020000B2 (en) | Reducing power dissipation in a match detection circuit | |
| US20160358654A1 (en) | Low-power ternary content addressable memory | |
| US6504788B1 (en) | Semiconductor memory with improved soft error resistance | |
| US11475953B1 (en) | Semiconductor layout pattern and forming method thereof | |
| US7099171B2 (en) | Content addressable memory cell techniques | |
| US6937492B2 (en) | Reducing signal swing in a match detection circuit | |
| Riaz et al. | High speed content addressable memory with reduced size and less power consumption | |
| WO2023097512A1 (zh) | 内容寻址存储器及其相关方法和电子设备 | |
| KR102377978B1 (ko) | 나노전자기계 메모리 스위치 소자를 이용한 내용 주소화 기억장치 | |
| TWI851006B (zh) | 動態記憶體內搜尋裝置及其操作方法 | |
| US11837266B2 (en) | Enhanced TL-TCAM lookup-table hardware search engine | |
| US20190259454A1 (en) | Semiconductor device | |
| TW202437257A (zh) | 快取裝置及其操作方法 | |
| Kannan et al. | Design of Low Power NAND-NOR Content Addressable Memory (CAM) Using SRAM | |
| TW202303610A (zh) | 記憶體陣列 | |
| TW202309910A (zh) | 具有低漏電流之記憶體單元 |