CN112885392B - 一种存储单元、三值内容寻址存储器以及电子设备 - Google Patents

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Abstract

本发明提供一种存储单元、三值内容寻址存储器以及电子设备。存储单元包括：两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，第一阻变存储器的一端与第一选通晶体管的漏极相连，另一端与位线相连，第一选通晶体管的源极与源线相连，栅极与字线相连；第一放大晶体管的源极接地，漏极与读位线相连，栅极与第一选通晶体管的漏极相连；第二阻变存储器的一端与第二选通晶体管的漏极相连，另一端与互补位线相连，第二选通晶体管的源极与源线相连，栅极与字线相连；第二放大晶体管的源极接地，漏极与读位线相连，栅极与第二选通晶体管的漏极相连。本发明可避免匹配线电压变化引起的读干扰与误擦写、增大了读取裕度与最大读取裕度持续时间。

Description

一种存储单元、三值内容寻址存储器以及电子设备
技术领域
本发明涉及存储器技术领域，特别涉及一种存储单元、三值内容寻址存储器以及电子设备。
背景技术
三值内容寻址存储器(Ternary Content Addressable Memory,TCAM)是一种将预先存储的数据与输入数据相比较并返回匹配位置的内存存储设备，TCAM中每个比特位有三种状态，分别为“0”、“1”及“don’t care”状态，其中“don’t care”状态可记做“X”状态。
目前，TCAM可以分为两类，一类基于静态随机存储器(SRAM)，每个存储单元由16个晶体管组成，另一类基于阻变存储器(RRAM)，参考图1所示，为现有的存储单元结构图，可以看出，每个存储单元由2个晶体管和2个阻变存储器构成。因为基于静态随机存储器的TCAM存在成本过高以及单元尺寸太大等缺陷，使得基于阻变存储器的TCAM逐渐成为研究的热点。
参考图2所示，为基于图1所示的存储单元，得到的现有的三值内容寻址存储器阵列以及周边的电路图，可以看出，相比基于静态随机存储器的TCAM，基于阻变存储器的TCAM可以大幅提升集成密度，但是仍存在一些缺陷，例如：在匹配过程中，匹配线电压变化可能引起读干扰，导致对存储单元的误擦写，并且读取裕度较小，最大读取裕度持续时间短，读取时间窗口较小。因此，亟需一种三值内容寻址存储器，以解决上述技术问题。
发明内容
本发明的目的是提供一种存储单元、三值内容寻址存储器以及电子设备，以避免匹配线电压变化引起的读干扰与误擦写、同时增大匹配线感知放大器的裕度，增加最大读取裕度持续时间。
为达到上述目的，本发明实施例提供一种存储单元，包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器的一端与第一选通晶体管的漏极相连，第一阻变存储器的另一端与位线相连，第一选通晶体管的源极与源线相连，第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，第一放大晶体管的漏极与读位线相连，第一放大晶体管的栅极与第一选通晶体管的漏极相连；
第二阻变存储器的一端与第二选通晶体管的漏极相连，第二阻变存储器的另一端与互补位线相连，第二选通晶体管的源极与源线相连，第二选通晶体管的栅极与字线相连；
第二放大晶体管的源极接地，第二放大晶体管的漏极与读位线相连，第二放大晶体管的栅极与第二选通晶体管的漏极相连。
进一步的，本发明实施例还提供一种三值内容寻址存储器，包括：
存储阵列、感知放大器、源线、字线、读位线、匹配线、位线以及互补位线；匹配线与读位线相连；感知放大器与匹配线相连；
存储阵列包括多个存储单元，存储单元包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器一端与第一选通晶体管的漏极相连，第一阻变存储器另一端与位线相连，第一选通晶体管的源极与源线相连，第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，第一放大晶体管的漏极与读位线相连，第一放大晶体管的栅极与第一选通晶体管的漏极相连；
第二阻变存储器一端与第二选通晶体管的漏极相连，第二阻变存储器另一端与互补位线相连，第二选通晶体管的源极与源线相连，第二选通晶体管的栅极与字线相连；
第二放大晶体管的源极接地，第二放大晶体管的漏极与读位线相连，第二放大晶体管的栅极与第二选通晶体管的漏极相连。
此外，本发明实施例还提供另一种存储单元，包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器的一端与第一选通晶体管的漏极相连，第一阻变存储器的另一端与位线相连，第一选通晶体管的源极与源线相连，第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，第一放大晶体管的漏极与读位线相连，第一放大晶体管的栅极与第一选通晶体管的漏极相连；
第二阻变存储器一端与第二选通晶体管的漏极相连，第二阻变存储器另一端与位线相连，第二选通晶体管的源极与源线相连，第二选通晶体管的栅极与互补字线相连；
第二放大晶体管的源极接地，第二放大晶体管的漏极与读位线相连，第二放大晶体管的栅极与第二选通晶体管的漏极相连。
进一步的，本发明实施例还提供另一种三值内容寻址存储器，包括：
存储阵列、感知放大器、源线、位线、读位线、匹配线、字线以及互补字线；匹配线与所述读位线相连；感知放大器与匹配线相连；
存储阵列包括多个存储单元，存储单元包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器一端与第一选通晶体管的漏极相连，第一阻变存储器另一端与位线相连，第一选通晶体管的源极与源线相连，第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，第一放大晶体管的漏极与读位线相连，第一放大晶体管的栅极与第一选通晶体管的漏极相连；
第二阻变存储器一端与第二选通晶体管的漏极相连，第二阻变存储器另一端与位线相连，第二选通晶体管的源极与源线相连，第二选通晶体管的栅极与互补字线相连；
第二放大晶体管的源极接地，第二放大晶体管的漏极与读位线相连，第二放大晶体管的栅极与第二选通晶体管的漏极相连。
本发明实施例还提供一种电子设备，包括上述任意一种三值内容寻址存储器。
由以上本发明实施例提供的技术方案可知，在本发明提供的三值内容寻址存储器中，匹配线并没有直接与阻变存储器相连接，从而避免了由匹配线的电压变化而引起的读干扰与误擦写，并且在本发明提供的存储单元中包括两个放大晶体管，通过放大晶体管来放大阻变存储器与选通晶体管之间的分压信号，从而增加了感知放大器的裕度，同时延长了最大读取裕度的持续时间，增大读取时间窗口。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的存储单元的结构图；
图2是基于图1所示的存储单元，得到的现有的三值内容寻址存储器阵列以及周边的电路图；
图3中(a)是当预先存储的数据与输入的数据不匹配时，图1所示的存储单元的状态示意图；图3中(b)是当预先存储的数据与输入的数据匹配时，图1所示的存储单元的状态示意图；
图4中(a)是图2所示的三值内容寻址存储器进行搜索操作时，全位匹配(match)和一位失配(1-bit mismatch)两种情况下匹配线电压在随时间变化的示意图；图4中(b)是图2所示的三值内容寻址存储器在两种情况下的匹配线电压差，也就是感知裕度随时间变化的示意图；
图5是本发明提供的一种存储单元的结构图；
图6中(a)至(f)为在6种不同的情况下，图5所示的存储单元中的第一放大晶体管和第二放大晶体管的通断示意图，图中的叉号表示放大晶体管关断，箭头表示放大晶体管导通；
图7是基于图5所示的存储单元，得到的一种三值内容寻址存储器阵列以及周边的电路图；
图8中(a)是图7所示的三值内容寻址存储器进行搜索操作时，全位匹配(match)和一位失配(1-bit mismatch)两种情况下匹配线电压随时间变化的示意图，图8中(b)是图7所示的三值内容寻址存储器在两种情况下的匹配线电压差，也就是感知裕度随时间变化的示意图；
图9是本发明提供的另一种存储单元的结构图；
图10中(a)至(f)为在6种不同的情况下，图9所示的存储单元中的第一放大晶体管和第二放大晶体管的通断示意图，其中，叉号表示放大晶体管关断，箭头表示放大晶体管导通；
图11是基于图9所示的存储单元，得到的一种三值内容寻址存储器阵列以及周边的电路图。
附图标记说明：
1-感知放大器；2-源线；3-匹配线；4-字线；5-位线；6-读位线；7-互补位线；8-图5所示的存储单元；9-预充电晶体管；10-互补字线；11-图9所示的存储单元；12-图1所示的存储单元。
具体实施方式
下面结合附图和具体实施方式，对本发明的技术方案作详细说明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本发明所附权利要求所限定的范围内。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
参考图1所示，为现有的存储单元，该存储单元包括两个晶体管(Transistor)和两个阻变存储器(RRAM)，为2T2R结构，搜索字从字线(WL)和互补字线(WLB)输入，通过调整字线和互补字线的电平，可以向图1所示的存储单元输入不同的数据。
例如，当第一阻变存储器R1为低阻态(LRS)，第二阻变存储器R2为高阻态(HRS)时，存储单元中预先存储的数据为“0”。当字线调整至高电平，互补字线调整至低电平时，向存储单元输入数据“1”，此时，预先存储的数据“0”与输入的数据“1”不匹配，参考图3中(a)所示，为此时该存储单元的状态示意图，可以看出，当预先存储的数据与输入的数据不匹配时，第一阻变存储器R1与第一选通晶体管M1所在的路径被打开，形成打开路径，位线(BL)通过该打开路径对地放电，达到低电平。当字线调整至低电平，互补字线调整至高电平时，向存储单元输入数据“0”；当字线调整至低电平，互补字线调整至低电平时，向存储单元输入数据“X”。预先存储的数据“0”与输入的数据“0”或“X”均匹配，参考图3中(b)所示，为此时该存储单元的状态示意图，可以看出，存储单元中的所有路径均被关闭。
但是，基于该存储单元得到的三值内容寻址存储器仍存在一定的缺陷，例如：读取裕度较小，最大读取裕度持续时间短，读取时间窗口较小等。下面通过一个具体的实施例，来说明该缺陷。
参考图4中(a)所示，为图2所示的三值内容寻址存储器进行搜索操作时，全位匹配(match)和一位失配(1-bit mismatch)两种情况下匹配线电压随时间变化的示意图，图中的实线表示全位匹配的情况下，匹配线电压随时间变化的曲线，图中的虚线表示存在1比特不匹配的情况下，匹配线电压随时间变化的曲线，图中的SA margin表示感知放大器(SenseAmplifier，简写为SA)的裕度(margin)可以看出，两条曲线对的放电速度差距非常小。参考图4中(b)所示，为在两种情况下的匹配线电压差，也就是感知裕度随时间变化的示意图，可以看出，裕度仅为0.16，并且读取时间窗口非常小，进而导致该三值内容寻址存储器的搜索字的字长受限。
为了解决上述技术问题，本发明实施例提供一种存储单元。参考图5所示，为该存储单元的结构图，该存储单元可以包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器R1的一端与第一选通晶体管M1的漏极相连，所述第一阻变存储器R1的另一端与位线(BL)相连，所述第一选通晶体管M1的源极与源线(SL)相连，所述第一选通晶体管M1的栅极与字线(WL)相连；
第一放大晶体管M3的源极接地，所述第一放大晶体管M3的漏极与读位线(RBL)相连，所述第一放大晶体管M3的栅极与所述第一选通晶体管M1的漏极相连；
第二阻变存储器R2的一端与第二选通晶体管M2的漏极相连，所述第二阻变存储器R2的另一端与互补位线(BLB)相连，所述第二选通晶体管M2的源极与所述源线相连，所述第二选通晶体管M2的栅极与所述字线相连；
第二放大晶体管M4的源极接地，所述第二放大晶体管M4的漏极与所述读位线相连，所述第二放大晶体管M4的栅极与所述第二选通晶体管M2的漏极相连。
可以看出，本发明提供的这种存储单元包括4个晶体管(Transistor)与2个阻变存储器(RRAM)，也就是4T2R结构，相较于图1所示传统的存储单元的2T2R结构，增加了两个放大晶体管，从而通过放大晶体管来放大阻变存储器与选通晶体管之间的分压信号，增加了感知放大器的裕度。
具体的，存储单元中的四个晶体管均为NMOS管。源线接地，字线接到选通电压，读位线被预充至高电平，在进行搜索时，数据从位线和互补位线输入存储单元，通过调整位线和互补位线的电平，可以向存储单元输入不同的数据。
例如，参考图6中(a)所示，当第一阻变存储器R1为高阻态(HRS)，第二阻变存储器R2为低阻态(LRS)时，存储单元中预先存储的数据为“1”，通过将位线(BL)的电压调整至高电平(Vin)，互补位线(BLB)的电压调整至低电平(0V)，向存储单元输入数据“1”，此时，预先存储的数据“1”与输入的数据“1”匹配，第一放大晶体管M3和第二放大晶体管M4的通断情况参考图6中(a)所示，可以看出，此时第一放大晶体管M3和第二放大晶体管M4均关断。
类似的，参考图6中(b)所示，存储单元中预先存储的数据“1”与输入的数据“0”不匹配，此时第一放大晶体管M3关断，第二放大晶体管M4导通。
参考图6中(c)所示，存储单元中预先存储的数据“0”与输入的数据“0”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
参考图6中(d)所示，存储单元中预先存储的数据“0”与输入的数据“1”不匹配，此时第一放大晶体管M3导通，第二放大晶体管M4关断。
参考图6中(e)所示，存储单元中预先存储的数据“X”与输入的数据“0”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
参考图6中(f)所示，存储单元中预先存储的数据“X”与输入的数据“1”不匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
基于图5所示的存储单元，本发明实施例还提供一种三值内容寻址存储器。参考图7所示，为该三值内容寻址存储器阵列及其周边的电路图，该三值内容寻址存储器可以包括：
感知放大器1、源线2、匹配线3、字线4、位线5、读位线6、互补位线7以及存储阵列；匹配线3与读位线6相连；感知放大器1与匹配线3相连；
存储阵列包括多个图5所示的存储单元8，每个存储单元8包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；
其中，存储单元8中的第一阻变存储器R1的一端与第一选通晶体管M1的漏极相连，第一阻变存储器R1的另一端与位线5相连，第一选通晶体管M1的源极与源线2相连，第一选通晶体管M1的栅极与字线4相连；
第一放大晶体管M3的源极接地，第一放大晶体管M3的漏极与读位线6相连，第一放大晶体管M3的栅极与第一选通晶体管M1的漏极相连；
第二阻变存储器R2的一端与第二选通晶体管M2的漏极相连，第二阻变存储器R2的另一端与互补位线7相连，第二选通晶体管M2的源极与源线2相连，第二选通晶体管M2的栅极与字线4相连；
第二放大晶体管M4的源极接地，第二放大晶体管M4的漏极与读位线6相连，第二放大晶体管M4的栅极与第二选通晶体管M2的漏极相连。
具体的，图7中的存储阵列由(n×m)个存储单元8构成，其中，m与n为正整数，m≥2,n≥2，该存储阵列预先存储有n个字，对应的字线的个数为n，每个字的字长为m比特，对应的位线和互补位线的个数为m，每个比特通过一个存储单元8进行存储，同一行的存储单元8通过读位线6连接到匹配线3上。在进行搜索操作时，通过在字线4上施加选通电压，来选中与该字线4相连的所有存储单元8。
此外，图7所示的三值内容寻址存储器还可以包括预充电晶体管9，所述预充电晶体管9用于在预充电(precharge)阶段，将所述匹配线3预充至高电平。
进一步的，参考图8中(a)所示，为图7所示的三值内容寻址存储器进行搜索操作时，全位匹配(match)和一位失配(1-bit mismatch)两种情况下匹配线电压随时间变化的示意图，图中的实线表示全位匹配的情况下，匹配线电压随时间变化的曲线，图中的虚线表示存在1比特不匹配的情况下，匹配线电压随时间变化的曲线，图中的SA margin表示感知放大器(Sense Amplifier，简写为SA)的裕度(margin)，可以看出，经过放大晶体管来放大阻变存储器与选通晶体管之间的分压信号，扩大了两条曲线的放电速度差距。参考图8中(b)所示，为在两种情况下的匹配线电压差，也就是感知裕度随时间变化的示意图，可以看出，裕度为1.11，相较于图4中(b)所示的裕度有着显著的增大，并且还可以调节延迟时间，延长了最大读取裕度的持续时间，增大读取时间窗口，增加了搜索字的字长。
参考图9所示，为本发明实施例提供的另一种存储单元的结构图，该存储单元可以包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器R1的一端与第一选通晶体管M1的漏极相连，所述第一阻变存储器R1的另一端与位线(BL)相连，所述第一选通晶体管M1的源极与源线(SL)相连，所述第一选通晶体管M1的栅极与字线(WL)相连；
第一放大晶体管M3的源极接地，所述第一放大晶体管M3的漏极与读位线(RBL)相连，所述第一放大晶体管M3的栅极与所述第一选通晶体管M1的漏极相连；
第二阻变存储器R2的一端与第二选通晶体管M2的漏极相连，所述第二阻变存储器R2的另一端与所述位线相连，所述第二选通晶体管M2的源极与所述源线相连，所述第二选通晶体管M2的栅极与互补字线(WLB)相连；
第二放大晶体管M4的源极接地，所述第二放大晶体管M4的漏极与所述读位线相连，所述第二放大晶体管M4的栅极与所述第二选通晶体管M2的漏极相连。
具体的，存储单元中的四个晶体管均为NMOS管。源线接地，位线接到高电平，读位线被预充至高电平，在进行搜索时，数据从字线和互补字线输入存储单元，通过调整字线和互补字线的电平，可以向存储单元输入不同的数据。
例如，参考图10中(a)所示，当第一阻变存储器R1为高阻态(HRS)，第二阻变存储器R2为低阻态(LRS)时，存储单元中预先存储的数据为“0”，通过将字线(WL)的电压调整至高电平(Vin)，互补位线(WLB)的电压调整至低电平(0V)，向存储单元输入数据“1”，此时，预先存储的数据“0”与输入的数据“1”不匹配，第一放大晶体管M3和第二放大晶体管M4的通断情况参考图10中(a)所示，可以看出，此时第一放大晶体管M3导通，第二放大晶体管M4关断。
类似的，参考图10中(b)所示，存储单元中预先存储的数据“0”与输入的数据“0”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
参考图10中(c)所示，存储单元中预先存储的数据“1”与输入的数据“0”不匹配，此时第一放大晶体管M3关断，第二放大晶体管M4导通。
参考图10中(d)所示，存储单元中预先存储的数据“1”与输入的数据“1”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
参考图10中(e)所示，存储单元中预先存储的数据“X”与输入的数据“0”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
参考图10中(f)所示，存储单元中预先存储的数据“X”与输入的数据“1”匹配，此时第一放大晶体管M3和第二放大晶体管M4均关断。
基于图9所示的存储单元，本发明实施例还提供另一种三值内容寻址存储器。参考图11所示，为该三值内容寻址存储器阵列以及周边的电路图，该三值内容寻址存储器可以包括：
感知放大器1、源线2、匹配线3、字线4、位线5、读位线6、互补字线10以及存储阵列；匹配线3与读位线6相连；感知放大器1与匹配线3相连；
存储阵列包括多个图9所示的存储单元11，每个存储单元11包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；
其中，第一阻变存储器R1的一端与第一选通晶体管M1的漏极相连，所述第一阻变存储器R1的另一端与位线5相连，所述第一选通晶体管M1的源极与源线2相连，第一选通晶体管M1的栅极与字线4相连；
第一放大晶体管M3的源极接地，第一放大晶体管M3的漏极与读位线6相连，第一放大晶体管M3的栅极与第一选通晶体管M1的漏极相连；
第二阻变存储器R2的一端与第二选通晶体管M2的漏极相连，第二阻变存储器R2的另一端与位线5相连，第二选通晶体管M2的源极与源线2相连，第二选通晶体管M2的栅极与互补字线10相连；
第二放大晶体管M3的源极接地，第二放大晶体管M3的漏极与读位线6相连，第二放大晶体管M3的栅极与第二选通晶体管M2的漏极相连。
具体的，图11中的存储阵列由(n×m)个存储单元11构成，其中，m与n为正整数，m≥2,n≥2，该存储阵列预先存储有n个字，对应的字线的个数为n，每个字的字长为m比特，对应的位线和互补位线的个数为m，每个比特通过一个存储单元11进行存储，同一行的存储单元11通过读位线6连接到匹配线3上。在进行搜索操作时，通过在位线5上施加选通电压，来选中与该位线5相连的所有存储单元11。
综上，可以看出，图9所示的存储单元与图5所示的存储单元相类似，区别点在于图5所示的存储单元，搜索字从位线和互补位线输入，而图9所示的存储单元，搜索字从字线和互补字线输入。图9所示的存储单元同样可以提高感知裕度，从而扩展搜索字的字长。
本发明实施例还提供一种电子设备，包括图7或图11所示的三值内容寻址存储器阵列及其周边电路。
本说明书中的上述各个实施方式均采用递进的方式描述，各个实施方式之间相同相似部分相互参照即可，每个实施方式重点说明的都是与其他实施方式不同之处。
以上所述仅为本发明的几个实施方式，虽然本发明所揭露的实施方式如上，但所述内容只是为了便于理解本发明的技术方案而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施方式的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附权利要求书所界定的范围为准。

Claims (10)

1.一种存储单元，其特征在于，包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器的一端与第一选通晶体管的漏极相连，所述第一阻变存储器的另一端与位线相连，所述第一选通晶体管的源极与源线相连，所述第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，所述第一放大晶体管的漏极与读位线相连，所述第一放大晶体管的栅极与所述第一选通晶体管的漏极相连；
第二阻变存储器的一端与第二选通晶体管的漏极相连，所述第二阻变存储器的另一端与互补位线相连，所述第二选通晶体管的源极与所述源线相连，所述第二选通晶体管的栅极与所述字线相连；
第二放大晶体管的源极接地，所述第二放大晶体管的漏极与所述读位线相连，所述第二放大晶体管的栅极与所述第二选通晶体管的漏极相连；
其中，在所述第一阻变存储器为高阻态，所述第二阻变存储器为低阻态的情况下，所述存储单元中预先存储的数据为“1”；
在存储的数据为“1”的情况下，通过将所述位线的电压调整至高电平，所述互补位线的电压调整至低电平，使得所述存储单元输入数据“1”进行搜索，搜索匹配的情况下，所述第一放大晶体管和所述第二放大晶体管均关断；
在存储的数据为“1”的情况下，通过将所述位线的电压调整至低电平，所述互补位线的电压调整至高电平，使得所述存储单元输入数据“0”进行搜索，搜索不匹配的情况下，所述第一放大晶体管关断，所述第二放大晶体管导通。
2.根据权利要求1所述的存储单元，其特征在于，所述选通晶体管与所述放大晶体管为NMOS管。
3.一种包括权利要求1或2中任意一种所述存储单元的三值内容寻址存储器，其特征在于，包括：
存储阵列、感知放大器、源线、字线、读位线、匹配线、位线以及互补位线；所述匹配线与所述读位线相连；所述感知放大器与所述匹配线相连；
所述存储阵列包括多个存储单元，所述存储单元包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；
其中，第一阻变存储器的一端与第一选通晶体管的漏极相连，所述第一阻变存储器的另一端与所述位线相连，所述第一选通晶体管的源极与所述源线相连，所述第一选通晶体管的栅极与所述字线相连；
第一放大晶体管的源极接地，所述第一放大晶体管的漏极与所述读位线相连，所述第一放大晶体管的栅极与所述第一选通晶体管的漏极相连；
第二阻变存储器的一端与第二选通晶体管的漏极相连，所述第二阻变存储器的另一端与所述互补位线相连，所述第二选通晶体管的源极与所述源线相连，所述第二选通晶体管的栅极与所述字线相连；
第二放大晶体管的源极接地，所述第二放大晶体管的漏极与所述读位线相连，所述第二放大晶体管的栅极与所述第二选通晶体管的漏极相连。
4.根据权利要求3所述的三值内容寻址存储器，其特征在于，还包括：
预充电晶体管，所述预充电晶体管用于将所述匹配线预充至高电平。
5.一种电子设备，其特征在于，包括权利要求3或4中任意一项所述的三值内容寻址存储器。
6.一种存储单元，其特征在于，包括：
两个选通晶体管、两个放大晶体管以及两个阻变存储器；其中，
第一阻变存储器的一端与第一选通晶体管的漏极相连，所述第一阻变存储器的另一端与位线相连，所述第一选通晶体管的源极与源线相连，所述第一选通晶体管的栅极与字线相连；
第一放大晶体管的源极接地，所述第一放大晶体管的漏极与读位线相连，所述第一放大晶体管的栅极与所述第一选通晶体管的漏极相连；
第二阻变存储器的一端与第二选通晶体管的漏极相连，所述第二阻变存储器的另一端与所述位线相连，所述第二选通晶体管的源极与所述源线相连，所述第二选通晶体管的栅极与互补字线相连；
第二放大晶体管的源极接地，所述第二放大晶体管的漏极与所述读位线相连，所述第二放大晶体管的栅极与所述第二选通晶体管的漏极相连；
其中，在所述第一阻变存储器为高阻态，所述第二阻变存储器为低阻态的情况下，所述存储单元中预先存储的数据为“0”；
在存储的数据为“0”的情况下，通过将所述字线的电压调整至高电平，所述互补字线的电压调整至低电平，使得所述存储单元输入数据“1”进行搜索，搜索不匹配的情况下，所述第一放大晶体管导通，所述第二放大晶体管关断；
在存储的数据为“0”的情况下，通过将所述字线的电压调整至低电平，所述互补字线的电压调整至高电平，使得所述存储单元输入数据“0”进行搜索，搜索匹配的情况下，所述第一放大晶体管和所述第二放大晶体管均关断。
7.根据权利要求6所述的存储单元，其特征在于，所述选通晶体管与所述放大晶体管为NMOS管。
8.一种包括权利要求6或7中任意一种所述存储单元的三值内容寻址存储器，其特征在于，包括：
存储阵列、感知放大器、源线、位线、读位线、匹配线、字线以及互补字线；所述匹配线与所述读位线相连；所述感知放大器与所述匹配线相连；
所述存储阵列包括多个存储单元，所述存储单元包括两个选通晶体管、两个放大晶体管以及两个阻变存储器；
其中，第一阻变存储器的一端与第一选通晶体管的漏极相连，所述第一阻变存储器的另一端与所述位线相连，所述第一选通晶体管的源极与所述源线相连，所述第一选通晶体管的栅极与所述字线相连；
第一放大晶体管的源极接地，所述第一放大晶体管的漏极与所述读位线相连，所述第一放大晶体管的栅极与所述第一选通晶体管的漏极相连；
第二阻变存储器的一端与第二选通晶体管的漏极相连，所述第二阻变存储器的另一端与所述位线相连，所述第二选通晶体管的源极与所述源线相连，所述第二选通晶体管的栅极与所述互补字线相连；
第二放大晶体管的源极接地，所述第二放大晶体管的漏极与所述读位线相连，所述第二放大晶体管的栅极与所述第二选通晶体管的漏极相连。
9.根据权利要求8所述的三值内容寻址存储器，其特征在于，还包括：
预充电晶体管，所述预充电晶体管用于将所述匹配线预充至高电平。
10.一种电子设备，其特征在于，包括权利要求8或9中任意一项所述的三值内容寻址存储器。
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