TWI763493B - 類比內容可定址記憶體及其操作方法 - Google Patents

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TWI763493B
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曾柏皓
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Abstract

一種類比內容可定址記憶體(類比CAM)及其操作方法。類比內容可定址記憶體包括一匹配線、一類比CAM記憶胞及一感測電路。各個類比CAM記憶胞包括具有一N型通道之一第一浮動閘極裝置及具有一P型通道之一第二浮動閘極裝置。第一浮動閘極裝置及第二浮動閘極裝置被編程，以設定一匹配範圍。感測電路連接於匹配線。當輸入訊號落於匹配範圍內，則匹配線之電壓被下拉至一預定位準或低於預定位準，感測電路輸出一匹配成功結果。

Description

類比內容可定址記憶體及其操作方法
本揭露是有關於一種記憶體及其操作方法，且特別是有關於一種類比內容可定址記憶體及其操作方法。
隨著記憶體技術的發展，發明了一種內容可定址記憶體(analog content-address memory,CAM)。內容可定址記憶體是應用於超高速搜尋的一種特殊記憶體。內容可定址記憶體可以以高度並行的方式將輸入搜索詞與陣列中所有列的儲存詞進行比較。內容可定址記憶體在許多應用(尤其是圖像搜索等應用)提供了非常強大的功能。
過去對於這方面的技術採用了各種記憶電阻(例如ReRAM、PCM、CBRAM、FeRAM)，來代替傳統的靜態隨機存取記憶體(SRAM)。但這些方式仍然只能進行二元或三元的搜尋。
本揭露係有關於一種類比內容可定址記憶體及其操作方法，其利用浮動閘極記憶體來儲存類比內容，以使與輸入訊號匹配的類比內容能夠被搜尋出來。
根據本揭露之一方面，提出一種類比內容可定址記憶體(analog content-address memory,analog CAM)。類比內容可定址記憶體包括至少一匹配線、至少一類比CAM記憶胞及至少一感測電路。各個類比CAM記憶胞包括一第一浮動閘極裝置及一第二浮動閘極裝置。第一浮動閘極裝置具有一N型通道。第一浮動閘極裝置連接於匹配線。第二浮動閘極裝置具有一P型通道。第一浮動閘極裝置及第二浮動閘極裝置以串聯之方式連接。第一浮動閘極裝置及第二浮動閘極裝置被編程，以設定一匹配範圍。類比CAM記憶胞之第一浮動閘極裝置及第二浮動閘極裝置用以接收一輸入訊號。感測電路連接於匹配線。當輸入訊號落於匹配範圍內，則匹配線之電壓被下拉至一預定位準或低於預定位準，感測電路輸出一匹配成功結果。
根據本揭露之另一方面，提出一種類比內容可定址記憶體(content-address memory,analog CAM)。類比內容可定址記憶體包括至少一匹配線、至少一類比CAM記憶胞及至少一感測電路。各個類比CAM記憶胞包括一第一浮動閘極裝置及一第二浮動閘極裝置。第一浮動閘極裝置具有一N型通道。第一浮動閘極裝置連接於匹配線。第二浮動閘極裝置具有一P型通道。第一浮動閘極裝置及第二浮動閘極裝置以並聯之方式連接。第一浮 動閘極裝置及第二浮動閘極裝置被編程，以設定一匹配範圍。類比CAM記憶胞之第一浮動閘極裝置及第二浮動閘極裝置用以接收一輸入訊號。感測電路連接於匹配線。當該輸入訊號落於該匹配範圍內，則匹配線之電壓維持於一原始位準，感測電路輸出一匹配成功結果。
根據本揭露之再一方面，提出一種類比內容可定址記憶體(content-address memory,analog CAM)之操作方法。操作方法包括以下步驟。對一第一浮動閘極裝置進行編程。第一浮動閘極裝置具有一N型通道。對一第二浮動閘極裝置進行編程。第二浮動閘極裝置具有一P型通道。第一浮動閘極裝置及第二浮動閘極裝置以串聯或並聯之方式連接。第一浮動閘極裝置及第二浮動閘極裝置被編程後，設定出一匹配範圍。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100,200:類比內容可定址記憶體
140:字元線驅動器
150:源極線驅動器
160:感測電路解碼器
900:數位內容可定址記憶體
A(i),A(i+1),A(i+n),B(i),B(i+1),B(i+n):輸入線
C1,C2,C3,C4,C5,C6:電壓曲線
CL1,CL2,CL3,CL4,CL5,CL6:類比CAM記憶胞
CL9:數位CAM記憶胞
CN,CP:曲線
GCTn,MSn,TRn:第一浮動閘極裝置
GCTp,MSP,TRp:第二浮動閘極裝置
Ip:通過電流
LB:下限
ML,ML1,ML2,MLn:匹配線
MR:匹配範圍
PC:預充電控制裝置
R(1),R(2),R(3),R(4),R(n):列
Rn:匹配不成功結果
Ry:匹配成功結果
S1,S1(i),S1(i+1),S1(i+n),S9:輸入訊號
S110,S120,S210,S220:步驟
SA:感測電路
SAout:比對結果
SL,SL’,SL1,SL2,SLn:源極線
UB:上限
VM:端點
Vref:參考電壓
Vstart:啟動電壓
第1圖繪示根據一實施例之數位內容可定址記憶體(digital content-addressable memory,digital CAM)之運作。
第2圖繪示根據一實施例之類比內容可定址記憶體(analog content-addressable memory,analog CAM)之運作。
第3圖繪示根據一實施例之類比CAM記憶胞。
第4圖繪示根據一實施例之類比CAM記憶胞的匹配範圍。
第5~7圖繪示根據一實施例之類比CAM記憶胞之匹配範圍的數個例子。
第8圖繪示類比內容可定址記憶體之操作方法中設定匹配範圍的流程圖。
第9圖繪示類比內容可定址記憶體之操作方法中判斷輸入訊號是否匹配的流程圖。
第10圖繪示根據一實施例之類比內容可定址記憶體的電路圖。
第11圖繪示匹配線之數個電壓曲線。
第12圖繪示根據一實施例之類比內容可定址記憶體的陣列結構。
第13圖繪示根據一實施例之類比CAM記憶胞。
第14圖繪示根據一實施例之類比CAM記憶胞的匹配範圍。
第15~16圖繪示根據一實施例之類比CAM記憶胞之匹配範圍的數個例子。
第17圖繪示根據一實施例之類比內容可定址記憶體的電路圖。
第18圖繪示匹配線之數個電壓曲線。
第19圖繪示根據一實施例之類比內容可定址記憶體的陣列結構。
第20圖繪示根據另一實施例之類比CAM記憶胞。
第21圖繪示根據另一實施例之類比CAM記憶胞。
第22圖繪示根據另一實施例之類比CAM記憶胞。
第23圖繪示根據另一實施例之類比CAM記憶胞。
請參照第1圖，其繪示根據一實施例之數位內容可定址記憶體(digital content-addressable memory,digital CAM)900之運作。數位內容可定址記憶體900包括數個數位CAM記憶胞CL9。這些數位CAM記憶胞CL9排列於多列R(1)、R(2)、R(3)、R(4)，以儲存數筆數位內容。舉例來說，儲存於列R(1)的內容是「X、1、0」。「X」代表任何數值都能匹配。儲存於列R(2)之內容是「1、X、1」。儲存於列R(3)的內容是「0、0、X」。儲存於列R(4)的內容是「0、0、1」。數個輸入訊號S9輸入至數位內容可定址記憶體100中。第一個輸入訊號S9的內容是「1」，第二個輸入訊號S9的內容是「1」，第三個輸入訊號S9的內容是「0」。這些輸入訊號S9與儲存於列R(1)的內容進行比對後，輸出匹配成功結果Ry。這些輸入訊號S9與儲存於列R(2)的內容進行比對後，輸出匹配不成功結果Rn。這些輸入訊號S9與儲存於列R(3)的內容進行比對後，輸出匹配不成功結果Rn。這些輸入訊號S9與列R(4)的內容進行比對後，輸出匹配不成功結果Rn。也就是說，數位內容可定址記憶體900可以儲存數位內容，任何與輸入訊號S9匹配的數位內容可以被搜尋出來。
請參照第2圖，其繪示根據一實施例之類比內容可定址記憶體(analog content-addressable memory,analog CAM)100之運作。類比內容可定址記憶體100包括數個類比CAM記憶胞CL1。類比CAM記憶胞CL1排列於多列R(1)、R(2)、R(3)、R(4)，以儲存數筆類比內容。舉例來說，儲存於列R(1)的內容是「0.00~1.00、0.48~0.76、 0.00~0.15」。「0.00~1.00」代表任何數值都能匹配。儲存於列R(2)的內容是「0.62~1.00、0.25~0.63、0.25~1.00」。儲存於列R(3)的內容是「0.26~0.61、0.12~0.40、0.00~1.00」。儲存於列R(4)的內容是「0.00~0.43、0.00~0.28、0.58~1.00」。數個輸入訊號S1輸入至類比內容可定址記憶體100。第一個輸入訊號S1的內容是「0.81」，第二個輸入訊號S1的內容是「0.62」，第三個輸入訊號S1的內容是「0.12」。
這些輸入訊號S1與儲存於列R(1)的內容進行比對。儲存於列R(1)之「0.00~1.00、0.48~0.76、0.00~0.15」係為匹配範圍。由於「0.81」、「0.62」及「0.12」分別落入「0.00~1.00」、「0.48~0.76」及「0.00~0.15」，故據以輸出匹配成功結果Ry。
這些輸入訊號S1與儲存於列R(2)之內容進行比對後，輸出匹配不成功結果Rn。這些輸入訊號S1與儲存於列R(3)之內容進行比對後，輸出匹配不成功結果Rn。這些輸入訊號S1與儲存於列R(4)之內容進行比對後，輸出匹配不成功結果Rn。也就是說，類比內容可定址記憶體100可以儲存類比內容，任何與輸入訊號S1匹配的類比內容可以被搜尋出來。
請參照第3圖，其繪示根據一實施例之類比CAM記憶胞CL1。類比CAM記憶胞CL1包括一第一浮動閘極裝置MSn及第二浮動閘極裝置MSp。第一浮動閘極裝置MSn具有一N型通道，第二浮動閘極裝置MSp具有一P型通道。第二浮動閘極裝置MSp以串聯之方式連接於第一浮動閘極裝置MSn。第一浮動閘極裝置MSn係為一N型金氧半導 體(NMOS)，第二浮動閘極裝置MSp係為一P型金氧半導體(PMOS)。第一浮動閘極裝置MSn之汲極連接於一匹配線ML，第一浮動閘極裝置MSn之源極連接於第二浮動閘極裝置MSp之汲極。第二浮動閘極裝置MSp之源極連接於一源極線SL。輸入訊號S1同時輸入至第一浮動閘極裝置MSn與第二浮動閘極裝置MSp之閘極。
請參照第4圖，其繪示根據一實施例之類比CAM記憶胞CL1的匹配範圍MR。曲線CN係為第一浮動閘極裝置MSn之特性曲線，曲線CP係為第二浮動閘極裝置MSp之特性曲線。曲線CN與曲線CP之陡峭斜率大於0.01mV/dec。舉例來說，第4圖之曲線CN及曲線CP的陡峭曲線係為0.015mV/dec。第一浮動閘極裝置MSn與第二浮動閘極裝置MSp係為超陡峭元件(super steep slope devices)。
在類比CAM記憶胞CL1中，第一浮動閘極裝置MSn之臨界電壓低於第二浮動閘極裝置MSp之臨界電壓，以於第一浮動閘極裝置MSn之臨界電壓與第二浮動閘極裝置MSp之臨界電壓之間形成匹配範圍MR。在類比CAM記憶胞CL1中，匹配範圍MR之下限LB係為第一浮動閘極裝置MSn之臨界電壓，匹配範圍MR之上限UB係為第二浮動閘極裝置MSp之臨界電壓。
如第3圖及第4圖所示，當輸入訊號S1落於匹配範圍MR之內時，第一浮動閘極裝置MSn被導通且第二浮動閘極裝置MSp也被導通，故形成了通過電流Ip。
當輸入訊號S1不位於匹配範圍MR之內時，第一浮動閘極裝置MSn會關閉或者第二浮動閘極裝置MSp會關閉，故不會形成通過電流Ip。
請參照第5~7圖，其繪示根據一實施例之類比CAM記憶胞CL1之匹配範圍MR的數個例子。第5圖之匹配範圍MR係為「0.00~1.00」，第6圖之匹配範圍MR係為「0.42~0.75」，第7圖之匹配範圍MR係為「0.69~0.75」。也就是說，類比CAM記憶胞CL1之匹配範圍MR是可以調整的。匹配範圍MR之下限LB(如第4圖所示)係透過第一浮動閘極裝置MSn進行設定，匹配範圍MR之上限UB(如第4圖所示)係透過第二浮動閘極裝置MSp進行設定。
請參照第8圖，其繪示類比內容可定址記憶體100之操作方法中設定匹配範圍MR的流程圖。匹配範圍MR係透過第一浮動閘極裝置MSn及第二浮動閘極裝置MSp進行設定。在步驟S110中，對第一浮動閘極裝置MSn進行編程。在此步驟中，第一浮動閘極裝置MSn透過F-N穿隧技術(Fowler-Nordheim tunneling,FN tunneling)或通道熱電子注入技術(Channel Hot Electron programming,CHE programming)進行編程。舉例來說，第一浮動閘極裝置MSn之閘極被施加一FN電壓，第二浮動閘極裝置MSp之閘極被施加一通過電壓。在第一浮動閘極裝置MSn進行編程之後，匹配範圍MR的下限LB(如第4圖所示)即可被定義出來。
在步驟S120中，對第二浮動閘極裝置MSp進行編程。在此步驟中，第二浮動閘極裝置MSp透過F-N穿隧技術或通道熱電子 注入技術進行編程。舉例來說，第一浮動閘極裝置MSn之閘極被施加通過電壓，第二浮動閘極裝置MSp之閘極被施加FN電壓。在第二浮動閘極裝置MSp進行編程之後，匹配範圍MR的上限UB(如第4圖所示)即可被定義出來。
請參照第9圖，其繪示類比內容可定址記憶體100之操作方法中判斷輸入訊號S1是否匹配的流程圖。在步驟S210中，輸入訊號S1輸入至第一浮動閘極裝置MSn及第二浮動閘極裝置MSp。在此步驟中，輸入訊號S1係同時輸入至第一浮動閘極裝置MSn之閘極與第二浮動閘極裝置MSp之閘極。
在步驟S220中，根據匹配線ML的電壓，輸出匹配成功結果Ry或匹配不成功結果Rn。舉例來說，輸入訊號S1落入匹配範圍MR時，第一浮動閘極裝置MSn與第二浮動閘極裝置MSp皆被導通，且匹配線ML的電壓將被下拉。輸入訊號S1未落入匹配範圍MR時，第一浮動閘極裝置MSn與第二浮動閘極裝置MSp不會都被導通，且匹配線ML的電壓會被維持。
請參照第10圖，其繪示根據一實施例之類比內容可定址記憶體100的電路圖。類比內容可定址記憶體100可以包括匹配線ML、數個類比CAM記憶胞CL1、一預充電控制裝置(pre-charge control device)PC及一感測電路(sense amplifier)SA。各個類比CAM記憶胞CL1之第一浮動閘極裝置MSn連接於匹配線ML。預充電控制裝置PC連接於匹配線ML。預充電控制裝置PC經由啟動電壓Vstart啟動後，將匹配線ML導通至端點VM。感測電路SA連接於匹配線ML與一參考電 壓Vref，感測電路SA可將匹配線ML之電壓與餐電壓Vref進行比對，以輸出一比對結果SAout。
在第10圖中，第i個輸入訊號S1(i)輸入至輸入線A(i)、B(i)，第i+1個輸入訊號S1(i+1)輸入至輸入線A(i+1)、B(i+1)，第i+n個輸入訊號S1(i+n)輸入至輸入線A(i+n)、B(i+n)。當第i個輸入訊號S1(i)落入第i個類比CAM記憶胞CL1之匹配範圍MR時，第i個類比CAM記憶胞CL1之第一浮動閘極裝置MSn會被導通，第i個類比CAM記憶胞CL1之第二浮動閘極裝置MSp會被導通。
同樣地，在第10圖中，當第i+1個輸入訊號S1(i+1)落入第i+1個類比CAM記憶胞CL1之匹配範圍MR時，第i+1個類比CAM記憶胞CL1之第一浮動閘極裝置MSn會被導通，第i+1個類比CAM記憶胞CL1之第二浮動閘極裝置MSp會被導通。當第i+n個輸入訊號S1(i+n)落入第i+n個類比CAM記憶胞CL1之匹配範圍MR時，第i+n個類比CAM記憶胞CL1之第一浮動閘極裝置MSn會被導通，第i+n個類比CAM記憶胞CL1之第二浮動閘極裝置MSp會被導通。
當這些輸入訊號S1(i)、S1(i+1)、S(i+n)、...都落入這些類比CAM記憶胞CL1之匹配範圍MR時，這些類比CAM記憶胞CL1之第一浮動閘極裝置MSn都會被導通，這些類比CAM記憶胞CL1之第二浮動閘極裝置MSp也都會被導通。如此一來，匹配線ML的電壓將會被下拉。
請參照第11圖，其繪示匹配線ML之數個電壓曲線C1、C2、C3。當所有的輸入訊號S1(i)、S1(i+1)、S(i+n)、...均匹配於類比 CAM記憶胞CL1所儲存之內容，匹配線ML之電壓將會大幅地下拉至一預定位準(如電壓曲線C1所示)或低於預定位準。接著，感測電路SA根據匹配線ML之電壓輸出匹配成功結果Ry。
當所有的輸入訊號S1(i)、S1(i+1)、S(i+n)、...皆不匹配於類比CAM記憶胞CL1所儲存之內容，匹配線ML的電壓將會維持於原來位準(如電壓曲線C2所示)。接著，感測電路SA根據匹配線ML輸出匹配不成功結果Rn。
在一實施例中，當只有部分的輸入訊號S1(i)、S1(i+1)、S(i+n)、...匹配於類比CAM記憶胞CL1所儲存之內容時，匹配線ML之電壓將會輕微地下拉(如電壓曲線C3所示)。電壓曲線C3並未低於上述之預定位準，故感測電路SA根據匹配線ML之電壓輸出匹配不成功結果Rn。
請參照第12圖，其繪示根據一實施例之類比內容可定址記憶體100的陣列結構。在陣列結構中，類比內容可定址記憶體100更包括具有搜尋暫存器之一字元線驅動器(word line driver)140、一源極線驅動器(source line driver)150及一感測電路解碼器(sense amplifier encoder)160。輸入線A(i)、B(i)、A(i+1)、B(i+1)、...、A(i+n)、B(i+n)連接於字元線驅動器140。源極線SL1、SL2、...、SLn連接於源極線驅動器150。感測電路SA設置於感測電路解碼器160。匹配線ML1、ML2、...、MLn連接於感測電路解碼器160。
類比CAM記憶胞CL1按照多列R(1)、R(2)、...、R(n)排列，並各列R(1)、R(2)、...、R(n)儲存不同的內容。多個輸入訊號 S1(i)、S1(i+1)、S(i+n)、...分別輸入至這些類比CAM記憶胞CL1。根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(1)所儲存之內容，匹配線ML1之電壓將會被下拉或維持。同樣地，根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(2)所儲存之內容，匹配線ML2之電壓將會被下拉或維持。根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(n)所儲存之內容，匹配線MLn之電壓將會被下拉或維持。接著，感測電路解碼器160可以分析出哪一列所存之內容最匹配於輸入訊號S1(i)、S1(i+1)、S(i+n)、...。
根據上述內容，類比內容可定址記憶體100可以儲存類比內容，任何與輸入訊號S1(i)、S1(i+1)、S(i+n)、...匹配的類比內容可以被搜尋出來。
根據上述實施例，第一浮動閘極裝置MSn與第二浮動閘極裝置MSp係以串聯之方式為例做說明。在另一實施例中，第一浮動閘極裝置MSn與第二浮動閘極裝置MSp可以並聯之方式連接。請參照第13圖，其繪示根據一實施例之類比CAM記憶胞CL2。類比CAM記憶胞CL2包括具有N型通道之第一浮動閘極裝置MSn及具有P型通道之第二浮動閘極裝置MSp。在類比CAM記憶胞CL2中，第二浮動閘極裝置MSp以並聯之方式連接於第一浮動閘極裝置MSn。在類比CAM記憶胞CL2中，第一浮動閘極裝置MSn之汲極與第二浮動閘極裝置MSp之汲極連接於匹配線ML，第一浮動閘極裝置MSn之源極與第二浮動閘極裝置MSp之源極連接於源極線SL、SL’。輸入訊號S1同時輸入至第一浮動閘極裝置MSn之閘極與第二浮動閘極裝置MSp之閘極。
請參照第14圖，其繪示根據一實施例之類比CAM記憶胞CL2的匹配範圍MR。在類比CAM記憶胞CL2中，第一浮動閘極裝置MSn之臨界電壓高於第二浮動閘極裝置MSp之臨界電壓，以於第一浮動閘極裝置MSn之臨界電壓與第二浮動閘極裝置MSp之臨界電壓之間形成匹配範圍MR。在類比CAM記憶胞CL2中，匹配範圍MR的下限LB係為第二浮動閘極裝置MSp之臨界電壓，匹配範圍MR之上限UB係為第一浮動閘極裝置MSn之臨界電壓。
如第13圖及第14圖所示，輸入訊號S1落於匹配範圍MR之內時，第一浮動閘極裝置MSn會關閉且第二浮動閘極裝置MSp也會關閉，故通過電流Ip不會形成。
如第13圖及第14圖所示，當輸入訊號S1不位於匹配範圍MR之內時，第一浮動閘極裝置MSn會被導通或者第二浮動閘極裝置MSp會被導通，故形成了通過電流Ip。
請參照第15~16圖，其繪示根據一實施例之類比CAM記憶胞CL2之匹配範圍MR的數個例子。第14圖之匹配範圍MR係為「0.42~0.52」，第15圖之匹配範圍MR係為「0.42~0.65」，第16圖之匹配範圍MR係為「0.42~0.85」。也就是說，類比CAM記憶胞CL2之匹配範圍MR是可以調整的。匹配範圍MR之下限LB(如第14圖所示)係透過第二浮動閘極裝置MSp進行設定，匹配範圍MR之上限UB(如第14圖所示)係透過第一浮動閘極裝置MSn進行設定。
請參照第17圖，其繪示根據一實施例之類比內容可定址記憶體200的電路圖。類比內容可定址記憶體200可以包括匹配線ML、 數個類比CAM記憶胞CL2、預充電控制裝置PC及感測電路SA。各個類比CAM記憶胞CL2之第一浮動閘極裝置MSn與第二浮動閘極裝置MSp連接於匹配線ML。預充電控制裝置PC連接於匹配線ML。感測電路SA連接於匹配線ML。
在第17圖中，第i個輸入訊號S1(i)輸入至輸入線A(i)、B(i)，第i+1個輸入訊號S1(i+1)輸入至輸入線A(i+1)、B(i+1)，第i+n個輸入訊號S1(i+n)輸入至輸入線A(i+n)、B(i+n)。當第i(i)個輸入訊號S1落入第i個類比CAM記憶胞CL2之匹配範圍MR時，第i個類比CAM記憶胞CL2之第一浮動閘極裝置MSn會關閉，第i個類比CAM記憶胞CL2之第二浮動閘極裝置MSp會關閉。
同樣地，在第17圖中，當第i+1個輸入訊號S1(i+1)落入第i+1個類比CAM記憶胞CL2之匹配範圍MR時，第i+1個類比CAM記憶胞CL2之第一浮動閘極裝置MSn會關閉，第i+1個類比CAM記憶胞CL2之第二浮動閘極裝置MSp會關閉。當第i+n個輸入訊號S1(i+n)落入第i+n個類比CAM記憶胞CL2之匹配範圍MR時，第i+n個類比CAM記憶胞CL2之第一浮動閘極裝置MSn會關閉，第i+n個類比CAM記憶胞CL2之第二浮動閘極裝置MSp會關閉。
當這些輸入訊號S1(i)、S1(i+1)、S(i+n)、...都落入這些類比CAM記憶胞CL2之匹配範圍MR時，這些類比CAM記憶胞CL2之第一浮動閘極裝置MSn都會關閉，這些類比CAM記憶胞CL2之第二浮動閘極裝置MSp也都會關閉。如此一來，匹配線ML的電壓將會維持不變。
請參照第18圖，其繪示匹配線ML之數個電壓曲線C4、C5、C6。當所有的輸入訊號S1(i)、S1(i+1)、S(i+n)、...均匹配於類比CAM記憶胞CL2所儲存之內容，匹配線ML之電壓將會維持於原來位準(如電壓曲線C4所示)。接著，感測電路SA根據匹配線ML之電壓輸出匹配成功結果Ry。
當所有的輸入訊號S1(i)、S1(i+1)、S(i+n)、...皆不匹配於類比CAM記憶胞CL2所儲存之內容，匹配線ML的電壓將會被下拉至預定位準(如電壓曲線C5所示)。接著，感測電路SA根據匹配線ML輸出匹配不成功結果Rn。
在一實施例中，當只有部分的輸入訊號S1(i)、S1(i+1)、S(i+n)、...匹配於類比CAM記憶胞CL2所儲存之內容時，匹配線ML之電壓將會輕微地下拉(如電壓曲線C6所示)。電壓曲線C6並低於上述之原始位準，故感測電路SA根據匹配線ML之電壓輸出匹配不成功結果Rn。
請參照第19圖，其繪示根據一實施例之類比內容可定址記憶體200的陣列結構。在陣列結構中，類比內容可定址記憶體200更包括具有搜尋暫存器之字元線驅動器140、源極線驅動器150及感測電路解碼器160。輸入線A(i)、B(i)、A(i+1)、B(i+1)、...、A(i+n)、B(i+n)連接於字元線驅動器140。源極線SL1、SL2、...、SLn連接於源極線驅動器150。感測電路SA設置於感測電路解碼器160。匹配線ML1、ML2、...、MLn連接於感測電路解碼器160。
類比CAM記憶胞CL2按照多列R(1)、R(2)、...、R(n)排列，並各列R(1)、R(2)、...、R(n)儲存不同的內容。多個輸入訊號S1(i)、S1(i+1)、S(i+n)、...分別輸入至這些類比CAM記憶胞CL2。根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(1)所儲存之內容，匹配線ML1之電壓將會被下拉或維持。同樣地，根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(2)所儲存之內容，匹配線ML2之電壓將會被下拉或維持。根據輸入訊號S1(i)、S1(i+1)、S(i+n)、...是否匹配於列R(n)所儲存之內容，匹配線MLn之電壓將會被下拉或維持。接著，感測電路解碼器160可以分析出哪一列所存之內容最匹配於輸入訊號S1(i)、S1(i+1)、S(i+n)、...。
根據上述內容，類比內容可定址記憶體200可以儲存類比內容，任何與輸入訊號S1(i)、S1(i+1)、S(i+n)、...匹配的類比內容可以被搜尋出來。
根據上述實施例，第一浮動閘極裝置MSn與第二浮動閘極裝置MSp分別以N型金氧半導體(NMOS)和P型金氧半導體(PMOS)為例做說明。在另一實施例中，第一浮動閘極裝置可以是具有N型通道之任何浮動閘極裝置，第二浮動閘極裝置可以是具有P型通道之任何浮動閘極裝置。這些實施例敘述如下。
請參照第20圖，其繪示根據另一實施例之類比CAM記憶胞CL3。類比CAM記憶胞CL3包括具有1N型通道之一第一浮動閘極裝置TRn與具有P型通道之第二浮動閘極裝置TRp。第二浮動閘極裝置TRp以串聯之方式連接於第一浮動閘極裝置TRn。第一浮動閘極裝置 TRn係為N型通道閘流體(N channel Thyristor RAM)，第二浮動閘極裝置TRp係為P型通道閘流體(P channel Thyristor RAM)。第一浮動閘極裝置TRn之正極連接於匹配線ML，第一浮動閘極裝置TRn之負極連接於第二浮動閘極裝置TRp之正極。第二浮動閘極裝置TRp之負極連接於源極線SL。輸入訊號S1同時輸入至第一浮動閘極裝置TRn與第二浮動閘極裝置TRp之閘極。
請參照第21圖，其繪示根據另一實施例之類比CAM記憶胞CL4。類比CAM記憶胞CL4包括具有N型通道之第一浮動閘極裝置TRn及具有P型通道之第二浮動閘極裝置TRp。在類比CAM記憶胞CL4中，第二浮動閘極裝置TRp以並聯之方式連接於第一浮動閘極裝置TRn。在類比CAM記憶胞CL4中，第一浮動閘極裝置TRn之正極與第二浮動閘極裝置TRp之正極連接於匹配線ML，第一浮動閘極裝置TRn之負極與第二浮動閘極裝置TRp之負極連接於源極線SL、SL’。輸入訊號S1同時輸入至第一浮動閘極裝置TRn之閘極與第二浮動閘極裝置TRp之閘極。
請參照第22圖，其繪示根據另一實施例之類比CAM記憶胞CL5。類比CAM記憶胞CL5包括具有1N型通道之一第一浮動閘極裝置GCTn與具有P型通道之第二浮動閘極裝置GCTp。第二浮動閘極裝置GCTp以串聯之方式連接於第一浮動閘極裝置GCTn。第一浮動閘極裝置GCTn係為N型通道閘控閘流體(N channel gate control thyristor)，第二浮動閘極裝置GCTp係為P型通道閘控閘流體(P channel gate control thyristor)。第一浮動閘極裝置GCTn之汲 極連接於匹配線ML，第一浮動閘極裝置GCTn之源極連接於第二浮動閘極裝置GCTp之汲極。第二浮動閘極裝置GCTp之源極連接於源極線SL。輸入訊號S1同時輸入至第一浮動閘極裝置GCTn與第二浮動閘極裝置GCTp之閘極。
請參照第23圖，其繪示根據另一實施例之類比CAM記憶胞CL6。類比CAM記憶胞CL6包括具有N型通道之第一浮動閘極裝置GCTn及具有P型通道之第二浮動閘極裝置GCTp。在類比CAM記憶胞CL6中，第二浮動閘極裝置GCTp以並聯之方式連接於第一浮動閘極裝置GCTn。在類比CAM記憶胞CL6中，第一浮動閘極裝置GCTn之汲極與第二浮動閘極裝置GCTp之汲極連接於匹配線ML，第一浮動閘極裝置GCTn之源極與第二浮動閘極裝置GCTp之源極連接於源極線SL、SL’。輸入訊號S1同時輸入至第一浮動閘極裝置GCTn之閘極與第二浮動閘極裝置GCTp之閘極。
根據上述內容，採用浮動閘極裝置之類比內容可定址記憶體可以儲存類比內容，任何與輸入訊號S1匹配的類比內容可以被搜尋出來。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100:類比內容可定址記憶體
140:字元線驅動器
150:源極線驅動器
160:感測電路解碼器
A(i),A(i+1),A(i+n),B(i),B(i+1),B(i+n):輸入線
CL1:類比CAM記憶胞
ML1,ML2,MLn:匹配線
R(1),R(2),R(n):列
S1(i),S1(i+1),S1(i+n):輸入訊號
SL1,SL2,SLn:源極線

Claims (10)

  1. 一種類比內容可定址記憶體(analog content-address memory,analog CAM)，包括：至少一匹配線；至少一類比CAM記憶胞，各該類比CAM記憶胞包括：一第一浮動閘極裝置，具有一N型通道，該第一浮動閘極裝置連接於該匹配線；及一第二浮動閘極裝置，具有一P型通道，其中該第一浮動閘極裝置及該第二浮動閘極裝置以串聯之方式連接，該類比CAM記憶胞之該第一浮動閘極裝置及該第二浮動閘極裝置用以接收一輸入訊號，其中該第一浮動閘極裝置的臨界電壓與該第二浮動閘極裝置的臨界電壓之間形成一匹配範圍；以及至少一感測電路，連接於該匹配線，當該輸入訊號落於該匹配範圍內，則該匹配線之電壓被下拉至一預定位準或低於該預定位準，該感測電路輸出一匹配成功結果。
  2. 如請求項1所述之類比內容可定址記憶體，其中當該輸入訊號未落於該匹配範圍內，則該匹配線之電壓維持不變。
  3. 如請求項1所述之類比內容可定址記憶體，其中該第一浮動閘極裝置之該臨界電壓低於該第二浮動閘極裝置之該臨界電壓。
  4. 如請求項1所述之類比內容可定址記憶體，其中該匹配範圍之一下限係透過該第一浮動閘極裝置進行設定，該匹配範圍之一上限係透過該第二浮動閘極裝置進行設定。
  5. 一種類比內容可定址記憶體(content-address memory,analog CAM)，包括：至少一匹配線；至少一類比CAM記憶胞，各該類比CAM記憶胞包括：一第一浮動閘極裝置，具有一N型通道，該第一浮動閘極裝置連接於該匹配線；及一第二浮動閘極裝置，具有一P型通道，其中該第一浮動閘極裝置及該第二浮動閘極裝置以並聯之方式連接，該類比CAM記憶胞之該第一浮動閘極裝置及該第二浮動閘極裝置用以接收一輸入訊號，其中該第一浮動閘極裝置的臨界電壓與該第二浮動閘極裝置的臨界電壓之間形成一匹配範圍；以及至少一感測電路，連接於該匹配線，當該輸入訊號落於該匹配範圍內，則該匹配線之電壓維持於一原始位準，該感測電路輸出一匹配成功結果。
  6. 如請求項5所述之類比內容可定址記憶體，其中當該輸入訊號未落於該匹配範圍內，則該匹配線之電壓被下拉。
  7. 如請求項5所述之類比內容可定址記憶體，其中該第一浮動閘極裝置之該臨界電壓高於該第二浮動閘極裝置之該臨界電壓。
  8. 如請求項5所述之類比內容可定址記憶體，其中該匹配範圍之一下限係透過該第二浮動閘極裝置進行設定，該匹配範圍之一上限係透過該第一浮動閘極裝置進行設定。
  9. 一種類比內容可定址記憶體(content-address memory,analog CAM)之操作方法，包括：對一第一浮動閘極裝置進行編程，該第一浮動閘極裝置具有一N型通道；以及對一第二浮動閘極裝置進行編程，該第二浮動閘極裝置具有一P型通道，其中該第一浮動閘極裝置及該第二浮動閘極裝置以串聯或並聯之方式連接，其中該第一浮動閘極裝置的臨界電壓與該第二浮動閘極裝置的臨界電壓之間形成一匹配範圍。
  10. 如請求項9所述之類比內容可定址記憶體之操作方法，更包括：輸入一輸入訊號至該第一浮動閘極裝置及該第二浮動閘極裝置；以及根據一匹配線之電壓，輸出一匹配成功結果或一匹配不成功結果，該匹配線連接於該第一浮動閘極裝置及該第二浮動閘極裝置。
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